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| 審決分類 |
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1164914 |
| 審判番号 | 不服2004-20277 |
| 総通号数 | 95 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2007-11-30 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2004-09-30 |
| 確定日 | 2007-09-27 |
| 事件の表示 | 平成 8年特許願第305029号「半導体装置」拒絶査定不服審判事件〔平成10年 6月 2日出願公開、特開平10-150149〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成8年11月15日の出願であって、平成16年8月23日付けで拒絶査定がなされ、これに対して同年9月30日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成17年12月21日付けで審尋がなされ、平成18年2月27日に回答書が提出されたものである。 2.平成16年9月30日付けの手続補正(以下、「本件補正」という。)について [補正却下の決定の結論] 平成16年9月30日付けの手続補正を却下する。 [理由] (1)本件補正の内容 本件補正は、特許請求の範囲の請求項1を補正すると共に、明細書の0024段落、0028段落及び図10を補正するものであって、補正後の請求項1は以下のとおりである。 「【請求項1】 外部に引き出される端子と、該端子にP型基板上に形成された第1のN型領域が接続されると共に前記P型基板上に形成された第1のN型領域より成る負のサージに対する負保護ダイオードと、所定の内部回路とが形成された半導体装置において、 前記負保護ダイオードの近傍の前記負保護ダイオードよりの自由電子を捕獲することができる位置で、且つ少なくとも前記負保護ダイオードと前記内部回路とが対向する部分に前記負保護ダイオードとは分離された第2のN型領域を形成し、該第2のN型領域に正の電位を印加し、前記自由電子が前記第2のN型領域の中に入り込み、前記正の電位が印加される直流電源から流れ込む電流になるようにしたことを特徴とする半導体装置。」 (2)補正事項の整理 補正事項1 補正前の請求項1の「該第2のN型領域に正の電位を印加するようにしたこと」を、補正後の請求項1の「該第2のN型領域に正の電位を印加し、前記自由電子が前記第2のN型領域の中に入り込み、前記正の電位が印加される直流電源から流れ込む電流になるようにしたこと」と補正すること。 補正事項2 補正前の明細書の0024段落及び0028段落を、補正後の明細書の0024段落及び0028段落と補正すること。 補正事項3 補正前の図10を、補正後の図10と補正すること。 (3)本件補正についての検討 (3-1)補正の目的の適否及び新規事項の追加について [補正事項1について] 補正事項1についての補正は、「該第2のN型領域に正の電位を印加する」ことによる作用について、補正後の請求項1において、「該第2のN型領域に正の電位を印加」することにより、「前記自由電子が前記第2のN型領域の中に入り込み、前記正の電位が印加される直流電源から流れ込む電流になるようにした」と限定したものであって、特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものであり、本願の願書に最初に添付された明細書0035段落に「本例においては、この自由電子eがこの負保護ダイオード3と内部回路4とが対向する部分に形成したN型領域20の中に入り込み、正の直流電源Vccから流れ込む電流となり、このP型基板9に戻ることはない。」と記載されており、補正事項1についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定された要件を満たす。 [補正事項2及び3について] 補正事項2及び3についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に記載する要件を満たす。 よって、本件補正は、特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とし、且つ、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、同法同条第3項に規定された要件をも満足するものである。 (3-2)独立特許要件について 本件補正後の請求項1に係る発明の独立特許要件について検討する。 本件補正後の請求項1に係る発明(以下、「補正発明」という。)は、上記「(1)本件補正の内容」に記載されたとおりのものである。 (3-3)刊行物に記載された発明 1.実願平1-152017号(実開平3-90458号)のマイクロフィルム 原査定の拒絶の理由に引用され、本願の出願日前に日本国内で頒布された、実願平1-152017号(実開平3-90458号)のマイクロフィルム(以下、「刊行物1」という。)には、第1図ないし第4図とともに、以下の事項が記載されている。 「 エピタキシャルウェハーに静電破壊防止素子部が形成される半導体装置において、 静電破壊防止素子部は、 接地されるP拡散層と外部端子に接続されるN+拡散層で構成されるダイオードと、 外部端子に接続されるP拡散層と電圧が印加されるN+拡散層で構成されたダイオードと、 外部端子に接続されるP拡散層の前記外部端子と離間して内部回路に接続される端子との間で形成される抵抗器と、 を備えることを特徴とする半導体装置。」(実用新案登録請求の範囲) 「3. 考案の詳細な説明 〔産業上の利用分野〕 本考案は静電破壊防止素子部の構成の簡素化が好適に行われる半導体装置に関する。 〔従来の技術〕 従来、バイポーラIC等には静電気による絶縁破壊防止のための静電破壊防止素子部が設けられるのが一般的である。 第3図に静電破壊防止素子部が設けられたバイポーラICの断面構造を示す。なお、第4図は静電破壊防止素子部の等価回路例であり、Vcc、IC端子、GND(アース)、内部回路端子との間に図示されるダイオードD1、D2、抵抗器Rが設けられている。 この例は、図から容易に理解される様にSi基板2のエピタキシャルウェハー4に、GNDのP拡散層(アイランド)6と、N+拡散層8と、P拡散層9と、N+拡散層12と、P拡散層13とが設けられている。 そして、第4図に示されるように、P拡散層9とN+拡散層12とでダイオードD1が形成され、さらに、P拡散層6とN+拡散層8とでダイオードD2が形成される。さらにP拡散層13の両端部にIC端子および内部回路端子を離間して接続して抵抗器Rを設ける。 このようにして、静電破壊防止素子部が形成される。 〔考案が解決しようとする課題〕 しかしながら、前記の従来例の半導体装置によれば、その構成が比較的複雑である欠点を有し歩留りならびにコスト低減の要請から、その改善が課題とされている。 本考案は上記の課題に鑑みてなされ、静電破壊防止素子部の構成が簡素化されて、歩留り、ならびにコスト低減に優れる半導体装置を提供することを目的とする。 〔課題を解決するための手段〕 前記の課題を解決するために、本考案はエピタキシャルウェハーに静電破壊防止素子部が形成される半導体装置において、静電破壊防止素子部は、接地されるP拡散層と外部端子に接続されるN+拡散層で構成されるダイオードと、外部端子に接続されるP拡散層と電圧が印加されるN+拡散層で構成されるダイオードと、外部端子に接続されるP拡散層の前記外部端子と離間して内部回路に接続される端子との間で形成される抵抗器とを備えることを特徴とする。 〔作用〕 上記の構成において、一つのP拡散層がダイオードと抵抗器とを兼用し、これにより、アイランドの構成数が低減して、構成が簡素化される。 〔実施例〕 次に、本考案に係る半導体装置の一実施例を添付図面を参照して詳細に説明する。 第1図は実施例の構成を示す断面図、第2図は実施例における静電破壊防止素子部の等価回路図である。 第2図は静電破壊防止素子部の等価回路例であり、Vcc、IC端子、GND(アース)、内部回路端子間に図示されるダイオードD1、D2、抵抗器Rが設けられている。 この例は、図から容易に理解される様にSi基板12のエピタキシャルウェハー14に、GND端が接続されるP拡散層(アイランド)16と、IC端子と接続されるN+拡散層18とP拡散層19と、Vcc端が接続されるN+拡散層22とが設けられている。 そして、第2図に示されるように、P拡散層19とN+拡散層22とでダイオードD1のカソードならびにアノードが構成される。さらに、P拡散層16とN+拡散層18とでダイオードD2のカソードならびにアノードが構成される。 さらにP拡散層19の両端部にIC端子および内部回路端子が離間して接続されて、抵抗器Rが配設される。 このようにして、第2図の等価回路に示される静電破壊防止素子部が形成される。 この場合、P拡散層19がダイオードD1と抵抗器Rとを兼用することになり、アイランドの構成数が低減する。 〔考案の効果〕 以上のように、本考案に係るエピタキシャルウェハーに静電破壊防止素子部が形成される半導体装置において、静電破壊防止素子部は接地されるP拡散層と外部端子に接続されるN+拡散層で構成されるダイオードと、外部端子に接続されるP拡散層と電圧が印加されるN+拡散層で構成されるダイオードと、外部端子に接続されるP拡散層の前記外部端子と離間して内部回路に接続される端子との間で形成される抵抗器とを備えることを特徴としている。 これにより、アイランド数が低減して、その構成が簡素化されて、歩留りならびにコスト低減が効果的に行われる利点がある。」(第1頁第16行ないし第6頁第10行) ここで、第3図、第4図及びそれらの説明より、刊行物1には、「接地されるP拡散層6と、外部素子(IC端子)に接続されるN+拡散層8と、前記N+拡散層8の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)とで構成されるダイオードD2」、「外部端子(IC端子)に接続されるP拡散層9と、Vcc電圧が印加されるN+拡散層12と、前記N+拡散層12の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)とで構成されるダイオードD1」及び「外部端子(IC端子)に接続されるP拡散層13の前記外部端子(IC端子)と、内部回路に接続される端子との間に形成される抵抗器R」が記載されている。 よって、刊行物1には、以下の発明(以下、「刊行物発明」という。)が記載されている。 「P型シリコン基板2のエピタキシャルウェハー4に静電破壊防止素子部が形成される半導体装置において、 前記静電破壊防止素子部は、 接地されるP拡散層6と、外部端子(IC端子)に接続されるN+拡散層8と、前記N+拡散層8の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)とで構成されるダイオードD2と、 前記外部端子(IC端子)に接続されるP拡散層9と、Vcc電圧が印加されるN+拡散層12と、前記N+拡散層12の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)とで構成されるダイオードD1と、 前記外部端子(IC端子)に接続されるP拡散層13の前記外部端子(IC端子)と、内部回路に接続される端子との間に形成される抵抗器Rと、 を備えることを特徴とする半導体装置。」 (3-4)対比検討 補正発明と刊行物発明とを対比検討する。 (a)刊行物発明の「外部端子(IC端子)」は外部に引き出される端子であることは明らかであるから、刊行物発明の「外部端子(IC端子)」は、補正発明の「外部に引き出される端子」に相当する。 (b)刊行物発明の「P型シリコン基板2」は、補正発明の「P型基板」に相当する。 (c)刊行物発明においては、「接地されるP拡散層6」と「外部素子(IC端子)に接続されるN+拡散層8と、前記N+拡散層8の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)」とで、ダイオードD2が形成され、また、刊行物発明の「ダイオードD2」と、補正発明の、「外部に引き出される端子」に「接続される」「第1のN型領域」と「P型基板」とで形成される「負のサージに対する負保護ダイオード」とは、いずれも、「負のサージ」に対するダイオードであるから、刊行物発明の「外部素子(IC端子)に接続されるN+拡散層8と、前記N+拡散層8の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)」、「接地されるP拡散層6」及び「ダイオードD2」は、補正発明の、「外部に引き出される端子」に「接続される」「第1のN型領域」、「P型基板」及び「負のサージに対する負保護ダイオード」に相当する。 (d)刊行物1には、「従来、バイポーラIC等には静電気による絶縁破壊防止のための静電破壊防止素子部が設けられるのが一般的である。 第3図に静電破壊防止素子部が設けられたバイポーラICの断面構造を示す。」(第2頁第2ないし6行)と記載されているから、静電破壊防止素子部はバイポーラICの一部を構成し、バイポーラICは、静電気による絶縁破壊防止の対象となる回路が存在することは明らかである。そして、刊行物発明の「静電破壊防止素子部」は、「前記外部端子(IC端子)に接続されるP拡散層13の前記外部端子(IC端子)と、内部回路に接続される端子との間に形成される抵抗器R」を備えているから、刊行物発明の「半導体装置」が当該回路として「内部回路」を備えていることは明らかである。よって、刊行物発明の「内部回路」は、補正発明の「所定の内部回路」に相当する。 (e)刊行物発明の「静電破壊防止素子部」は、「ダイオードD1」及び「ダイオードD2」を備えているから、少なくとも「ダイオードD2」を備える点において、刊行物発明の「静電破壊防止素子部」は、補正発明の「負保護ダイオード」に相当する。 よって、補正発明と刊行物発明は、 「外部に引き出される端子と、該端子にP型基板上に形成された第1のN型領域が接続されると共に前記P型基板上に形成された第1のN型領域より成る負のサージに対する負保護ダイオードと、所定の内部回路とが形成された半導体装置。」である点で一致し、以下の点で一応相違する。 相違点1 補正発明が、「前記負保護ダイオードの近傍の前記負保護ダイオードよりの自由電子を捕獲することができる位置で、且つ少なくとも前記負保護ダイオードと前記内部回路とが対向する部分に前記負保護ダイオードとは分離された第2のN型領域を形成し、該第2のN型領域に正の電位を印加し、前記自由電子が前記第2のN型領域の中に入り込み、前記正の電位が印加される直流電源から流れ込む電流になるようにしたことを特徴とする」との構成を備えているのに対して、 刊行物発明が、「静電破壊防止素子部」が「前記外部端子(IC端子)に接続されるP拡散層9と、Vcc電圧が印加されるN+拡散層12と、前記N+拡散層12の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)とで構成されるダイオードD1と、 前記外部端子(IC端子)に接続されるP拡散層13の前記外部端子(IC端子)と、内部回路に接続される端子との間に形成される抵抗器Rと、を備える」点。 相違点1について (a)刊行物発明において、ダイオードD1を構成する「Vcc電圧が印加されるN+拡散層12と、前記N+拡散層12の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)」(以下、「N型層1」という。)は、ダイオードD2を構成する「外部素子(IC端子)に接続されるN+拡散層8と、前記N+拡散層8の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)」(以下、「N型層2」という。)と分離された「N型領域」であって、「N型層2」の近傍に形成されていることは、刊行物1の第3図より明らかである。 また、刊行物1の第3図より、ダイオードD1を構成する「N型層1」は、「N型層2」の近傍に位置し、また、例えば、特開平4-30570号公報の第2図、第3図及びそれらの説明(第3頁右上欄第19行ないし第4頁左上欄第5行参照)に記載されているように、半導体集積回路において、外部端子としての「入出力パッド23」に直接接続する領域である「P型拡散領域38」は「N-アイランド36」、より正確には、「N-アイランド36」、「N+コンタクト領域(40)」及び「N+埋め込み層(33)」からなる「N型領域」(以下、「N型領域3」という。)に形成され、「N型領域3」は、外部端子としての「入出力パッド23」に直接接続する領域である「N+コンタクト領域32」、「第1の(N-)アイランド30」及び「N+埋め込み層(33)」からなる「N型領域」(以下、「N型領域4」という。)と比較して、「内部回路」により近い部分にあり、「内部回路」は、「N型領域3」について「N型領域4」と反対側の集積回路チップの中央部分にある、言い換えると、集積回路では一般に外部端子に直接接続する領域を囲む反対導電型領域(「N型領域3」)が集積回路チップ周辺にあり、「内部回路」が集積回路チップ周辺から離れた、外部端子が直接接続する領域である「N型領域4」とは反対側の、中央部分にあるから、刊行物発明において、「N型層1」が「N型層2」と「内部回路」の間に位置することも明らかであり、結局、ダイオードD1を構成する「N型層1」が、ダイオードD2からの自由電子を捕獲できる位置にあることも明らかである。 (b)さらに、刊行物1の第4頁第11行ないし第5頁第13行には、「第1図は実施例の構成を示す断面図、第2図は実施例における静電破壊防止素子部の等価回路図である。 第2図は静電破壊防止素子部の等価回路例であり、Vcc、IC端子、GND(アース)、内部回路端子間に図示されるダイオードD1、D2、抵抗器Rが設けられている。 この例は、図から容易に理解される様にSi基板12のエピタキシャルウェハー14に、GND端が接続されるP拡散層(アイランド)16と、IC端子と接続されるN+拡散層18とP拡散層19と、Vcc端が接続されるN+拡散層22とが設けられている。 そして、第2図に示されるように、P拡散層19とN+拡散層22とダイオードD1のカソードならびにアノードが構成される。さらに、P拡散層16とN+拡散層18とでダイオードD2のカソードならびにアノードが構成される。 さらに、P拡散層19の両端部にIC端子および内部回路端子が離間して接続されて、抵抗器Rが配設される。」と記載され、刊行物1の第1図の構成と、第3図の構成とは、第3図の「P拡散層9」と「P拡散層13」が、第1図においては、「P拡散層19」と一体化された点を除いてほぼ同様の構成であるから、刊行物1の上記第1図及び第2図に関する記載は、刊行物1の第3図及び第4図を参照して認定した、刊行物発明においても機能・作用が同等であることは、当業者がとって明らかである。 そして、負のサージが端子(刊行物発明のIC端子)に印加された時、負の保護ダイオード(刊行物発明のダイオードD2)が動作するから、サージ電流のうちの一部は、端子に接続された「N型層2」からP型基板に流れるとしても、負のサージによって注入された電子のうち、内部回路側へ移動する電子に対しては、「N型層2」と「内部回路」の間に位置する、Vccに接続された「N型層1」によって回収されるから、刊行物発明においても、補正発明の如く、「自由電子が前記第2のN型領域の中に入り込み、前記正の電位が印加される直流電源から流れ込む電流になるように」するという機能は実質的に備えているものと認める。 (c)次に、刊行物発明は、「内部回路に接続される端子との間に形成される抵抗器R」を備えているが、補正発明は、「内部回路」との間に「抵抗」を備えているか否か明らかではない。 しかしながら、半導体装置において、形成される「いかなる拡散層」も内部に「抵抗」を備えることは、当業者にとって明らかであり、補正発明も、実質的に、刊行物発明と同様に「抵抗」を備えることは、明らかであるから、刊行物発明が「内部回路に接続される端子との間に形成される抵抗器R」を備える点は、実質的な相違点ではない。 (d)よって、相違点は実質的なものではなく、補正発明と刊行物発明は、実質的に相違せず、補正発明は、刊行物1に記載された発明であるから、特許法第29条第1項第3号に該当し、その特許出願の際独立して特許を受けることができるものではない。 (3-5)むすび よって、補正事項1についての補正を含む本件補正は、特許法第17条の2第5項で準用する同法第126条第5項の規定に適合しないものであり、適法でない補正を含む本件補正は、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。 3.本願発明 平成16年9月30日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし3に係る発明は、平成16年4月23日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ない3に記載された事項により特定されるものであり、その請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載されている事項により特定される以下のとおりのものである。 「【請求項1】 外部に引き出される端子と、該端子にP型基板上に形成された第1のN型領域が接続されると共に前記P型基板上に形成された第1のN型領域より成る負のサージに対する負保護ダイオードと、所定の内部回路とが形成された半導体装置において、 前記負保護ダイオードの近傍の前記負保護ダイオードよりの自由電子を捕獲することができる位置で、且つ少なくとも前記負保護ダイオードと前記内部回路とが対向する部分に前記負保護ダイオードとは分離された第2のN型領域を形成し、該第2のN型領域に正の電位を印加するようにしたことを特徴とする半導体装置。」 4.刊行物に記載された発明 刊行物1に記載される事項は、「2.(3-3)刊行物に記載される発明」に記載されたとおりであり、刊行物1には、以下の発明が記載されている。 「P型シリコン基板2上のエピタキシャルウェハー4に静電破壊防止素子部が形成される半導体装置において、 前記静電破壊防止素子部は、 接地されるP拡散層6と、外部端子(IC端子)に接続されるN+拡散層8と、前記N+拡散層8の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)とで構成されるダイオードD2と、 前記外部端子(IC端子)に接続されるP拡散層9と、Vcc電圧が印加されるN+拡散層12と、前記N+拡散層12の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)とで構成されるダイオードD1と、 前記外部端子(IC端子)に接続されるP拡散層13の前記外部端子(IC端子)と、内部回路に接続される端子との間に形成される抵抗器Rと、 を備えることを特徴とする半導体装置。」 5.対比 本願発明と刊行物発明とを対比検討する。 (a)刊行物発明の「外部端子(IC端子)」は外部に引き出される端子であることは明らかであるから、刊行物発明の「外部端子(IC端子)」は、本願発明の「外部に引き出される端子」に相当する。 (b)刊行物発明の「P型シリコン基板2」は、本願発明の「P型基板」に相当する。 (c)刊行物発明においては、「接地されるP拡散層6」と「外部素子(IC端子)に接続されるN+拡散層8と、前記N+拡散層8の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)」とで、ダイオードD2が形成され、ダイオードD2は、接地されたP拡散層6と、他のN型層との間に形成されたダイオードであって、また、刊行物発明の「ダイオードD2」と、本願発明の、「外部に引き出される端子」に「接続される」「第1のN型領域」と、「P型基板」とで形成される「負のサージに対する負保護ダイオード」とは、いずれも、「負のサージ」に対するダイオードであるから、刊行物発明の「外部素子(IC端子)に接続されるN+拡散層8と、前記N+拡散層8の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)」、「接地されるP拡散層6」及び「ダイオードD2」は、本願発明の、「外部に引き出される端子」に「接続される」「第1のN型領域」、「P型基板」及び「負のサージに対する負保護ダイオード」に相当する。 (d)刊行物1には、「従来、バイポーラIC等には静電気による絶縁破壊防止のための静電破壊防止素子部が設けられるのが一般的である。 第3図に静電破壊防止素子部が設けられたバイポーラICの断面構造を示す。」(第2頁第2ないし6行)と記載されているから、静電破壊防止素子部はバイポーラICの一部を構成し、バイポーラICは、静電気による絶縁破壊防止の対象となる回路が存在することは明らかである。そして、刊行物発明の「静電破壊防止素子部」は、「前記外部端子(IC端子)に接続されるP拡散層13の前記外部端子(IC端子)と、内部回路に接続される端子との間に形成される抵抗器R」を備えているから、刊行物発明の「半導体装置」が当該回路として「内部回路」を備えていることは明らかである。よって、刊行物発明の「内部回路」は、本願発明の「所定の内部回路」に相当する。 (e)刊行物発明の「静電破壊防止素子部」は、「ダイオードD1」及び「ダイオードD2」を備えているから、少なくとも「ダイオードD2」を備える点において、刊行物発明の「静電破壊防止素子部」は、本願発明の「負保護ダイオード」に相当する。 よって、本願発明と刊行物発明は、 「外部に引き出される端子と、該端子にP型基板上に形成された第1のN型領域が接続されると共に前記P型基板上に形成された第1のN型領域より成る負のサージに対する負保護ダイオードと、所定の内部回路とが形成された半導体装置。」である点で一致し、以下の点で一応相違する。 相違点1 本願発明が、「前記負保護ダイオードの近傍の前記負保護ダイオードよりの自由電子を捕獲することができる位置で、且つ少なくとも前記負保護ダイオードと前記内部回路とが対向する部分に前記負保護ダイオードとは分離された第2のN型領域を形成し、該第2のN型領域に正の電位を印加するようにしたことを特徴とする」との構成を備えているのに対して、 刊行物発明が、「静電破壊防止素子部」が「前記外部端子(IC端子)に接続されるP拡散層9と、Vcc電圧が印加されるN+拡散層12と、前記N+拡散層12の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)とで構成されるダイオードD1と、 前記外部端子(IC端子)に接続されるP拡散層13の前記外部端子(IC端子)と、内部回路に接続される端子との間に形成される抵抗器Rと、を備える」点。 6.当審の判断 相違点1について (a)刊行物発明において、ダイオードD1を構成する「Vcc電圧が印加されるN+拡散層12と、前記N+拡散層12の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)」(以下、「N型層1」という。)は、ダイオードD2を構成する「外部素子(IC端子)に接続されるN+拡散層8と、前記N+拡散層8の上表面以外の側面に接して形成されたN層及び該N層の下面に接して形成されたN+層(埋込層)」(以下、「N型層2」という。)と分離された「N型領域」であって、「N型層2」の近傍に形成されていることは、刊行物1の第3図より明らかである。 また、刊行物1の第3図より、ダイオードD1を構成する「N型層1」は、「N型層2」の近傍に位置し、また、例えば、特開平4-30570号公報の第2図、第3図及びそれらの説明(第3頁右上欄第19行ないし第4頁左上欄第5行参照)に記載されているように、半導体集積回路において、外部端子としての「入出力パッド23」に直接接続する領域である「P型拡散領域38」は「N-アイランド36」、より正確には、「N-アイランド36」、「N+コンタクト領域(40)」及び「N+埋め込み層(33)」からなる「N型領域」(以下、「N型領域3」という。)に形成され、「N型領域3」は、外部端子としての「入出力パッド23」に直接接続する領域である「N+コンタクト領域32」、「第1の(N-)アイランド30」及び「N+埋め込み層(33)」からなる「N型領域」(以下、「N型領域4」という。)と比較して、「内部回路」により近い部分にあり、「内部回路」は、「N型領域3」について「N型領域4」と反対側の集積回路チップの中央部分にある、言い換えると、集積回路では一般に外部端子に直接接続する領域を囲む反対導電型領域(「N型領域3」)が集積回路チップ周辺にあり、「内部回路」が集積回路チップ周辺から離れた、外部端子が直接接続する領域である「N型領域4」とは反対側の、中央部分にあるから、刊行物発明において、「N型層1」が「N型層2」と「内部回路」の間に位置することも明らかであり、結局、ダイオードD1を構成する「N型層1」が、ダイオードD2からの自由電子を捕獲できる位置にあることも明らかである。 (b)次に、刊行物発明は、「内部回路に接続される端子との間に形成される抵抗器R」を備えているが、本願発明は、「内部回路」との間に「抵抗」を備えているか否か明らかではない。 しかしながら、半導体装置において、形成される「いかなる拡散層」も内部に「抵抗」を備えることは、当業者にとって明らかであり、本願発明も、実質的に、刊行物発明と同様に「抵抗」を備えることは、明らかであるから、刊行物発明が「内部回路に接続される端子との間に形成される抵抗器R」を備える点は、実質的な相違点ではない。 (c)よって、相違点は実質的なものではなく、本願発明と刊行物発明は、実質的に相違せず、本願発明は、刊行物1に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。 7.むすび 以上のとおりであるから、本願は、請求項2及び3に係る発明について検討するまでもなく、拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2007-07-20 |
| 結審通知日 | 2007-07-24 |
| 審決日 | 2007-08-13 |
| 出願番号 | 特願平8-305029 |
| 審決分類 |
P
1
8・
113-
Z
(H01L)
P 1 8・ 572- Z (H01L) P 1 8・ 575- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 渕 真悟 |
| 特許庁審判長 |
河合 章 |
| 特許庁審判官 |
齋藤 恭一 井原 純 |
| 発明の名称 | 半導体装置 |
| 代理人 | 角田 芳末 |