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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 (159条1項、163条1項、174条1項で準用) 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L
管理番号 1167303
審判番号 不服2004-15895  
総通号数 96 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2007-12-28 
種別 拒絶査定不服の審決 
審判請求日 2004-07-29 
確定日 2007-11-08 
事件の表示 特願2002-159933「ゲートアレイ半導体装置のレイアウト方法」拒絶査定不服審判事件〔平成16年 1月 8日出願公開、特開2004- 6514〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成14年5月31日の出願であって、平成15年8月11日付けで拒絶理由が通知され、同年10月14日付けで意見書及び手続補正書が提出され、同年12月25日付けで最後の拒絶理由が通知され、平成16年3月8日付けで意見書及び手続補正書が提出されたが、同年6月21日付けで、平成16年3月8日付け手続補正が却下されるとともに、拒絶査定がなされ、これに対し、同年7月29日に拒絶査定に対する審判請求がなされるとともに、同日付で手続補正書が提出され、その後当審において、平成17年8月9日付けで審尋がなされ、同年10月17日に回答書が提出されたものである。

2.平成16年7月29日付けの手続補正(以下、「本件補正」という。)について
[補正却下の決定の結論]
平成16年7月29日付けの手続補正を却下する。
[理由]
(1)本件補正の内容
本件補正は、補正前の特許請求の範囲の請求項1ないし請求項5を、補正後の特許請求の範囲の請求項1ないし請求項4と補正するとともに、明細書の【0007】段落及び【0008】段落を補正するものであって、補正後の請求項1に係る発明は以下のとおりである。
「【請求項1】 ゲートアレイ半導体装置のレイアウト方法であって,
第1のPチャネル型MOSトランジスタと,第1のNチャネル型MOSトランジスタとを,第1のゲートを共有,もしくは分離して配置し,
第2のPチャネル型MOSトランジスタと,第2のNチャネル型MOSトランジスタとを,第2のゲートを共有,もしくは分離して配置し,
前記第1のゲートは,順に,第1の直線部と,前記第1の直線部の延在する方向に対して前記第2のゲート側に45°折り曲がる第1の折曲部と,第2の直線部と,前記第2の直線部の延在する方向に対して前記第2のゲートとは反対側に45°折り曲がる第2の折曲部と,第3の直線部とを有し,
前記第2のゲートは,順に,第1の直線部と,前記第1の直線部の延在する方向に対して前記第1のゲート側に45°折り曲がる第1の折曲部と,第2の直線部と,前記第2の直線部の延在する方向に対して前記第1のゲートとは反対側に45°折り曲がる第2の折曲部と,第3の直線部とを有し,
前記第1,第2のゲート上コンタクト,前記第1,第2のPチャネル型MOSトランジスタ,および,前記第1,第2のNチャネル型MOSトランジスタ上のコンタクト(MOSトランジスタ上コンタクト)の一部を,前記第1,第2のPチャネル型MOSトランジスタ,および,前記第1,第2のNチャネル型MOSトランジスタのグリッドから外して配置し,
前記コンタクトに接続された第1のメタル引出線をグリッド上に配置し,
その後,第2のメタル引出線を前記第1のメタル引出線に接続し,
前記MOSトランジスタ上コンタクトを配置する際に,前記MOSトランジスタ上コンタクトと前記第1,第2のゲートとの間隔がゲート-コンタクト間隔違反を起こさない間隔になるように,かつ,前記MOSトランジスタ上コンタクトとアクティブエッジとの間隔が余裕違反を起こさない間隔になるようにレイアウトし,
前記第1,第2のゲート間,もしくは前記第1,第2のゲートのそれぞれの外側に,前記第1,第2のPチャネル型MOSトランジスタの突き出し部,および,前記第1,第2のNチャネル型MOSトランジスタの突き出し部を設け,
NORゲートを含むゲートアレイ半導体装置のレイアウトを行うことを特徴とする,ゲートアレイ半導体装置のレイアウト方法。」
ここで、補正後の請求項1に係る発明は、補正前の請求項1及び請求項3に記載された発明特定事項を全て含むことから、補正前の請求項1を引用する補正前の請求項3に係る発明を補正したものと認められる。

(2)本件補正の内容の整理
補正後の請求項1についての主な補正内容を、以下に整理する。
補正事項1
補正前の請求項3の「前記第1,第2のゲート上コンタクト,前記第1,第2のPチャネル型MOSトランジスタ,および,前記第1,第2のNチャネル型MOSトランジスタ上のコンタクトの一部」を、補正後の請求項1の「前記第1,第2のゲート上コンタクト,前記第1,第2のPチャネル型MOSトランジスタ,および,前記第1,第2のNチャネル型MOSトランジスタ上のコンタクト(MOSトランジスタ上コンタクト)の一部」と補正し、
補正前の請求項3に「前記MOSトランジスタ上コンタクトを配置する際に,前記MOSトランジスタ上コンタクトと前記第1,第2のゲートとの間隔がゲート-コンタクト間隔違反を起こさない間隔になるように,かつ,前記MOSトランジスタ上コンタクトとアクティブエッジとの間隔が余裕違反を起こさない間隔になるようにレイアウトし,」という発明特定事項を追加すること。
補正事項2
補正前の請求項3に「NORゲートを含むゲートアレイ半導体装置のレイアウトを行う」という発明特定事項を追加すること。

(3)本件補正についての検討
(3-1)補正の目的の適否について
[補正事項1について]
後段の発明特定事項を考慮して、「前記第1,第2のPチャネル型MOSトランジスタ,および,前記第1,第2のNチャネル型MOSトランジスタ上のコンタクト」の後に「(MOSトランジスタ上コンタクト)」との記載を加えることは、請求項の限定的減縮に該当する。しかしながら、補正前の請求項3に記載された発明には、MOSトランジスタ上コンタクトと第1,第2のゲートとの間隔や、MOSトランジスタ上コンタクトとアクティブエッジとの間隔については何ら記載されていない。よって、補正後の請求項1において「前記MOSトランジスタ上コンタクトと前記第1,第2のゲートとの間隔がゲート-コンタクト間隔違反を起こさない間隔になるように」との、MOSトランジスタ上コンタクトと第1,第2のゲートとの間隔を限定する事項を追加することや、「前記MOSトランジスタ上コンタクトとアクティブエッジとの間隔が余裕違反を起こさない間隔になるように」との、MOSトランジスタ上コンタクトとアクティブエッジとの間隔を限定する事項を追加することは、補正前の請求項3に記載された発明の発明特定事項を限定するものには該当しない。
そうすると、補正事項1についての補正は、平成18年改正前特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮(第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するもの)を目的とするものには該当せず、かつ、請求項の削除を目的とするものにも、誤記の訂正を目的とするものにも、明りょうでない記載の釈明を目的とするものにも該当しない。
したがって、補正事項1についての補正は、平成18年改正前特許法第17条の2第4項に規定する要件を満たしていない。
[補正事項2について]
補正事項2についての補正によって、補正後の請求項1は「NORゲートを含むゲートアレイ半導体装置」という発明特定事項を有するようになった。しかし、ゲートアレイ半導体装置の論理を限定することは、補正前の請求項3の発明特定事項(ゲートの形状、コンタクトとグリッドとの関係、第1のメタル引出線とグリッドとの関係、ゲートと突き出し部の関係など)のいずれを概念的に下位にするものでもない。また、「NORゲートを含むゲートアレイ半導体装置」が「ゲートアレイ半導体装置」の下位概念化であるとしても、この補正により、補正後の請求項1に係る発明には「外部からの通過グリッド数の増加を図る」という新たな課題が追加されることとなり、この補正後の発明の課題は、「基本セルの領域を圧縮する」という補正前の発明の課題を概念的に下位にしたものでも、同種のものでもないから、補正前後の発明の解決しようとする課題は同一ではない。
そうすると、補正事項2についての補正は、平成18年改正前特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮(第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるもの)を目的とするものには該当せず、かつ、請求項の削除を目的とするものにも、誤記の訂正を目的とするものにも、明りょうでない記載の釈明を目的とするものにも該当しない。
したがって、補正事項2についての補正は、平成18年改正前特許法第17条の2第4項に規定する要件を満たしていない。

(3-2)独立特許要件の検討
上記(3-1)で検討したとおり、上記補正事項1及び2についての補正を含む本件補正は、補正の目的に関する要件を満たしていないが、仮に、本件補正に係る請求項1についての補正が、平成18年改正前特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮に該当しているものとして、本件補正後の請求項1に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、平成18年改正前特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか否かについても、さらに検討する。

(3-2-1)補正後の発明
本件補正後の請求項1に係る発明(以下、「補正発明」という。)は、上記「2.[理由](1)本件補正の内容」に記載したとおりである。

(3-2-2)刊行物に記載された発明
刊行物1. 特開2001-36050号公報
原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された刊行物である特開2001-36050号公報(以下、「刊行物1」という。)には、図1とともに以下の事項が記載されている。(なお、下線は、強調のため本審決において付加したもの。)
「【0036】図1は、本発明の基本セルの一実施例のレイアウト図である。図示例の基本セルは、ゲートアレイ方式の半導体集積回路で用いられるもので、図15に示された従来の基本セル72と同一導電型のトランジスタを同数有している。」
「【0037】各々の基本セル10(10a,10b)は、図中上側から順番に、それぞれチャンネル幅の異なる2つのP型トランジスタ12a,12b(12)と、N型トランジスタ14とによって構成されている。これらのP型およびN型トランジスタ12,14を構成するP型およびN型アクティブ領域16,18の上には、2本の共通のゲート電極20a,20bが配置されている。P型およびN型アクティブ領域の、ゲート電極の両側には、それぞれN型およびP型拡散領域が形成される。これらの拡散領域が、トランジスタのソースおよびドレインを構成する。」
「【0039】各々の基本セル10において、2本のゲート電極20a,20bは、P型およびN型アクティブ領域16,18上の途中でそれぞれ反対の方向に45°ずつ2回折り曲げられながら、図中概略上下方向に延びている。」
「【0041】各トランジスタ12,14,22の拡散領域は、各々1つのコンタクト30のみを配置可能なサイズである。すなわち、各々1つの端子接続箇所を有する。これらの拡散領域は、それぞれの1つのコンタクト30を介して、その上層のメタル1配線層に形成された配線32に接続されている。そして、このコンタクト30の配置を、例えば図15に示す従来の基本セルでは、左右方向に直線的に並べていたところを上下にずらして互い違いに配置することにより、基本セル10a,10bの左右方向の寸法(幅)を縮小可能にしている。具体的には、同一の0.25μmルール製造プロセスの使用を前提にして、図15の従来の基本セルの幅が3.12μmであるのに対して、図1の基本セルの幅は2.64μmと、約15%縮小されている。
【0042】すなわち、例えば、図1の一番上のP型トランジスタでは、図の上側において、2本のゲート電極の外側の拡散領域へのコンタクトが配置されている。一方、2本のゲート電極に挟まれた拡散領域へのコンタクトは、図の下側にずれた位置に設けられている。外側の拡散領域へのコンタクトが配置された部分においては、2本のゲート電極間の距離が短くなっており、その間に挟まれた拡散領域には、ゲート電極とコンタクトの間でショートを発生しないために必要な間隔を保って、コンタクトを配置することはできない。一方ゲート電極に挟まれた拡散領域へのコンタクトが配置された部分においては、2本のゲート電極間の距離が広げられており、その間にコンタクトを配置することが可能である。しかし、拡散領域の外縁とゲート電極との間隔が狭く、ゲート電極の外側へは、ゲートに対してショートを発生しないために必要な間隔と、拡散領域に対して必要なマージンとの両方を保ってコンタクトを配置することはできない。」
「【0043】これらの、トランジスタの端子にコンタクトで接続されたメタル1配線層の配線32は、他のトランジスタの端子には接続されておらず、それだけでは回路を構成しない。後から述べるように、これらのメタル1配線層に形成された配線と、さらに上層の配線層に形成される配線とがヴィアを介して接続され、この、上層の配線を通じてトランジスタ間の接続が形成され、回路が構成される。すなわち、メタル1配線層の配線は、トランジスタの端子をメタル1配線層に引き出し、上層の配線と接続可能にする機能を有している。この意味で、これらメタル1配線層に形成された、トランジスタの端子にコンタクトを介して接続された配線を「端子配線」と呼ぶ。これに対して、その上の配線層に設けられた、回路を構成するための配線を「回路配線」と呼ぶ。」
「【0045】図1に黒い点(・)で示されたのは、ヴィア1を配置することが可能な位置を示す配置グリッド点34である。メタル2配線およびメタル3配線も、この配置グリッド点間を結ぶように配置される。また、メタル2配線とメタル3配線とを接続するヴィア2も、この配置グリッド点34上に配置される。
【0046】トランジスタ12,14,22の拡散領域に1つのコンタクト30を介して接続された端子配線32は、配置グリッド点34を少なくとも1つ、好ましくは複数含み、そのそれぞれの位置に、端子配線との接続を保証するために必要なマージンを保って、ヴィア1を配置できるような形状に形成してある。例えば、上側のP型トランジスタ12aのソースおよびドレインに接続する端子配線32上にヴィア1を配置可能な配置グリッド点34は各々2箇所ある。この配置グリッド点34上にヴィア1を配置し、メタル2配線層に形成する回路配線を端子配線32に接続することが出来る。」
「【0051】配置グリッド点34のピッチは、半導体集積回路を製造するために使用するプロセス技術によって決められる。例えば、ヴィア1が設けられたメタル1配線相互間、および、ヴィア1によって接続されたメタル2配線相互間でショートが起きないことを保証できる最小の間隔に等しくする。これに対してコンタクト30は、図15に示された従来の基本セルの場合と同様に、例えば、ゲート電極とコンタクトとのショートが発生しないように配置される。従って、ヴィア1の配置グリッド点34とコンタクトが配置可能な位置とは必ずしも一致しない。
【0052】この結果、トランジスタ12,14,22のゲート、ソースおよびドレイン端子に設けられたコンタクト30と、これに接続する端子配線32上のヴィア1の配置グリッド点34は、その中心が互いに重なる位置関係にはない。すなわち、図16,18に示されたような従来の半導体集積回路では、配置可能なコンタクト30間距離で決定された配置グリッド点でヴィア1、メタル2配線等の配置まで決められていたのに対して、本実施例では、コンタクト30の配置位置とは独立して、ヴィア1,メタル2配線、ヴィア2,メタル3配線等を配置する配置グリッド点34のピッチを決める。トランジスタの端子とメタル2配線層もしくはそれより上層の配線層に形成する回路配線とを、メタル1配線層に設けられた端子配線32を介して接続するという方法で、コンタクト30間距離とは独立に、配置グリッド点34のピッチを設定できるからである。」

ここで、刊行物1には「ゲートアレイ方式の半導体集積回路」のみならず、そのレイアウト方法が記載されているのは明らかである。したがって、刊行物1には以下の発明(以下、「刊行物発明」という。)が記載されている。
「ゲートアレイ方式の半導体集積回路のレイアウト方法であって、
P型およびN型アクティブ領域16,18の上には、2本の共通のゲート電極20a,20bが配置され、P型およびN型アクティブ領域の、ゲート電極の両側には、それぞれトランジスタのソースおよびドレインを構成するN型およびP型拡散領域が形成され、
2本のゲート電極20a,20bは、P型およびN型アクティブ領域16,18上の途中でそれぞれ反対の方向に45°ずつ2回折り曲げられ、
トランジスタ12,14のゲート、ソースおよびドレイン端子に設けられたコンタクト30を、配置グリッド点34とは必ずしも一致しないで配置し、
トランジスタ12,14の拡散領域に1つのコンタクト30を介して接続され、メタル1配線層に形成された端子配線32は、配置グリッド点34を少なくとも1つ含み、
メタル2配線層に形成する回路配線を端子配線32に接続し、
コンタクト30は、ゲート電極とコンタクトとのショートが発生しないように配置されるゲートアレイ方式の半導体集積回路のレイアウト方法。」

刊行物2. 特開平8-213574号公報
原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された刊行物である特開平8-213574号公報(以下、「刊行物2」という。)には、図1及び図2とともに以下の事項が記載されている。
「【0020】
【発明の実施の形態】1986年にアディソン・ウェズリー(Addiｓｏn-Weｓleｙ)社から出版されたN.H.E.ウェスト(N.H.E. Weｓｔe)及びK.エシュラギアン(K. Eｓhｒaghian)による「CMOS VLSI設計原理(Pｒinciｐleｓ ｏf CMOS VLSI Deｓign)」の242ページの図6.2.c.に記載されている如き従来技術のゲートアレイ装置の一部を図示した図1を参照する。該図1に示したのは2ゲート論理セル12のコラム10であり、該コラム10に沿った前記論理セル12のピッチをPとする。」
「【0023】本発明の好適な実施例に従って構成され且つ作動するゲートアレイ装置の一部を図示した図2を参照する。該図2には2ゲート論理セル32のコラム30が示されており、該コラム30に沿った論理セル32のピッチをQとする。」
「【0025】2乃至3個のサイト(図1)がコラムに沿って論理セル12の両側に並列に配置された従来の技術とは対照的に、本発明においては、論理セルの両側にそれより少数の接点サイトが配置され、且つ、それらが非ジグザグ配列に配置されている点に留意する必要がある。図2において明白に分かるジグザグ配置によればコラム30に沿って3個の領域34を有する論理セルのピッチQはピッチP(図1)より短い。更に、ピッチQは従来の技術の領域14の長さの3倍とコラム10に沿ったゲート16を合わせた長さより短い。
【0026】更に、従来の技術においては、導電ゲート16が概ねコラム10に垂直な直線に沿って伸長しているが、本発明のゲートアレイでは導電ゲート36は多数の曲がり部を含んで接点サイト40がジグザグの配列になるように収容している点に留意する必要がある。」
また、図2には、一方の導電ゲート36は、順に、第1の直線部と、第1の直線部の延在する方向に対して他方の導電ゲート36側に折り曲がる第1の折曲部と、第2の直線部と、前記第2の直線部の延在する方向に対して他方の導電ゲート36とは反対側に折り曲がる第2の折曲部と、第3の直線部とを有しており、また、それに対応する他方の導電ゲート36は、一方の導電ゲートと対象の形状、すなわち、順に、第1の直線部と、第1の直線部の延在する方向に対して一方の導電ゲート36側に折り曲がる第1の折曲部と、第2の直線部と、前記第2の直線部の延在する方向に対して一方の導電ゲート36とは反対側に折り曲がる第2の折曲部と、第3の直線部とを有することが図示されている。

刊行物3. 特開平7-202144号公報
原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された刊行物である特開平7-202144号公報(以下、「刊行物3」という。)には、図3、図6とともに以下の事項が記載されている。
「【0002】
【従来の技術】ゲートアレイは半導体ウエーハ内にMOSFET回路を提供するために、VLSI集積回路チップ内に用いられる。MOSゲートアレイは、チャネルによって分離されたMOSトランジスタのソースとドレンのアレイで構成され、その上には、チャネルの伝導率、ひいてはトランジスタの状態を制御するためのゲートが形成されている。これらのゲートのアレイ(及びそのソースとドレン)は他の適切な素子に対し導電配線によって接続された場合にのみ機能可能となる。」
「【0028】図3は図1に示すセル10より更に高い対称性を備えたコアセル100を示す。図1の従来構造が8個のトランジスタを必要とするのに対し、図3に示す実施例のゲートアレイコアセル100は、4個のトランジスタ120a?120b及び140a?140bを有する。」
「【0037】図6は本発明に基づくコアセル400を示す。図3に示すコアセルに対応する部分は図6においても同一であり、同一名称を用いて示す。接点部分501はコアセル400内の他の部分への接続に影響を及ぼすことなく、線141を介して協働する基板タップとの直接接続を促進する。コアセル400は接点部分501内に別の接点191を備えた拡張部181を有する。より詳細には、部分273に位置する複数の接点を別の目的に使用することが可能である。本実施例では、拡張部181は接点部分501の一部を形成している。接点191への接続がセルの活性部分500,600への他の接続を阻害することを防止するために、拡張部181は外側に向かって延出している。拡張部181はトランジスタ220a、220b、240a及び240bの各端部に対し実質的に隣接して配置されている。拡張部181はセルの配線を改善する別の接点を提供する。換言するならば、ゲートの使用を改善するためにセルを更に有効にデザインすることが可能である。この結果、部分273に位置する複数の接点を他の目的に使用することが可能である。
【0038】拡張部181の使用により、従来のゲートアレイが必要とする内部アーキテクチャ内の接続に影響を及ぼすことなく、接点部分501から電源線またはアース線への接続を形成することが可能である。これによりゲートアレイ内における配線の複雑さが緩和されるとともに、更に密度の高い構造が提供される。」
また、図6には、ｐ型トランジスタ220a,220bとn型トランジスタ240a,240bのそれぞれの間に、接点部分501の一部を形成している拡張部181を有するコアセル400が図示されている。

刊行物4. 特開2001-68653号公報
本願の出願日前に日本国内において頒布された刊行物である特開2001-68653号公報(以下、「刊行物4」という。)には、図1、図4ないし図5とともに以下の事項が記載されている。
「【0003】例えば、図5に示すように、マスタスライス方式の半導体集積回路に搭載されている一般的な基本セル100は、P型MOSトランジスタのゲート電極101,102、ドレイン端子又はソース端子となるP型不純物拡散領域103、N型MOSトランジスタのゲート電極104,105、ドレイン端子又はソース端子となるN型不純物拡散領域106、及び二本の電源配線領域107,108を有して構成されている。」
「【0025】図1に示すように、この実施形態の半導体集積回路において、その半導体基板に形成された基本セル10上には、例えばポリシリコンからなるP型MOSトランジスタのゲート電極11,12、及びN型MOSトランジスタのゲート電極14,15が設けられている。各ゲート電極11,12,14,15の端部は幅広になっており、コンタクトホールを介してのメタル配線との接続などに使用される。また、同基本セル10にあって、上記ゲート電極11,12の下部にはP型不純物拡散領域13が形成され、上記ゲート電極14,15の下部にはN型不純物拡散領域16が形成されている。同図1に示されるように、本実施形態にあって、これらP型及びN型不純物拡散領域13,16は、それぞれ延出部(延出領域)13a,16aを有してその全体が平面から見て凸状に形成されており、それら延出部13a,16aの先端部がそれぞれ当該基本セル10の両端部に設けられている電源配線領域17,18の下部に位置するようになっている。」
「【0032】・上記実施形態の基本セル10では、P型及びN型不純物拡散領域13,16を凸状に形成したが、図4に示すようにP型及びN型不純物拡散領域の形状を変更してもよい。図4(a)に示す基本セル30では、P型及びN型不純物拡散領域33,36の全体を平面から見てL字状に形成した。図4(b)に示す基本セル40では、P型及びN型不純物拡散領域43,46の全体を平面から見て凹状に形成した。図4(c)に示す基本セル50では、P型及びN型不純物拡散領域43,46の全体を平面から見て略山字状に形成した。これらの基本セル30,40,50でも、各不純物拡散領域の延出部の先端部には、コンタク部(コンタクトホール)Cを介して電源配線領域17,18に敷設される電源配線(メタル1層配線)と電気的に接続される。」
また、図1には、P型MOSトランジスタのゲート電極11,12、及びN型MOSトランジスタのゲート電極14,15のそれぞれの間に、P型及びN型不純物拡散領域13,16がそれぞれ有する延出部(延出領域)13a,16aが形成されていることが図示されている。

刊行物5. 特開2001-338989号公報
原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された刊行物である特開2001-338989号公報(以下、「刊行物5」という。)には、図6とともに以下の事項が記載されている。
「【0030】・また、同じくゲート幅の異なる3種類のトランジスタを設けた基本セルは、図6(a)?図6(c)に例示する態様をもって実現することもできる。すなわちここでは、基本セル200Sと同様の基本セル200S’に加えて、それよりゲート幅の大きなトランジスタを設けた2種類の基本セル200M’及び200L’を備えた構成となる。ここで、基本セル200M’は、2度にわたり45°屈曲されることで、配線領域間を結ぶ線分に対し45°屈曲した領域の分だけゲート幅を稼いだゲート電極が形成されたトランジスタを備える。」
「【0032】・以上、本発明にかかる半導体集積回路をマスタスライス方式のゲートアレイに適用する場合について述べたが、本発明の半導体集積回路としては、これに限られず、ゲート幅を調整したい任意の半導体集積回路に適用することができる。」

刊行物6. 特開平8-181216号公報
原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された刊行物である特開平8-181216号公報(以下、「刊行物6」という。)には、以下の事項が記載されている。
「【0002】
【従来の技術】半導体集積回路(以下LSIと呼ぶ)の論理回路は、インバータ、NANDゲート、NORゲート等の論理ゲートや、フリップフロップ回路等のように数ゲートから数十ゲート規模の論理的にまとまりのある機能ブロックから構成される。」

(3-2-3) 対比・判断
補正発明と刊行物発明とを対比する。
(a)刊行物発明の「ゲートアレイ方式の半導体集積回路」は補正発明の「ゲートアレイ半導体装置」に相当する。
(b)刊行物発明は「P型およびN型アクティブ領域の、ゲート電極の両側には、それぞれトランジスタのソースおよびドレインを構成するN型およびP型拡散領域が形成され」ているのであるから、P型アクティブ領域にはNチャネル型電界効果トランジスタが、N型アクティブ領域にはPチャネル型電界効果トランジスタがそれぞれ形成されていることは明らかである。
(c)刊行物発明の「ゲート電極」は補正発明の「ゲート」に相当する。
(d)刊行物発明は「P型およびN型アクティブ領域16,18の上には、2本の共通のゲート電極20a,20bが配置され」ているのであるから、上記(b)を参照すると、刊行物発明は、Pチャネル型電界効果トランジスタと、Nチャネル型電界効果トランジスタとを、ゲート電極を共通させて配置しており、ゲート電極を共通させて配置したPチャネル型電界効果トランジスタと、Nチャネル型電界効果トランジスタとの対は2つ存在することが明らかである。そして、上記(c)を参照すると、刊行物発明のゲート電極を「共通」させて配置することは、補正発明のゲートを「共有」して配置することに相当し、補正発明の「ゲートを共有,もしくは分離して配置し,」との択一的記載の少なくとも一方を満たす。よって、刊行物発明の「P型およびN型アクティブ領域16,18の上には、2本の共通のゲート電極20a,20bが配置され、P型およびN型アクティブ領域の、ゲート電極の両側には、それぞれトランジスタのソースおよびドレインを構成するN型およびP型拡散領域が形成され」ることは、補正発明の「第1のPチャネル型」「トランジスタと,第1のNチャネル型」「トランジスタとを,第1のゲートを共有,もしくは分離して配置し, 第2のPチャネル型」「トランジスタと,第2のNチャネル型」「トランジスタとを,第2のゲートを共有,もしくは分離して配置し」ていることに相当する。
(e)刊行物発明においては、「2本のゲート電極20a,20bは、P型およびN型アクティブ領域16,18上の途中でそれぞれ反対の方向に45°ずつ2回折り曲げられ」ているのであるから、刊行物発明の「ゲート電極」はP型アクティブ領域16上及びN型アクティブ領域18上の2箇所で「45°」「折り曲」がる折曲部を有することは明らかである。よって、上記(c)を参照すると、刊行物発明の「2本のゲート電極20a,20bは、P型およびN型アクティブ領域16,18上の途中でそれぞれ反対の方向に45°ずつ2回折り曲げられ」ることは、補正発明の「前記第1のゲートは,」「45°折り曲がる第1の折曲部と,」「45°折り曲がる第2の折曲部と,」「を有し, 前記第2のゲートは,」「45°折り曲がる第1の折曲部と,」「45°折り曲がる第2の折曲部と,」「を有し」ていることに相当する。
(f)補正発明において「前記第1,第2のPチャネル型MOSトランジスタ,および,前記第1,第2のNチャネル型MOSトランジスタのグリッド」とは、本願明細書の「未説明の符号6は,基本セルのグリッド(Gｒid)を示す。ここでグリッドはゲートアレイ上の配置配線における配線引出点であり,」(【0018】段落)及び「基本セル200は,図1に示したように,第1の実施の形態における基本セル100に対して,コンタクト71?73がPMOSトランジスタP1,P2上,およびNMOSトランジスタN1,N2上にグリッド6から外れて配置されている。」(【0025】段落)との記載から、基本セルのグリッドのうちPMOSトランジスタ及びNMOSトランジスタ上に配置されているものを意味するものと解される。そして、PMOSトランジスタ及びNMOSトランジスタ上に配置されている基本セルのグリッド、すなわち「前記第1,第2のPチャネル型MOSトランジスタ,および,前記第1,第2のNチャネル型MOSトランジスタのグリッド」は、ゲートアレイ上の配置配線における配線引出点と共通である。
一方、刊行物1には、図1とともに、「図1に黒い点(・)で示されたのは、ヴィア1を配置することが可能な位置を示す配置グリッド点34である。メタル2配線およびメタル3配線も、この配置グリッド点間を結ぶように配置される。また、メタル2配線とメタル3配線とを接続するヴィア2も、この配置グリッド点34上に配置される。」(【0045】段落)と記載されているのであるから、刊行物発明の「配置グリッド点34」は、トランジスタ上において配線におけるヴィアを配置することが可能な位置を意味しており、補正発明の「グリッド」と実質的に同等の機能を有するものである。よって、上記(d)を参照すると、刊行物発明の「配置グリッド点34」は補正発明の「前記第1,第2のPチャネル型」「トランジスタ,および,前記第1,第2のNチャネル型」「トランジスタのグリッド」に相当する。
(g)上記(d)を参照すると、刊行物発明ではゲート電極は2つ存在しているのであるから、刊行物発明の「トランジスタ12,14のゲート」「端子に設けられたコンタクト30」は、補正発明の「前記第1,第2のゲート上コンタクト」に相当する。また、刊行物発明の「トランジスタ12,14の」「ソースおよびドレイン端子に設けられたコンタクト30」は、トランジスタ上に設けられることは技術常識であるから、上記(b)及び(d)を参照すると、刊行物発明の「トランジスタ12,14の」「ソースおよびドレイン端子に設けられたコンタクト30」は、補正発明の「前記第1,第2のPチャネル型」「トランジスタ,および,前記第1,第2のNチャネル型」「トランジスタ上のコンタクト(」「トランジスタ上コンタクト)」に相当する。そして、刊行物発明において「コンタクト30を、配置グリッド点34とは必ずしも一致しないで配置し」たときには、コンタクト30の一部を配置グリッド点34から外して配置することは明らかである。よって、上記(f)を参照すると、刊行物発明の「トランジスタ12,14のゲート、ソースおよびドレイン端子に設けられたコンタクト30を、配置グリッド点34とは必ずしも一致しないで配置し」ていることは、補正発明の「前記第1,第2のゲート上コンタクト,前記第1,第2のPチャネル型」「トランジスタ,および,前記第1,第2のNチャネル型」「トランジスタ上のコンタクト(」「トランジスタ上コンタクト)の一部を,前記第1,第2のPチャネル型」「トランジスタ,および,前記第1,第2のNチャネル型」「トランジスタのグリッドから外して配置し」ていることに相当する。
(h)刊行物発明においては「端子配線32」は「メタル1配線層に形成され」ているのであるから、刊行物発明の「端子配線32」はメタル配線であることは明らかであり、補正発明の「第1のメタル引出線」に相当する。
(i)刊行物発明においては、「端子配線32」は「1つのコンタクト30を介して」「トランジスタ12,14の拡散領域に」「接続され」ているのであるから、刊行物発明の「端子配線32」は「コンタクト30」に接続されていると言える。また、刊行物発明においては、「端子配線32は、配置グリッド点34を少なくとも1つ含」んでいるのであるから、「端子配線32」を「配置グリッド点34」上に配置していると言える。よって、上記(f)及び(h)を参照すると、刊行物発明の「トランジスタ12,14の拡散領域に1つのコンタクト30を介して接続され、メタル1配線層に形成された端子配線32は、配置グリッド点34を少なくとも1つ含」むことは、補正発明の「前記コンタクトに接続された第1のメタル引出線をグリッド上に配置し」ていることに相当する。
(j)刊行物発明においては「回路配線」は「メタル2配線層に形成」されているのであるから、刊行物発明の「回路配線」はメタル配線であることは明らかであり、補正発明の「第2のメタル引出線」に相当する。よって、上記(h)を参照すると、刊行物発明の「メタル2配線層に形成する回路配線を端子配線32に接続し」ていることは、補正発明の「その後,第2のメタル引出線を前記第1のメタル引出線に接続し」ていることに相当する。
(k)刊行物発明の「コンタクト30」のうち「ゲート電極とコンタクトとのショートが発生しないように配置される」ものは、トランジスタのゲート端子に設けられたコンタクトを含まず、ソースおよびドレイン端子に設けられたトランジスタ上コンタクトを意味することは明らかである。また、刊行物発明において「ゲート電極とコンタクトとのショートが発生」するときは、ゲート-コンタクト間隔違反であると言える。よって、刊行物発明の「コンタクト30は、ゲート電極とコンタクトとのショートが発生しないように配置される」ことは、補正発明の「前記」「トランジスタ上コンタクトを配置する際に,前記」「トランジスタ上コンタクトと前記第1,第2のゲートとの間隔がゲート-コンタクト間隔違反を起こさない間隔になるように,」「レイアウトし」ていることに相当する。

よって、補正発明と刊行物発明とは、
「ゲートアレイ半導体装置のレイアウト方法であって,
第1のPチャネル型トランジスタと,第1のNチャネル型トランジスタとを,第1のゲートを共有,もしくは分離して配置し,
第2のPチャネル型トランジスタと,第2のNチャネル型トランジスタとを,第2のゲートを共有,もしくは分離して配置し,
前記第1のゲートは,45°折り曲がる第1の折曲部と,45°折り曲がる第2の折曲部とを有し,
前記第2のゲートは,45°折り曲がる第1の折曲部と,45°折り曲がる第2の折曲部とを有し,
前記第1,第2のゲート上コンタクト,前記第1,第2のPチャネル型トランジスタ,および,前記第1,第2のNチャネル型トランジスタ上のコンタクト(トランジスタ上コンタクト)の一部を,前記第1,第2のPチャネル型トランジスタ,および,前記第1,第2のNチャネル型トランジスタのグリッドから外して配置し,
前記コンタクトに接続された第1のメタル引出線をグリッド上に配置し,
その後,第2のメタル引出線を前記第1のメタル引出線に接続し,
前記トランジスタ上コンタクトを配置する際に,前記トランジスタ上コンタクトと前記第1,第2のゲートとの間隔がゲート-コンタクト間隔違反を起こさない間隔になるようにレイアウトし、
ゲートアレイ半導体装置のレイアウトを行うことを特徴とする,ゲートアレイ半導体装置のレイアウト方法。」
であることにおいて一致しており、以下の点で相違している。

[相違点1]
補正発明は、トランジスタの種類が「MOSトランジスタ」と規定されているのに対し、刊行物発明は、トランジスタの種類が電界効果トランジスタであることは明らかなものの、ゲート絶縁膜構造が明記されておらず、MOSトランジスタを構成していることが明らかでない点。
[相違点2]
補正発明は、「前記第1のゲートは,順に,第1の直線部と,前記第1の直線部の延在する方向に対して前記第2のゲート側に45°折り曲がる第1の折曲部と,第2の直線部と,前記第2の直線部の延在する方向に対して前記第2のゲートとは反対側に45°折り曲がる第2の折曲部と,第3の直線部とを有し, 前記第2のゲートは,順に,第1の直線部と,前記第1の直線部の延在する方向に対して前記第1のゲート側に45°折り曲がる第1の折曲部と,第2の直線部と,前記第2の直線部の延在する方向に対して前記第1のゲートとは反対側に45°折り曲がる第2の折曲部と,第3の直線部とを有し」ているのに対し、刊行物発明は、「2本のゲート電極20a,20bは、P型およびN型アクティブ領域16,18上の途中でそれぞれ反対の方向に45°ずつ2回折り曲げられ」ている点。
[相違点3]
補正発明は、「前記MOSトランジスタ上コンタクトを配置する際に,前記MOSトランジスタ上コンタクトと前記第1,第2のゲートとの間隔がゲート-コンタクト間隔違反を起こさない間隔になるように,かつ,前記MOSトランジスタ上コンタクトとアクティブエッジとの間隔が余裕違反を起こさない間隔になるようにレイアウトし」ているのに対し、刊行物発明は、「コンタクト30は、ゲート電極とコンタクトとのショートが発生しないように配置される」ものの、コンタクト30とアクティブエッジとの間隔については明らかではない点。
[相違点4]
補正発明は、「前記第1,第2のゲート間,もしくは前記第1,第2のゲートのそれぞれの外側に,前記第1,第2のPチャネル型MOSトランジスタの突き出し部,および,前記第1,第2のNチャネル型MOSトランジスタの突き出し部を設け」ているのに対し、刊行物発明は、このような突き出し部を設けていない点。
[相違点5]
補正発明は、「NORゲートを含むゲートアレイ半導体装置のレイアウトを行う」のに対し、刊行物発明は、「ゲートアレイ方式の半導体集積回路」がNORゲートを含むか否か明らかではない点。

以下、各相違点について検討する。
[相違点1について]
刊行物2ないし刊行物4に記載されるように、ゲートアレイ半導体装置で使用されるトランジスタとしてはMOSトランジスタが通常用いられているものである。また、MOSトランジスタは刊行物発明で用いられている電界効果トランジスタの一種である。
よって、刊行物発明において、電界効果トランジスタとしてゲートアレイ半導体装置で通常用いられている「MOSトランジスタ」を採用することは、当業者が容易に想到できたものである。
[相違点2について]
(a)刊行物2には、ゲートアレイ装置の一部として、従来の「2ゲート論理セル12のコラム10」(図1)と改良された「2ゲート論理セル32のコラム30」(図2)が対比されており、「従来の技術においては、導電ゲート16が概ねコラム10に垂直な直線に沿って伸長しているが、本発明のゲートアレイでは導電ゲート36は多数の曲がり部を含んで接点サイト40がジグザグの配列になるように収容している」(【0026】段落)ことにより、「図2において明白に分かるジグザグ配置によればコラム30に沿って3個の領域34を有する論理セルのピッチQはピッチP(図1)より短い。更に、ピッチQは従来の技術の領域14の長さの3倍とコラム10に沿ったゲート16を合わせた長さより短い。」(【0025】段落)との作用・効果を奏することが記載されている。そして、刊行物2の図2には、一方の導電ゲート36は、順に、第1の直線部と、第1の直線部の延在する方向に対して他方の導電ゲート36側に折り曲がる第1の折曲部と、第2の直線部と、前記第2の直線部の延在する方向に対して他方の導電ゲート36とは反対側に折り曲がる第2の折曲部と、第3の直線部とを有しており、また、それに対応する他方の導電ゲート36は、順に、第1の直線部と、第1の直線部の延在する方向に対して一方の導電ゲート36側に折り曲がる第1の折曲部と、第2の直線部と、前記第2の直線部の延在する方向に対して一方の導電ゲート36とは反対側に折り曲がる第2の折曲部と、第3の直線部とを有することが図示されている。
(b)一方、刊行物1には「各々の基本セル10において、2本のゲート電極20a,20bは、P型およびN型アクティブ領域16,18上の途中でそれぞれ反対の方向に45°ずつ2回折り曲げられながら、図中概略上下方向に延びている。」(【0039】段落)ことにより、「このコンタクト30の配置を、例えば図15に示す従来の基本セルでは、左右方向に直線的に並べていたところを上下にずらして互い違いに配置することにより、基本セル10a,10bの左右方向の寸法(幅)を縮小可能にしている。」(【0041】段落)との作用・効果を奏することが記載されている。
(c)さらに、刊行物1や刊行物5に記載されるように、ゲートアレイ半導体装置においてゲートを折り曲げて配置するときの折り曲げ角度を45°とすることは一般的に行われているものである。
(d)そして、刊行物1に記載の基本セル10と刊行物2に記載の論理セル32は、共に、ゲートアレイ半導体装置の2本のゲート電極を備えた基本セルであって、そのゲート電極は同等の機能を有するものであり、また、上記(a)、(b)のとおり、刊行物1に記載された2本のゲート電極20a,20bの折り曲げ構造による作用・効果と、刊行物2に記載された導電ゲートの構造による作用・効果は共通のものである。よって、刊行物発明のゲート電極の形状を、刊行物発明と共通の効果を奏する刊行物2に記載された導電ゲートの形状に変更し、その折り曲げ角度を一般的に行われている45°とすること、すなわち、補正発明のように「前記第1のゲートは,順に,第1の直線部と,前記第1の直線部の延在する方向に対して前記第2のゲート側に45°折り曲がる第1の折曲部と,第2の直線部と,前記第2の直線部の延在する方向に対して前記第2のゲートとは反対側に45°折り曲がる第2の折曲部と,第3の直線部とを有し, 前記第2のゲートは,順に,第1の直線部と,前記第1の直線部の延在する方向に対して前記第1のゲート側に45°折り曲がる第1の折曲部と,第2の直線部と,前記第2の直線部の延在する方向に対して前記第1のゲートとは反対側に45°折り曲がる第2の折曲部と,第3の直線部とを有し」ているものとすることは、当業者が容易になしえたものである。
[相違点3について]
補正発明において「アクティブエッジ」とは、本願明細書の「このように図5(a)では,コンタクトとアクティブエッジの余裕違反,また,折曲部を有するゲートに関してはゲート-コンタクト間隔違反となる。」(【0028】段落)との記載や、図5(a)において、コンタクトとPMOS又はNMOSアクティブの外縁を示す線との間隔に対して「アクティブ-コンタクト余裕違反」という記載がなされていることから、PMOS又はNMOSアクティブの外縁を指している。
一方、刊行物1には「一方ゲート電極に挟まれた拡散領域へのコンタクトが配置された部分においては、2本のゲート電極間の距離が広げられており、その間にコンタクトを配置することが可能である。しかし、拡散領域の外縁とゲート電極との間隔が狭く、ゲート電極の外側へは、ゲートに対してショートを発生しないために必要な間隔と、拡散領域に対して必要なマージンとの両方を保ってコンタクトを配置することはできない。」(【0042】段落)と記載されており、拡散領域へのコンタクトを配置するときには、拡散領域の外縁に対して必要なマージン(すなわち、余裕違反を起こさない間隔)を保つことは当業者が当然に考慮することである。
よって、相違点1での検討事項も併せて考慮すると、刊行物発明において、拡散領域へのコンタクトを拡散領域の外縁に対して必要なマージンを保って配置することを規定し、補正発明のように「前記MOSトランジスタ上コンタクトを配置する際に,前記MOSトランジスタ上コンタクトと前記第1,第2のゲートとの間隔がゲート-コンタクト間隔違反を起こさない間隔になるように,かつ,前記MOSトランジスタ上コンタクトとアクティブエッジとの間隔が余裕違反を起こさない間隔になるようにレイアウトし」ているとすることは、当業者が容易に想到できたものである。
[相違点4について]
本願明細書の「基本セル300は,図6に示したように,図1に示した基本セル100,図4に示した基本セル200に対して,PMOSアクティブ2からの突き出し部20が第1,第2のゲート11,12間,およびグリッド6を含むように配置されている。また,NMOSアクティブ3からの突き出し部21が第1,第2のゲート11,12間,およびグリッド6を含むように配置されている。」(【0030】段落)及び「図6にて,グリッド6を含む突き出し部20,21をレイアウトすることにより,配線の自由度が高くなる。例えば,電源配線が,PMOSトランジスタP1,P2上の突き出し部20に接続され,第1,第2のゲート11,12に対してソースとして電位が供給される。」(【0031】段落)との記載から、補正発明における「前記第1,第2のPチャネル型MOSトランジスタの突き出し部,および,前記第1,第2のNチャネル型MOSトランジスタの突き出し部」とは、PMOSアクティブ2からの突き出し部20及びNMOSアクティブ3からの突き出し部21を意味するものと解される。
一方、刊行物3に記載の「拡張部181」及び刊行物4に記載の「延出部13a,16a」は、補正発明の「突き出し部」に相当しており、刊行物3及び刊行物4に記載されているように、ゲートアレイ半導体装置において、ゲート間に不純物拡散領域からの突き出し部を設け、突き出し部と電源配線及びGND配線とを接続する技術は周知である。また、刊行物発明において、電源配線及びGND配線の配置位置は特に限定されるものではないから、刊行物発明のP型およびN型トランジスタ12,14を構成するP型およびN型アクティブ領域16,18に突き出し部を設けることに何ら阻害要因はない。よって、相違点1での検討事項も併せて考慮すると、刊行物発明において、P型およびN型トランジスタ12,14を構成するP型およびN型アクティブ領域16,18に突き出し部を設けること、すなわち補正発明のように「前記第1,第2のゲート間,もしくは前記第1,第2のゲートのそれぞれの外側に,前記第1,第2のPチャネル型MOSトランジスタの突き出し部,および,前記第1,第2のNチャネル型MOSトランジスタの突き出し部を設け」ることは、当業者が容易になしえたものである。
[相違点5について]
刊行物6に記載されているように、半導体集積回路の論理回路としてNORゲートを含むものは慣用的に用いられている。そして、刊行物発明においてレイアウトされる論理回路は当業者が必要に応じて適宜選択し得るものであるから、刊行物発明においてNORゲートを含む論理回路を構成することに何ら困難性はない。よって、刊行物発明において、ゲートアレイ半導体装置の論理回路としてNORゲートを含むものを用いること、すなわち補正発明のように「NORゲートを含むゲートアレイ半導体装置のレイアウトを行う」ことは、当業者が容易に想到できたものである。

なお、請求人は審判請求書において、補正発明は「技術的特徴(g)」(すなわち、前記第1,第2のゲート間,もしくは前記第1,第2のゲートのそれぞれの外側に,前記第1,第2のPチャネル型MOSトランジスタの突き出し部,および,前記第1,第2のNチャネル型MOSトランジスタの突き出し部を設けること)を加えることにより、電源からの引き出し線,およびゲート/ドレイン共有接続に関する使用グリッド数が低減できるという効果が得られ、配線可能な領域が増えるため,集積度向上に見合った有効使用ゲート数の向上が得られるといったメリットがあり,NORゲートの構成について大きい効果が得られると主張している。
しかし、NORゲートの構成について大きい効果が得られるとの主張の根拠としている、本願明細書の【0040】段落及び図8について検討すると、突き出し部がGND配線と接続された図面に基づいて外部からの通過グリッド数が増加することが説明されているものの、補正発明には電源配線又はGND配線の配置については特定されておらず、また、「突き出し部」の接続関係も記載されていないから、請求人の主張は、請求項に記載された発明の構成に基づかないものである。
また、本願明細書の【0040】段落において、第3の実施形態によるNORゲートのレイアウト(補正発明に対応)のほうが、第4の実施形態によるNORゲートのレイアウトよりも外部からの通過グリッド数が増加することが説明されているものの、図8(b)に記載されたレイアウトはNORゲートが構成されておらず、その効果の根拠を欠くため、請求人が主張する本願明細書の【0040】段落に記載された発明の効果に関する主張は採用することができない。

よって、補正発明は、刊行物1及び刊行物2に記載された発明及び周知・慣用の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができず、補正発明は、特許出願の際独立して特許を受けることができない。

(3-3)まとめ
よって、補正発明を含む本件補正は、平成18年改正前特許法第17条の2第4項に規定する要件を満たしておらず、平成18年改正前特許法第17条の2第5項において準用する同法第126条第5項に規定する要件を満たさないものであり、特許法第159条第1項で読み替えて準用する同法53条第1項の規定により却下すべきものである。

3.本願発明
平成16年7月29日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし5に係る発明は、平成15年10月14日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし5に記載された事項により特定されるものであり、その請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載されている事項により特定される以下のとおりのものである。
「【請求項1】 ゲートアレイ半導体装置のレイアウト方法であって,
第1のPチャネル型MOSトランジスタと,第1のNチャネル型MOSトランジスタとを,第1のゲートを共有,もしくは分離して配置し,
第2のPチャネル型MOSトランジスタと,第2のNチャネル型MOSトランジスタとを,第2のゲートを共有,もしくは分離して配置し,
前記第1のゲートは,順に,第1の直線部と,前記第1の直線部の延在する方向に対して前記第2のゲート側に45°折り曲がる第1の折曲部と,第2の直線部と,前記第2の直線部の延在する方向に対して前記第2のゲートとは反対側に45°折り曲がる第2の折曲部と,第3の直線部とを有し,
前記第2のゲートは,順に,第1の直線部と,前記第1の直線部の延在する方向に対して前記第1のゲート側に45°折り曲がる第1の折曲部と,第2の直線部と,前記第2の直線部の延在する方向に対して前記第1のゲートとは反対側に45°折り曲がる第2の折曲部と,第3の直線部とを有し,
前記第1,第2のゲート上コンタクト,前記第1,第2のPチャネル型MOSトランジスタ,および,前記第1,第2のNチャネル型MOSトランジスタ上のコンタクトの一部を,前記第1,第2のPチャネル型MOSトランジスタ,および,前記第1,第2のNチャネル型MOSトランジスタのグリッドから外して配置し,
前記コンタクトに接続された第1のメタル引出線をグリッド上に配置し,
その後,第2のメタル引出線を前記第1のメタル引出線に接続することを特徴とする,
ゲートアレイ半導体装置のレイアウト方法。」

4.刊行物記載の発明
刊行物1ないし刊行物6に記載される事項は、上記「2.(3-2-2)刊行物に記載された発明」に記載したとおりであり、刊行物1には、以下の発明(以下、「刊行物発明2」という。)が記載されている。
「ゲートアレイ方式の半導体集積回路のレイアウト方法であって、
P型およびN型アクティブ領域16,18の上には、2本の共通のゲート電極20a,20bが配置され、P型およびN型アクティブ領域の、ゲート電極の両側には、それぞれトランジスタのソースおよびドレインを構成するN型およびP型拡散領域が形成され、
2本のゲート電極20a,20bは、P型およびN型アクティブ領域16,18上の途中でそれぞれ反対の方向に45°ずつ2回折り曲げられ、
トランジスタ12,14のゲート、ソースおよびドレイン端子に設けられたコンタクト30を、配置グリッド点34とは必ずしも一致しないで配置し、
トランジスタ12,14の拡散領域に1つのコンタクト30を介して接続され、メタル1配線層に形成された端子配線32は、配置グリッド点34を少なくとも1つ含み、
メタル2配線層に形成する回路配線を端子配線32に接続するゲートアレイ方式の半導体集積回路のレイアウト方法。」

5.対比・判断
本願発明と刊行物発明2とを対比する。
(a)刊行物発明2の「ゲートアレイ方式の半導体集積回路」は本願発明の「ゲートアレイ半導体装置」に相当する。
(b)刊行物発明2は「P型およびN型アクティブ領域の、ゲート電極の両側には、それぞれトランジスタのソースおよびドレインを構成するN型およびP型拡散領域が形成され」ているのであるから、P型アクティブ領域にはNチャネル型電界効果トランジスタが、N型アクティブ領域にはPチャネル型電界効果トランジスタがそれぞれ形成されていることは明らかである。
(c)刊行物発明2の「ゲート電極」は本願発明の「ゲート」に相当する。
(d)刊行物発明2は「P型およびN型アクティブ領域16,18の上には、2本の共通のゲート電極20a,20bが配置され」ているのであるから、上記(b)を参照すると、刊行物発明2は、Pチャネル型電界効果トランジスタと、Nチャネル型電界効果トランジスタとを、ゲート電極を共通させて配置しており、ゲート電極を共通させて配置したPチャネル型電界効果トランジスタと、Nチャネル型電界効果トランジスタとの対は2つ存在することが明らかである。そして、上記(c)を参照すると、刊行物発明2のゲート電極を「共通」させて配置することは、本願発明のゲートを「共有」して配置することに相当し、本願発明の「ゲートを共有,もしくは分離して配置し,」との択一的記載の少なくとも一方を満たす。よって、刊行物発明2の「P型およびN型アクティブ領域16,18の上には、2本の共通のゲート電極20a,20bが配置され、P型およびN型アクティブ領域の、ゲート電極の両側には、それぞれトランジスタのソースおよびドレインを構成するN型およびP型拡散領域が形成され」ることは、本願発明の「第1のPチャネル型」「トランジスタと,第1のNチャネル型」「トランジスタとを,第1のゲートを共有,もしくは分離して配置し, 第2のPチャネル型」「トランジスタと,第2のNチャネル型」「トランジスタとを,第2のゲートを共有,もしくは分離して配置し」ていることに相当する。
(e)刊行物発明2においては、「2本のゲート電極20a,20bは、P型およびN型アクティブ領域16,18上の途中でそれぞれ反対の方向に45°ずつ2回折り曲げられ」ているのであるから、刊行物発明2の「ゲート電極」はP型アクティブ領域16上及びN型アクティブ領域18上の2箇所で「45°」「折り曲」がる折曲部を有することは明らかである。よって、上記(c)を参照すると、刊行物発明2の「2本のゲート電極20a,20bは、P型およびN型アクティブ領域16,18上の途中でそれぞれ反対の方向に45°ずつ2回折り曲げられ」ることは、本願発明の「前記第1のゲートは,」「45°折り曲がる第1の折曲部と,」「45°折り曲がる第2の折曲部と,」「を有し, 前記第2のゲートは,」「45°折り曲がる第1の折曲部と,」「45°折り曲がる第2の折曲部と,」「を有し」ていることに相当する。
(f)本願発明において「前記第1,第2のPチャネル型MOSトランジスタ,および,前記第1,第2のNチャネル型MOSトランジスタのグリッド」とは、本願明細書の「未説明の符号6は,基本セルのグリッド(Gｒid)を示す。ここでグリッドはゲートアレイ上の配置配線における配線引出点であり,」(【0018】段落)及び「基本セル200は,図1に示したように,第1の実施の形態における基本セル100に対して,コンタクト71?73がPMOSトランジスタP1,P2上,およびNMOSトランジスタN1,N2上にグリッド6から外れて配置されている。」(【0025】段落)との記載から、基本セルのグリッドのうちPMOSトランジスタ及びNMOSトランジスタ上に配置されているものを意味するものと解される。そして、PMOSトランジスタ及びNMOSトランジスタ上に配置されている基本セルのグリッド、すなわち「前記第1,第2のPチャネル型MOSトランジスタ,および,前記第1,第2のNチャネル型MOSトランジスタのグリッド」は、ゲートアレイ上の配置配線における配線引出点と共通である。
一方、刊行物1には、図1とともに、「図1に黒い点(・)で示されたのは、ヴィア1を配置することが可能な位置を示す配置グリッド点34である。メタル2配線およびメタル3配線も、この配置グリッド点間を結ぶように配置される。また、メタル2配線とメタル3配線とを接続するヴィア2も、この配置グリッド点34上に配置される。」(【0045】段落)と記載されているのであるから、刊行物発明2の「配置グリッド点34」は、トランジスタ上において配線におけるヴィアを配置することが可能な位置を意味しており、本願発明の「グリッド」と実質的に同等の機能を有するものである。よって、上記(d)を参照すると、刊行物発明2の「配置グリッド点34」は本願発明の「前記第1,第2のPチャネル型」「トランジスタ,および,前記第1,第2のNチャネル型」「トランジスタのグリッド」に相当する。
(g)上記(d)を参照すると、刊行物発明2ではゲート電極は2つ存在しているのであるから、刊行物発明2の「トランジスタ12,14のゲート」「端子に設けられたコンタクト30」は、本願発明の「前記第1,第2のゲート上コンタクト」に相当する。また、刊行物発明2の「トランジスタ12,14の」「ソースおよびドレイン端子に設けられたコンタクト30」は、トランジスタ上に設けられることは技術常識であるから、上記(b)及び(d)を参照すると、刊行物発明2の「トランジスタ12,14の」「ソースおよびドレイン端子に設けられたコンタクト30」は、本願発明の「前記第1,第2のPチャネル型」「トランジスタ,および,前記第1,第2のNチャネル型」「トランジスタ上のコンタクト」に相当する。そして、刊行物発明において「コンタクト30を、配置グリッド点34とは必ずしも一致しないで配置し」たときには、コンタクト30の一部を配置グリッド点34から外して配置することは明らかである。よって、上記(f)を参照すると、刊行物発明2の「トランジスタ12,14のゲート、ソースおよびドレイン端子に設けられたコンタクト30を、配置グリッド点34とは必ずしも一致しないで配置し」ていることは、本願発明の「前記第1,第2のゲート上コンタクト,前記第1,第2のPチャネル型」「トランジスタ,および,前記第1,第2のNチャネル型」「トランジスタ上のコンタクト」「の一部を,前記第1,第2のPチャネル型」「トランジスタ,および,前記第1,第2のNチャネル型」「トランジスタのグリッドから外して配置し」ていることに相当する。
(h)刊行物発明2においては「端子配線32」は「メタル1配線層に形成され」ているのであるから、刊行物発明2の「端子配線32」はメタル配線であることは明らかであり、本願発明の「第1のメタル引出線」に相当する。
(i)刊行物発明2においては、「端子配線32」は「1つのコンタクト30を介して」「トランジスタ12,14の拡散領域に」「接続され」ているのであるから、刊行物発明2の「端子配線32」は「コンタクト30」に接続されていると言える。また、刊行物発明2においては、「端子配線32は、配置グリッド点34を少なくとも1つ含」んでいるのであるから、「端子配線32」を「配置グリッド点34」上に配置していると言える。よって、上記(f)及び(h)を参照すると、刊行物発明2の「トランジスタ12,14の拡散領域に1つのコンタクト30を介して接続され、メタル1配線層に形成された端子配線32は、配置グリッド点34を少なくとも1つ含」むことは、本願発明の「前記コンタクトに接続された第1のメタル引出線をグリッド上に配置し」ていることに相当する。
(j)刊行物発明2においては「回路配線」は「メタル2配線層に形成」されているのであるから、刊行物発明2の「回路配線」はメタル配線であることは明らかであり、本願発明の「第2のメタル引出線」に相当する。よって、上記(h)を参照すると、刊行物発明2の「メタル2配線層に形成する回路配線を端子配線32に接続する」ことは、本願発明の「その後,第2のメタル引出線を前記第1のメタル引出線に接続する」ことに相当する。

よって、本願発明と刊行物発明2とは、
「ゲートアレイ半導体装置のレイアウト方法であって,
第1のPチャネル型トランジスタと,第1のNチャネル型トランジスタとを,第1のゲートを共有,もしくは分離して配置し,
第2のPチャネル型トランジスタと,第2のNチャネル型トランジスタとを,第2のゲートを共有,もしくは分離して配置し,
前記第1のゲートは,45°折り曲がる第1の折曲部と,45°折り曲がる第2の折曲部とを有し,
前記第2のゲートは,45°折り曲がる第1の折曲部と,45°折り曲がる第2の折曲部とを有し,
前記第1,第2のゲート上コンタクト,前記第1,第2のPチャネル型トランジスタ,および,前記第1,第2のNチャネル型トランジスタ上のコンタクトの一部を,前記第1,第2のPチャネル型トランジスタ,および,前記第1,第2のNチャネル型トランジスタのグリッドから外して配置し,
前記コンタクトに接続された第1のメタル引出線をグリッド上に配置し,
その後,第2のメタル引出線を前記第1のメタル引出線に接続することを特徴とする,
ゲートアレイ半導体装置のレイアウト方法。」
であることにおいて一致しており、以下の点で相違している。

[相違点1]
本願発明は、トランジスタの種類が「MOSトランジスタ」と規定されているのに対し、刊行物発明2は、トランジスタの種類が電界効果トランジスタであることは明らかなものの、ゲート絶縁膜構造が明記されておらず、MOSトランジスタを構成していることが明らかでない点。
[相違点2]
本願発明は、「前記第1のゲートは,順に,第1の直線部と,前記第1の直線部の延在する方向に対して前記第2のゲート側に45°折り曲がる第1の折曲部と,第2の直線部と,前記第2の直線部の延在する方向に対して前記第2のゲートとは反対側に45°折り曲がる第2の折曲部と,第3の直線部とを有し, 前記第2のゲートは,順に,第1の直線部と,前記第1の直線部の延在する方向に対して前記第1のゲート側に45°折り曲がる第1の折曲部と,第2の直線部と,前記第2の直線部の延在する方向に対して前記第1のゲートとは反対側に45°折り曲がる第2の折曲部と,第3の直線部とを有し」ているのに対し、刊行物発明2は、「2本のゲート電極20a,20bは、P型およびN型アクティブ領域16,18上の途中でそれぞれ反対の方向に45°ずつ2回折り曲げられ」ている点。

以下、各相違点について検討する。
[相違点1について]
刊行物2ないし刊行物4に記載されるように、ゲートアレイ半導体装置で使用されるトランジスタとしてはMOSトランジスタが通常用いられているものである。また、MOSトランジスタは刊行物発明2で用いられている電界効果トランジスタの一種である。
よって、刊行物発明2において、電界効果トランジスタとしてゲートアレイ半導体装置で通常用いられている「MOSトランジスタ」を採用することは、当業者が容易に想到できたものである。
[相違点2について]
(a)刊行物2には、ゲートアレイ装置の一部として、従来の「2ゲート論理セル12のコラム10」(図1)と改良された「2ゲート論理セル32のコラム30」(図2)が対比されており、「従来の技術においては、導電ゲート16が概ねコラム10に垂直な直線に沿って伸長しているが、本発明のゲートアレイでは導電ゲート36は多数の曲がり部を含んで接点サイト40がジグザグの配列になるように収容している」(【0026】段落)ことにより、「図2において明白に分かるジグザグ配置によればコラム30に沿って3個の領域34を有する論理セルのピッチQはピッチP(図1)より短い。更に、ピッチQは従来の技術の領域14の長さの3倍とコラム10に沿ったゲート16を合わせた長さより短い。」(【0025】段落)との作用・効果を奏することが記載されている。そして、刊行物2の図2には、一方の導電ゲート36は、順に、第1の直線部と、第1の直線部の延在する方向に対して他方の導電ゲート36側に折り曲がる第1の折曲部と、第2の直線部と、前記第2の直線部の延在する方向に対して他方の導電ゲート36とは反対側に折り曲がる第2の折曲部と、第3の直線部とを有しており、また、それに対応する他方の導電ゲート36は、順に、第1の直線部と、第1の直線部の延在する方向に対して一方の導電ゲート36側に折り曲がる第1の折曲部と、第2の直線部と、前記第2の直線部の延在する方向に対して一方の導電ゲート36とは反対側に折り曲がる第2の折曲部と、第3の直線部とを有することが図示されている。
(b)一方、刊行物1には「各々の基本セル10において、2本のゲート電極20a,20bは、P型およびN型アクティブ領域16,18上の途中でそれぞれ反対の方向に45°ずつ2回折り曲げられながら、図中概略上下方向に延びている。」(【0039】段落)ことにより、「このコンタクト30の配置を、例えば図15に示す従来の基本セルでは、左右方向に直線的に並べていたところを上下にずらして互い違いに配置することにより、基本セル10a,10bの左右方向の寸法(幅)を縮小可能にしている。」(【0041】段落)との作用・効果を奏することが記載されている。
(c)さらに、刊行物1や刊行物5に記載されるように、ゲートアレイ半導体装置においてゲートを折り曲げて配置するときの折り曲げ角度を45°とすることは一般的に行われているものである。
(d)そして、刊行物1に記載の基本セル10と刊行物2に記載の論理セル32は、共に、ゲートアレイ半導体装置の2本のゲート電極を備えた基本セルであって、そのゲート電極は同等の機能を有するものであり、また、上記(a)、(b)のとおり、刊行物1に記載された2本のゲート電極20a,20bの折り曲げ構造による作用・効果と、刊行物2に記載された導電ゲートの構造による作用・効果は共通のものである。よって、刊行物発明2のゲート電極の形状を、刊行物発明2と共通の効果を奏する刊行物2に記載された導電ゲートの形状に変更し、その折り曲げ角度を一般的に行われている45°とすること、すなわち、本願発明のように「前記第1のゲートは,順に,第1の直線部と,前記第1の直線部の延在する方向に対して前記第2のゲート側に45°折り曲がる第1の折曲部と,第2の直線部と,前記第2の直線部の延在する方向に対して前記第2のゲートとは反対側に45°折り曲がる第2の折曲部と,第3の直線部とを有し, 前記第2のゲートは,順に,第1の直線部と,前記第1の直線部の延在する方向に対して前記第1のゲート側に45°折り曲がる第1の折曲部と,第2の直線部と,前記第2の直線部の延在する方向に対して前記第1のゲートとは反対側に45°折り曲がる第2の折曲部と,第3の直線部とを有し」ているものとすることは、当業者が容易になしえたものである。

よって、本願発明は、刊行物1及び刊行物2に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、請求項2ないし請求項5に係る発明について検討するまでもなく、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2007-09-05 
結審通知日 2007-09-11 
審決日 2007-09-25 
出願番号 特願2002-159933(P2002-159933)
審決分類 P 1 8・ 572- Z (H01L)
P 1 8・ 121- Z (H01L)
P 1 8・ 56- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 渕 真悟  
特許庁審判長 齋藤 恭一
特許庁審判官 河合 章
井原 純
発明の名称 ゲートアレイ半導体装置のレイアウト方法  
代理人 亀谷 美明  

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