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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1169463 |
| 審判番号 | 不服2005-3102 |
| 総通号数 | 98 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2008-02-29 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2005-02-23 |
| 確定日 | 2007-12-13 |
| 事件の表示 | 特願2001-196320「半導体集積回路」拒絶査定不服審判事件〔平成15年 1月17日出願公開、特開2003- 15790〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続きの経緯・本願発明の要旨 本願は、平成13年6月28日の出願であって、「半導体集積回路」に関するものであり、その請求項1に係る発明(以下、「本願発明」という。)は、平成16年12月24日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された次のとおりものと認める。 「データ転送を制御するブリッジ回路と、バスを介して該ブリッジ回路と接続される複数の周辺回路とを有する半導体集積回路であって、 前記周辺回路に設けられ、セレクト信号の論理レベルに応じて、該周辺回路内のデータ転送を制御する制御回路を有することを特徴とする半導体集積回路。」 2.引用例 原査定の拒絶の理由に引用された、特開昭58-182736号公報(以下、「引用例」という。)には、図面とともに以下のような記載がある。 (イ)「発明の技術分野 本発明はバス制御方式、さらに詳しく言えば、制御装置と複数個の入出力装置とが制御装置側に設けられた共通バスおよび入出力装置側に設けられた個別のバス・アダプタを介して接続された装置のバス制御方式に関する。 技術の背景 制御装置と複数個の入出力装置を共通バスを介して接続し、制御信号,データ等を該共通バスを経て授受するバス制御方式において、共通バスに接続される入出力装置の数が多い場合、あるいは入出力装置と制御装置と距離が長い場合、共通バスと入出力装置との間に個別のバス・アダプタを挿入した。バス・アダプタはライン・ドライバおよびライン・レシーバを有し共通バス上の信号を波形整形して入出力装置に送り、入出力装置よりの信号を波形整形して共通バスに送るものであり」(第1頁左下欄第15行?右下欄第12行) (ロ)「従来技術と問題点 従来の技術に従えば、上記のバス・アダプタ中のライン・ドライバおよびライン・レシーバを常に動作状態において、バス・アダプタを常に導通状態におき、共通バスと全入出力装置が接続された状態におかれていた。」(第1頁右下欄第17行?第2頁左上欄第2行) (ハ)「また入出力装置の数が増加するに従って、バス・アダプタ、従って、その内蔵するライン・ドライバ、ライン・レシーバの数も多くなる。なお、上記のライン・ドライバ、ライン・レシーバは常時動作可能状態に維持するために、その数の多さと相俟ってその電力消費が大きい。この消費電力の多くの部分は実際の動作に寄与することなく、全く無駄な消費である。」(第2頁左上欄第9行?第16行) (ニ)「第1図は、本発明を実施したバス制御方式の接続図である。第1図において、CCは制御装置、Bは制御装置CC側に設けられた共通バス、I/O_(1)?I/O_(n)、I/O_(n+1)?I/O_(n+m)はそれぞれ入出力装置、BA_(1)?BA_(n+1)はそれぞれ入出力装置側に設けられた個別のバス・アダプタである。 第2図は、第1図におけるバス・アダプタの詳細な接続図である。第2図において、BAはバス・アダプタ、DV_(1),DV_(2)はライン・ドライバ、RVはライン・レシ-バ、MATはマッチャ、AG_(1),AG_(2)はアンド・ゲート、G-FFはゲート・フリップフロップである。 ここに共通バスB(第1図)は、デ-タ/制御・バスD/Cおよびアドレス・バスIOAを含み、第2図に示すように、これ等バスはバス・アダプタBAに引き込まれる。デ-タ/制御・バスD/Cは、制御装置CCから入出力装置I/Oへ信号を送るバスと逆の方向へ信号を送るバスからなる。各バスは多くの心線を有し、各心線にライン・ドライバあるいはライン・レシ-バがそれぞれ設けられるものであるが、図には略示するに止める。 第2図において、バス・アダプタBAの左側に示されている各バス、デ-タ/制御・バスD/C、アドレス・バスIOAは第1図の共通バスBを経て制御装置に接続され、右側に示されているバスは入出力装置(I/O_(1)?I/O_(n)のうちの1個、あるいはI/O_(n+1)?I/O_(n+m)のm個)に接続される。 また、静止状態では、各バス・アダプタにおいて、ゲート・フリップフロップG-FFはリセット状態にあり、出力端子Qからは“0”を出力し、この出力によりライン・ドライバDV_(1),DV_(2)、ライン・レシ-バRVはインヒビットの状態におかれ、すなわち、その出力はハイ・インピーダンスとなり、共通バスBと、当該バス・アダプタが制御装置との接続を支配する入出力装置とは遮断された状態にある。各ライン・ドライバ、ライン・レシ-バは動作状態におくとその消費電力が大きく、1個当り数100mWに達するが、上記のインヒビット状態におくことにより電力消費を半分以下に抑えることができる。 バス・アダプタBAの右側のバスが1個の入出力装置、例えばI/O_(1)?I/O_(n)のうちの1個、に接続され、制御装置との接続を支配するものとする。この場合バス・アダプタBAのマッチャMATの端子Bには、該バス・アダプタBAの支配する入出力装置のアドレスを設定しておく。」(第2頁右上欄第11行?右下欄第15行) (ホ)「先に説明したように、アドレス・バスIOAから端子Aに入力したアドレス情報Aiと端子Bに設定されたアドレス情報とが一致したことが検出され、線SIOAからアドレス情報送出信号が受信されると、ゲート・フリップフロップG-FFはセットされ、ライン・ドライバDV_(2)はインヒビット状態を解除されるので、アドレス・バスIOA上のアドレス情報Aiはライン・ドライバDV_(2)を通過して、このバス・アダプタに接続されている入出力装置に受信される。 このようにして、アドレス指定された入出力装置例えばI/O_(1)に到るバス・アダプタBA_(1)が導通し、制御装置CCと該入出力装置との間で、共通バスBを介して各種の信号が送受される。 しかし、上記と異なるアドレス情報Ajがアドレス・バスIOAから入力したときは、先に説明したように、もし、ゲート・フリップフロップG-FFがセット状態にあればリセットされ、リセット状態にあればリセット状態を継続する。従って、ライン・ドライバDV_(1),DV_(2)およびライン・レシ-バRVは、ゲート・フリップフロップG-FFの出力Q(この際“0”)によってインヒビットされ、該バス・アダプタBAに接続されている入出力装置は共通バスBから遮断される。すなわち、共通バスBのアドレス・バスIOAに送出されたアドレス情報は該バス・アダプタBAで遮断され、該バス・アダプタに接続された入出力装置には送られない。」(第3頁右下欄第1行?第4頁左上欄第7行) (ヘ)「発明の効果 本発明は上記のように構成されているので、次のような効果がある。 ・・・(中略)・・・ 使用しないバス・アダプタ中のライン・ドライバおよびライン・レシ-バをインヒビットの状態におくことにより、電力消費量を抑え、これに伴って発熱を抑えることが可能となる。」(第4頁右上欄第18行?左下欄第14行) 以上の記載によれば、この引用例には以下のような発明(以下、「引用例発明」という。)が開示されていると認められる。 「制御信号,データ,アドレス情報を送る制御装置CCと、共通バスBを介して前記制御装置CCと接続される複数の入出力装置I/O_(1)?I/O_(n)とを有する装置のバス制御方式であって、 前記共通バスBと複数の入出力装置I/O_(1)?I/O_(n)との間に個別にバス・アダプタBA_(1)?BA_(n)を挿入し、該バス・アダプタBA_(1)?BA_(n)に設けられ、共通バスに送出されたアドレス情報と個別に接続される入出力装置I/O_(1)?I/O_(n)に付与されたアドレス情報との一致を検出するゲート・フリップフロップG-FFの出力の論理レベルに応じて、該入出力装置I/O_(1)?I/O_(n)へのデータ,アドレス情報の送出を制御するライン・ドライバDV_(1),DV_(2)を有することを特徴とするバス制御方式。」 3.対 比 本願発明と上記引用例発明とを対比する。 引用例発明の「制御信号,データ,アドレス情報を送る制御装置CC」は、制御回路を有することは明らかであるから、本願発明の「データ転送を制御するブリッジ回路」と「データ転送を制御する回路」である点で対応する。 引用例発明の「複数の入出力装置I/O_(1)?I/O_(n)」は、制御装置CCと共通バスBを介して接続される複数の周辺装置であって、入出力インターフェース等の回路を有することは明らかであるから、本願発明の「バスを介して接続される複数の周辺回路」に対応するといえる。 引用例発明の「ゲート・フリップフロップG-FFの出力の論理レベル」は、共通バスに送出されたアドレス情報と個別に接続される入出力装置I/O_(1)?I/O_(n)に付与されたアドレス情報との一致を検出するから、本願発明の「セレクト信号」に相当し、引用例発明の「入出力装置I/O_(1)?I/O_(n)へのデータ,アドレス情報の送出を制御する」ことは、「入出力装置I/O_(1)?I/O_(n)」内へのデータ,アドレス情報の送出を制御することになるから、引用例発明の「ゲート・フリップフロップG-FFの出力の論理レベルに応じて、該入出力装置I/O_(1)?I/O_(n)へのデータ,アドレス情報の送出を制御するライン・ドライバDV_(1),DV_(2)」は、本願発明の「セレクト信号の論理レベルに応じて、該周辺回路内のデータ転送を制御する制御回路」に対応するといえる。(ただし、本願発明の「制御回路」は「周辺回路」に設けられたものである。) したがって、両者は、 「データ転送を制御する回路と、バスを介して該回路と接続される複数の周辺回路とを有し、 セレクト信号の論理レベルに応じて、周辺回路内のデータ転送を制御する制御回路を有することを特徴とする。」 点で一致するものであり、次の(1),(2)の点で相違している。 (1)本願発明は、バスを介してブリッジ回路と接続される複数の周辺回路とを有する「半導体集積回路」であり、「セレクト信号の論理レベルに応じて、周辺回路内のデータ転送を制御する制御回路」が、「周辺回路」に設けられているのに対し、引用例発明は、バスを介して制御装置と接続される複数の周辺装置とを有する「装置」であり、「セレクト信号の論理レベルに応じて、周辺回路内のデータ転送を制御する制御回路」が、「バス・アダプタ」に設けられている点。 (2)「データ転送を制御する回路」が、本願発明では「ブリッジ回路」であるのに対し、引用例発明では「制御装置」である点。 4.当審の判断 そこで、上記相違点について検討する。 ・相違点(1)について 1つの半導体基板上に共通バスに接続されたRAM、ROM等の複数の機能モジュール(本願発明の「周辺回路」に相当する。)を形成した半導体集積回路において、該機能モジュールの動作選択状態に応じて共通バスから機能モジュールへの信号の供給を制御するゲート回路を設けることは、本出願前周知(特開平1-293418号公報、特開2000-347761号公報参照)ある。 したがって、上記引用例発明の「装置のバス制御方式」を、各装置を回路として全体を「半導体集積回路」として構成することは、当業者ならば容易に想到し得るものであり、「セレクト信号の論理レベルに応じて、周辺回路内のデータ転送を制御する制御回路」を「周辺回路」に設けることは、当業者が必要に応じて適宜なし得る設計事項である。 ・相違点(2)について データ転送を制御するブリッジ回路と、バスを介して該ブリッジ回路と接続される複数の周辺回路は、周知例を示すまでもなく、本出願前周知であり、引用例発明において、「制御装置」を「ブリッジ回路」とすることは、当業者が適宜なし得る設計事項にすぎない。 結局、上記の相違点は、格別なものではなく、また、前記相違点を総合的に検討しても奏される効果は当業者であれば、引用例及び周知技術から予想できる範囲内のものである。 5.むすび 以上のとおり、本願の請求項1に係る発明は、上記引用例発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができないものである。 したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2007-10-10 |
| 結審通知日 | 2007-10-16 |
| 審決日 | 2007-10-31 |
| 出願番号 | 特願2001-196320(P2001-196320) |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 山崎 慎一 |
| 特許庁審判長 |
大野 克人 |
| 特許庁審判官 |
重田 尚郎 和田 志郎 |
| 発明の名称 | 半導体集積回路 |
| 代理人 | 山形 洋一 |
| 代理人 | 前田 実 |