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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G09G
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 G09G
管理番号 1178903
審判番号 不服2006-856  
総通号数 103 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2008-07-25 
種別 拒絶査定不服の審決 
審判請求日 2006-01-12 
確定日 2008-06-06 
事件の表示 特願2001-257449「ドライバチップおよびそれを備えている表示モジュール」拒絶査定不服審判事件〔平成15年 3月 5日出願公開、特開2003- 66921〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本件出願は、平成13年8月28日の出願であって、平成17年12月7日付け(発送日:同月13日)で拒絶査定がなされ、これに対し平成18年1月12日に拒絶査定に対する審判請求がなされるとともに、同年2月1日付けで明細書を補正対象とする手続補正書(以下、この手続補正書による補正を「平成18年2月1日付け補正」といい、また「本件補正」ともいう。)が提出されたものである。

第2 平成18年2月1日付け補正についての補正の却下の決定

1 補正の却下の決定の結論
平成18年2月1日付け補正を却下する。

2 補正の却下の決定の理由
(1)本件補正の内容
本件補正は、特許請求の範囲を次のように補正する内容を含むものである。

ア 本件補正前の特許請求の範囲
「【請求項1】 入力された表示用データ信号をクロック信号に同期して取り込むデータラッチ手段と、
該データラッチ手段により取り込まれた表示用データ信号を記憶するサンプリングメモリ手段とを備え、該サンプリングメモリ手段により記憶された表示用データ信号に基づいて表示モジュールを駆動するドライバチップにおいて、
上記データラッチ手段は、
上記表示用データ信号の1/2の周波数であるクロック信号の、立ち上がりと立ち下がりとの両方のタイミングに同期して、上記表示用データ信号を取り込むデータ取り込み手段を備えており、
上記ドライバチップは、上記データ取り込み手段により表示用データ信号を取り込むモードと、2系統に分割して入力される上記表示用データ信号と同じ周波数のクロック信号の、立ち上がりまたは立ち下がりのいずれかのタイミングに同期して、上記表示用データ信号を上記データ取り込み手段により取り込むモードとのうち、いずれか一方のモードに切換可能な切換手段を備えており、
上記データ取り込み手段は、
上記クロック信号の立ち上がりのタイミングで取り込んだ表示用データ信号と、上記クロック信号の立ち下がりのタイミングで取り込んだ表示用データ信号とを、独立して上記サンプリングメモリ手段に出力することを特徴とするドライバチップ。
【請求項2】 上記データラッチ手段は、
上記表示用データ信号の1/2の周波数であるクロック信号の、立ち上がりまたは立ち下がりのうちいずれかの一方のタイミングに同期して、上記表示用データ信号を取り込む第1のラッチ回路と、
上記クロック信号における立ち上がりまたは立ち下がりのタイミングのうち、上記第1のラッチ回路が上記表示用データ信号を取り込むタイミングと他方側のタイミングに同期して、上記表示用データ信号を取り込んで上記サンプリングメモリ手段に出力する第2のラッチ回路と、
上記第1のラッチ回路により取り込まれた表示用データ信号を、上記第2のラッチ回路と同じタイミングにて取り込んで上記サンプリングメモリ手段に出力する第3のラッチ回路とを備えていることを特徴とする請求項1に記載のドライバチップ。
【請求項3】
請求項1または2に記載のドライバチップを備えていることを特徴とする表示モジュール。」

イ 本件補正後の特許請求の範囲
「【請求項1】 入力された表示用データ信号をクロック信号に同期して取り込むデータラッチ手段と、
該データラッチ手段により取り込まれた表示用データ信号を記憶するサンプリングメモリ手段とを含み、該サンプリングメモリ手段により記憶された表示用データ信号に基づいて表示モジュールを駆動するドライバチップを複数備える表示モジュールにおいて、
上記データラッチ手段は、
上記表示用データ信号の1/2の周波数であるクロック信号の、立ち上がりと立ち下がりとの両方のタイミングに同期して、上記表示用データ信号を取り込むデータ取り込み手段を備えており、
上記ドライバチップは、
上記データ取り込み手段により表示用データ信号を取り込む第1のモードと、2系統に分割して入力される上記表示用データ信号と同じ周波数のクロック信号の、立ち上がりまたは立ち下がりのいずれかのタイミングに同期して、上記表示用データ信号を上記データ取り込み手段により取り込む第2のモードとのうち、いずれか一方のモードに切換可能な切換手段を備えており、
上記データ取り込み手段は、
上記クロック信号の立ち上がりのタイミングで取り込んだ表示用データ信号と、上記クロック信号の立ち下がりのタイミングで取り込んだ表示用データ信号とを、独立して上記サンプリングメモリ手段に出力し、
上記複数のドライバチップは、上記第1のモードにより表示用データ信号を取り込むドライバチップと、上記第2のモードにより表示用データ信号を取り込むドライバチップとにより構成されていることを特徴とする表示モジュール。
【請求項2】 入力された表示用データ信号をクロック信号に同期して取り込むデータラッチ手段と、該データラッチ手段により取り込まれた表示用データ信号を記憶するサンプリングメモリ手段とを含み、該サンプリングメモリ手段により記憶された表示用データ信号に基づいて表示モジュールを駆動するドライバチップを複数備える表示モジュールにおいて、 上記データラッチ手段は、
上記表示用データ信号の1/2の周波数であるクロック信号の、立ち上がりまたは立ち下がりのうちいずれかの一方のタイミングに同期して、上記表示用データ信号を取り込む第1のラッチ回路と、上記クロック信号における立ち上がりまたは立ち下がりのタイミングのうち、上記第1のラッチ回路が上記表示用データ信号を取り込むタイミングと他方側のタイミングに同期して、上記表示用データ信号を取り込んで上記サンプリングメモリ手段に出力する第2のラッチ回路と、上記第1のラッチ回路により取り込まれた表示用データ信号を、上記第2のラッチ回路と同じタイミングにて取り込んで上記サンプリングメモリ手段に出力する第3のラッチ回路とを備えており、 上記ドライバチップは、 上記データ取り込み手段により表示用データ信号を取り込む第1のモードと、2系統に分割して入力される上記表示用データ信号と同じ周波数のクロック信号の、立ち上がりまたは立ち下がりのいずれかのタイミングに同期して、上記表示用データ信号を上記データ取り込み手段により取り込む第2のモードとのうち、いずれか一方のモードに切換可能な切換手段を備えており、 上記データ取り込み手段は、 上記クロック信号の立ち上がりのタイミングで取り込んだ表示用データ信号と、上記クロック信号の立ち下がりのタイミングで取り込んだ表示用データ信号とを、独立して上記サンプリングメモリ手段に出力し、 上記複数のドライバチップは、上記第1のモードにより表示用データ信号を取り込むドライバチップと、上記第2のモードにより表示用データ信号を取り込むドライバチップとにより構成されていることを特徴とする表示モジュール。」
なお、アンダーラインは、補正箇所を示すために請求人が付したものである。

(2)新規事項の追加について
上記補正事項のうち、本件補正により請求項1に追加された「上記複数のドライバチップは、上記第1のモードにより表示用データ信号を取り込むドライバチップと、上記第2のモードにより表示用データ信号を取り込むドライバチップとにより構成されている」との技術事項について検討する。
この技術事項の意味するところは、「複数のドライバチップ」が、「上記第1のモードにより表示用データ信号を取り込むドライバチップ」と「上記第2のモードにより表示用データ信号を取り込むドライバチップ」の双方を備えることであり、これは、平成18年2月1日付け手続補正書により補正された審判請求書の請求の理由の「この構成によれば、例えば、コントローラ回路6から出力される表示用データ信号は、第1ソースドライバ(ドライバチップ)によりデュアルエッジモード(第1のモード)で取り込まれます。これにより、コントローラ回路6と第1ソースドライバとの間の配線数を低減することができます。また、第2ソースドライバ(他のドライバチップ)では、表示用データ信号は2ポートシングルエッジモード(第2のモード)で取り込まれます。これにより、データ転送速度を半減することができるため、安定したデータ取り込みが可能となります。」との記載、及び、「ドライバチップ毎に表示用データ信号を取り込むモードを異ならせる構成とすることができることは明らかであり、何ら新規事項を追加するものではありません。」との記載によっても裏付けられるものである。
一方、願書に最初に添付した明細書又は図面においては、段落【0066】に「切換回路13は、表示用データ信号のサンプリングメモリ回路へのデータ取り込みモードを、切換制御信号DECに基づき2ポートシングルエッジモードあるいはデュアルエッジモードに切り換えるものであり、端子SAと端子DAとを有するスイッチ素子13aと、端子DBと端子SBとを有するスイッチ素子13bとを備えている。以下、切換回路13が2ポートシングルエッジモードとデュアルエッジモードとを切り換える動作について説明する。」との記載があり、また、段落【0081】に「なお、切換制御信号DECは、コントローラ回路6で制御されるものであってもよいし、切換制御信号DEC用の端子がTCP配線と接続される箇所あるいはフレキシブル基板近傍で、電源VCCあるいはGND線と切換制御信号DEC用の端子とを接続することで、上記2つのうちいずれかのモードを制御してもよい。これにより、切換制御信号DEC用の端子とコントローラ回路6とを接続する配線を省略することができ、配線数を低減することができる。」との記載がある。明細書のこれらの記載から、それぞれのソースドライバのモードを切り換えることができることが読み取れるが、それぞれのデータドライバを異なるモードに設定することについては、記載も示唆もされていない。
また、図面の図2及び図3に描かれたタイミングチャートを見るに、2ポートシングルエッジモードとデュアルエッジモードとでは、ポートA群に入力される入力データとポートB群に入力される入力データが異なるから、もし、「複数のドライバチップ」が、「上記第1のモードにより表示用データ信号を取り込むドライバチップ」と「上記第2のモードにより表示用データ信号を取り込むドライバチップ」の双方を備えるものであるとするならば、それぞれのドライバチップに対して、モードに対応した異なる入力データを入力する必要があるところ、図面の図4等を参酌しても、各ソースドライバに対して、モードに対応した異なる入力データを入力することは記載も示唆もされていない。
以上の理由により、本件補正後の請求項1に係る発明の「上記複数のドライバチップは、上記第1のモードにより表示用データ信号を取り込むドライバチップと、上記第2のモードにより表示用データ信号を取り込むドライバチップとにより構成されている」は、願書に最初に添付した明細書又は図面に記載されたものではなく、また、それらの記載から当業者において自明な事項でもない。
よって、本件補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものとすることはできないから、特許法第17条の2第3項の規定に違反するものである。

(3)むすび_( ) 以上のとおり、本件補正は、特許法第17条の2第3項の規定に違反するので、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明
平成18年2月1日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし3に係る発明は、平成17年7月28日付けの手続補正書により補正された明細書の特許請求の範囲の請求項1ないし3に記載された事項により特定されるとおりのものであると認められるところ、本願の請求項1に係る発明(以下「本願発明」という。)は次のとおりのものである。

「【請求項1】 入力された表示用データ信号をクロック信号に同期して取り込むデータラッチ手段と、
該データラッチ手段により取り込まれた表示用データ信号を記憶するサンプリングメモリ手段とを備え、該サンプリングメモリ手段により記憶された表示用データ信号に基づいて表示モジュールを駆動するドライバチップにおいて、
上記データラッチ手段は、
上記表示用データ信号の1/2の周波数であるクロック信号の、立ち上がりと立ち下がりとの両方のタイミングに同期して、上記表示用データ信号を取り込むデータ取り込み手段を備えており、
上記ドライバチップは、上記データ取り込み手段により表示用データ信号を取り込むモードと、2系統に分割して入力される上記表示用データ信号と同じ周波数のクロック信号の、立ち上がりまたは立ち下がりのいずれかのタイミングに同期して、上記表示用データ信号を上記データ取り込み手段により取り込むモードとのうち、いずれか一方のモードに切換可能な切換手段を備えており、
上記データ取り込み手段は、
上記クロック信号の立ち上がりのタイミングで取り込んだ表示用データ信号と、上記クロック信号の立ち下がりのタイミングで取り込んだ表示用データ信号とを、独立して上記サンプリングメモリ手段に出力することを特徴とするドライバチップ。」

第4 引用例
1 引用例1
原査定の拒絶の理由に引用された、本願の出願前に頒布された刊行物である特開平6-95618号公報(以下「引用例1」という。)には、図面とともに次の事項が記載されている。

(1)「【請求項1】液晶パネルと、ディジタルの表示データを分割して保持するデータ保持手段と、前記データ保持手段で記憶されたデータを記憶する複数のデータラッチと、前記データラッチで記憶されたディジタル表示データを前記液晶パネルに印加するアナログ信号に変換する複数のアナログ変換手段とを備えることを特徴とする液晶駆動装置。
【請求項2】表示データを分割して保持するデータ保持手段は、分割されたデータと、データラッチ用クロックと、前記データラッチ用クロックの立ち上がりと立ち下がりで前記分割されたデータを保持する保持回路を備えることを特徴とする請求項1記載の液晶駆動装置。」(【特許請求の範囲】)

(2)「【0001】【産業上の利用分野】本発明は、コンピュータ等の液晶表示制御をディジタル表示データで行う液晶駆動装置に関するものである。」

(3)「【0007】【発明が解決しようとする課題】しかしながら上記従来の構成では、外部から多ビット表示データをラッチする為、表示色が多くなってくると入力データが増加し、液晶駆動装置の入力信号線の数が増える。限られた液晶パネルの実装スペースに、従来の液晶駆動装置を実装する際、多入力に伴う入力信号線の狭ピッチにより実装が困難となる。
【0008】本発明は上記従来の課題を解決するもので、入力信号線数を減らして実装を容易にする液晶駆動装置を提供することを目的とする。
【0009】【課題を解決するための手段】上記目的を達成するために本発明に係る液晶駆動装置は、以下のような構成を有している。すなわち、第一には入力データを分割して保持するデータ保持回路を入力段に備えている。また第二には分割された入力データを、データラッチ用クロックの立ち上がり、立ち下がりで保持する保持手段を備えてることを特徴とする。
【0010】【作用】上記構成によって、第一には多ビットの表示データを分割して保持することで入力信号線数を減らすことができるものである。また第二にはクロック周波数を下げることができ、不要輻射の発生を低減できる。
【0011】【実施例】以下、本発明の一実施例について図1を参照しながら説明する。
【0012】図1は本実施例の構成図であり、101はカラーのTFT液晶パネル、102は表示ドット数分のアナログ変換手段、103は表示ドット数分の8ビットデータラッチ、104はシフトレジスタ、105は8ビットデータを分割した4ビットの表示データを8ビットデータに再生する入力データ保持回路である。なお、本実施例が図4に示した従来例ともっとも異なるところは、入力データ保持回路105を備えたことである。
【0013】図2はデータ再生用ラッチの一例の回路図である。201から212はDフリップフロップ回路、213はインバータである。
【0014】以上のような構成の本実施例について、以下その動作について説明する。図1の動作説明は、入力段のデータラッチ機能以外については、従来例と同じであるので省略する。
【0015】図2の再生用データ保持回路105は、クロックパルスの立ち下がりでDフリップフロップ回路201?204がデータを保持し、立ち上がりでDフリップフロップ回路205?212がデータを保持する。この際の動作を図3の動作タイミングチャートを用いて説明する。データはクロックパルスの半周期単位で転送される。従って、データD3からD0はn画素目のデータを上位バイトと下位バイトに分割して転送する必要がある。301?304はそのように上位・下位バイトを分割して転送している様子である。n画素目上位バイトデータ301は、クロックパルスの立ち下がり305でDフリップフロップ回路201?204に保持される。n画素目下位バイトデータ302は、クロックパルスの立ち上がり306でDフリップフロップ回路209?212に保持される。このクロックパルスの立ち上がり306の時、Dフリップフロップ回路201?204に保持されたn画素目上位バイトは、Dフリップフロップ回路205?208に転送される。従って、クロックパルスの立ち上がり306の後、Dフリップフロップ回路205?212の出力Q7?Q0にはn画素目の8ビットが再生されることになる。以下順次データが8ビットに再生される動作は同じであるので説明は省略する。」

(4)図面の図1には、液晶駆動装置のブロック図が描かれ、図面の図2には、再生用データ保持回路105の回路図が描かれていて、図面の図2には、8ビットの表示データがそれぞれ独立して出力されるごとく描かれている。

引用例1の上記摘記事項(1)ないし(4)からみて、引用例1には、次の発明(以下「引用発明」という。)が記載されているものと認められる。

「入力されたディジタルの表示データをクロックパルスに同期して取り込む入力データ保持回路105と、該入力データ保持回路105により取り込まれた表示データを記憶する8ビットデータラッチ103とを備え、該8ビットデータラッチ103に記憶された表示データに基づいてカラーTFT液晶パネル101を駆動する液晶駆動回路において、
上記入力データ保持回路105は、
クロックパルスの半周期単位で転送される表示データを、クロックパルスの立ち下りと立ち上がりで保持するDフリップフロップ回路201?212を備えており、
上記液晶駆動回路は、上記Dフリップフロップ回路201?212により表示データを取り込むように動作し、
上記Dフリップフロップ回路201?212は、
上記クロックパルスの立ち上がりのタイミングで保持された表示データと、上記クロックパルスの立ち下りのタイミングで保持された表示データとを、独立して8ビットデータラッチ103に出力する液晶駆動回路。」

2 引用例2
同じく、原査定の拒絶の理由に引用された本願の出願前に頒布された刊行物である特開2000-305530号公報(以下「引用例2」という。)には、図面とともに、次の事項が記載されている。

(1)「【請求項1】_( )液晶表示素子及び前記液晶表示素子を走査駆動する薄膜トランジスタマトリクス駆動部を備える薄膜トランジスタ液晶表示パネルと、前記薄膜トランジスタ液晶表示パネルに駆動信号を供給するタイミング制御部と、前記タイミング制御部に1つまたは2つのデータバスを介して1チャネルまたは2チャネルの表示データ信号を伝送供給するホスト制御部とからなる液晶表示装置において、前記タイミング制御部にシリアル/パラレル変換部と1つ以上の信号選択部とを設け、前記ホスト制御部は、前記1チャネルまたは2チャネルの表示データ信号の伝送供給に対応した切替信号を前記タイミング制御部に供給し、前記タイミング制御部は、供給された前記切替信号により前記信号選択部を切替え、供給された前記1チャネルまたは2チャネルの表示データ信号を同じ形式の駆動信号として出力することを特徴とする液晶表示装置。」(【特許請求の範囲】)

(2)「【0001】【発明の属する技術分野】本発明は、液晶表示装置に係わり、特に、ホスト制御部からタイミング制御部に1チャネルまたは2チャネルの表示データ信号が供給された場合に、タイミング制御部が供給された表示データ信号の種別に係わりなく薄膜トランジスタ液晶表示パネルへの駆動信号を形成できる液晶表示装置に関する。」

(3)「【0006】これに対して、液晶表示パネルにスーパー エクステンデッド グラフィックアレイ(SXGA)及びウルトラ エクステンデッド グラフィック アレイ(UXGA)表示させる場合は、データ伝送周波数が65MHｚの低電圧データ信号送信部及び低電圧データ信号受信部を用いた場合であっても、表示速度に比べて低電圧データ信号送信部及び低電圧データ信号受信部のデータ伝送速度が遅いため、全体としてデータ伝送速度を表示速度に匹敵させるために2チャネルのデータバス構成にする必要がある。
【0007】なお、液晶表示パネルにウルトラ エクステンデッド グラフィック アレイ(UXGA)表示させる場合には、現在開発途上のデータ伝送周波数が140MHｚの低電圧データ信号送信部及び低電圧データ信号受信部を用いれば、1チャネルのデータバス構成を用いれば足りることになる。」

(3)「【0021】図9において、69はシリアル/パラレル(S/P)変換部であり、その他、図8に示された構成要素と同じ構成要素については同じ符号をつけている。
【0022】そして、タイミング制御部65は、シリアル/パラレル(S/P)変換部69と、駆動信号変換部68とを内蔵配置している。
【0023】シリアル/パラレル変換部69は、入力端に18ビットで、最高周波数65MHｚの1チャネル分の表示データ信号が供給されると、この1チャネル分の表示データ信号をシリアル/パラレル変換し、第1出力端からそれぞれ18ビットで、最高周波数33MHｚの1チャネル分の表示データ信号Aとクロック信号Aとをを出力して駆動信号変換部68の第1入力端に供給し、第2出力端からそれぞれ18ビットで、最高周波数33MHｚの他の1チャネル分の表示データ信号Bとクロック信号Bとを出力して駆動信号変換部68の第2入力端に供給する。」

(4)「【0024】【発明が解決しようとする課題】前記既知の液晶表示装置は、それぞれ、18ビットで、最高周波数33MHｚの1チャネル分の表示データ信号A及びクロック信号Aと、他の1チャネル分の表示データ信号B及びクロック信号Bとが供給される2チャネルのデータバス構成である場合に用いられるタイミング制御部65と、18ビットで、最高周波数65MHｚの1チャネル分の表示データ信号及びクロック信号が供給される1チャネルのデータバス構成である場合に用いられるタイミング制御部65とは、前述のようにその構成が異なっていることから、2チャネルのデータバス構成である場合に用いられるタイミング制御部65を、1チャネルのデータバス構成である場合に用いられるタイミング制御部65に用いることはできず、その逆に、1チャネルのデータバス構成である場合に用いられるタイミング制御部65を、2チャネルのデータバス構成である場合に用いられるタイミング制御部65に用いることはできかった。すなわち、TFT液晶モジュール61とホスト制御部62とを結合する2チャネルのデータバス構成を1チャネルのデータバス構成に変更する場合、または、1チャネルのデータバス構成を2チャネルのデータバス構成に変更する場合には、データバス構成だけでなく、タイミング制御部65の構成も変更する必要があった。
【0025】このように、前記既知の液晶表示装置は、構成要素の互換性に乏しいものであり、新たな低電圧データ信号送信部及び低電圧データ信号受信部が開発され、それに伴ったデータバス構成のチャネル数が変化した場合、同時にタイミング制御部65についても開発しなければならず、全体的に開発に要する時間が長くなり、開発コストが嵩んだものになっている。
【0026】本発明は、このような技術的背景に鑑みてなされたもので、その目的は、1チャネルデータバス構成または2チャネルのデータバス構成に共用できるタイミング制御部を用い、必要とする構成要素数の削減を可能にした液晶表示装置を提供することにある。」

(5)「【0036】図2において、3ADはAチャネルデータバスのデータ信号伝送路、3ACはAチャネルデータバスのクロック信号伝送路、3BDはBチャネルデータバスのデータ信号伝送路、3BCはBチャネルデータバスのクロック信号伝送路、8は駆動信号変換部、9_(1)は第1信号選択部(第1セレクタ)、9_(2)は第2信号選択部(第2セレクタ)、10はシリアル/パラレル(S/P)変換部、11は切替信号線であり、その他、図1に示された構成要素と同じ構成要素については同じ符号をつけている。
【0037】そして、タイミング制御部5は、Aチャネル側低電圧データ信号受信部7Aと、Bチャネル側低電圧データ信号受信部7Bと、駆動信号変換部8と、第1信号選択部9_(1)と、第2信号選択部9_(2)と、シリアル/パラレル変換部10とを具備する。Aチャネル側第1低電圧データ信号受信部7Aは、入力端がAチャネルデータバスのデータ信号伝送路3AD及びAチャネルデータバスのクロック信号伝送路3ACにそれぞれ接続され、出力端が第2信号選択部9_(2)の第1入力端及び第2入力端にそれぞれ接続される。Bチャネル側第1低電圧データ信号受信部7Bは、入力端がBチャネルデータバスのデータ信号伝送路3BD及びBチャネルデータバスのクロック信号伝送路3BCにそれぞれ接続され、出力端が第1信号選択部9_(1)の対の第4入力端の一方及び対の第3入力端の一方にそれぞれ接続される。第2信号選択部9_(2)は、第1出力端及び第2出力端がそれぞれシリアル/パラレル変換部10の第1入力端及び第2入力端に接続され、第3出力端が第1信号選択部9_(1)の対の第2入力端の一方に接続され、第4出力端が第1信号選択部9_(1)の対の第1入力端の一方に接続される。シリアル/パラレル変換部10は、第1出力端が第1信号選択部9_(1)の対の第2入力端の他方に接続され、第2出力端が第1信号選択部9_(1)の対の第4入力端の他方に接続され、第3出力端が第1信号選択部9_(1)の対の第1入力端の他方及び対の第3入力端の他方にそれぞれ接続される。第1信号選択部9_(1)は、第1出力端、第2出力端、第3出力端、第4出力端がそれぞれ駆動信号変換部8の第1入力端、第2入力端、第3入力端、第4入力端に接続される。また、ホスト制御部2から導出された切替信号線11は、第1信号選択部9_(1)と第2信号選択部9_(2)に接続される。
【0038】前記構成によるタイミング制御部5は、次のように動作する。
【0039】まず、液晶表示装置が2チャネルのデータバス構成である場合、ホスト制御部2は、切替信号線11に2チャネル切替信号を出力し、この2チャネル切替信号によって第1信号選択部9_(1)と第2信号選択部9_(2)とを2チャネル対応に、すなわち、各表示データ信号と各クロック信号がシリアル/パラレル変換部10を側路しないように切替る。このとき、Aチャネルデータバスのデータ信号伝送路3AD及びクロック信号伝送路3ACには、それぞれ、18ビットで、最高周波数70MHｚの表示データ信号A及びクロック信号Aが供給され、Bチャネルデータバスのデータ信号伝送路3BD及びクロック信号伝送路3BCには、それぞれ、18ビットで、最高周波数70MHｚの表示データ信号B及びクロック信号Bが供給される。
【0040】表示データ信号Aは、Aチャネル側低電圧データ信号受信部7Aを通して第2信号選択部9_(2)に供給され、クロック信号Aも、Aチャネル側低電圧データ信号受信部7Aを通して第2信号選択部9_(2)に供給された後、それぞれ、第2信号選択部9_(2)を通して第1信号選択部9_(1)に供給される。表示データ信号Bは、Bチャネル側低電圧データ信号受信部7Bを通して第1信号選択部9_(1)に供給され、クロック信号Bも、Bチャネル側低電圧データ信号受信部7Bを通して第1信号選択部9_(1)に供給される。第1信号選択部9_(1)は、各入力された表示データ信号A及びクロック信号Aと、表示データ信号B及びクロック信号Bをそれぞれ駆動信号変換部8に供給する。駆動信号変換部8は、各入力された表示データ信号A及び表示データ信号B、それにクロック信号A及びクロック信号Bに応答し、第1出力端からデータ信号と第1クロック信号(水平同期信号)とを出力してTFT液晶表示パネル4のドレイン駆動端子に供給し、第2出力端から第2クロック信号(垂直同期信号)を出力してTFT液晶表示パネル4のゲート駆動端子に供給する。
【0041】次に、液晶表示装置が1チャネルのデータバス構成である場合、ホスト制御部2は、切替信号線11に1チャネル切替信号を出力し、この1チャネル切替信号によって第1信号選択部9_(1)と第2信号選択部9_(2)とを1チャネル対応に、すなわち、各表示データ信号と各クロック信号がシリアル/パラレル変換部10を通るように切替る。このとき、Aチャネルデータバスのデータ信号伝送路3AD及びクロック信号伝送路3ACには、それぞれ、18ビットで、最高周波数140MHｚの表示データ信号及びクロック信号が供給される。
【0042】表示データ信号は、Aチャネル側低電圧データ信号受信部7Aを通して第2信号選択部9_(2)に供給され、クロック信号Aは、直接第2信号選択部9_(2)に供給された後、それぞれ、第2信号選択部9_(2)を通してシリアル/パラレル変換部10に供給される。シリアル/パラレル変換部10は、各入力された表示データ信号及びクロック信号をシリアル/パラレル変換し、表示データ信号A及びクロック信号Aと、表示データ信号B及びクロック信号Bとに分配して出力し、第1信号選択部9_(1)を経由してそれぞれ駆動信号変換部8に供給する。駆動信号変換部8は、各入力された表示データ信号A及び表示データ信号Bと、クロック信号A及びクロック信号Bとに応答し、第1出力端からデータ信号と第1クロック信号(水平同期信号)とを出力してTFT液晶表示パネル4のドレイン駆動端子に供給し、第2出力端から第2クロック信号(垂直同期信号)を出力してTFT液晶表示パネル4のゲート駆動端子に供給する。」

第5 対比
本願発明と引用発明を対比する。
1 引用発明の「ディジタルの表示データ」、「クロックパルス」、「入力データ保持回路105」、「8ビットデータラッチ103」、「カラーTFT液晶パネル101」は、それぞれ、本願発明の「表示用データ信号」、「クロック信号」、「データラッチ手段」、「サンプリングメモリ手段」、「表示モジュール」に相当する。
2 引用発明の「液晶駆動回路」と、本願発明の「ドライバチップ」とは、「駆動回路」である点で共通する。
3 引用発明において、表示データがクロックパルスの半周期単位で転送されることは、本願発明において、クロック信号が表示用データ信号の1/2の周波数であることに相当し、引用発明の「表示データを、クロックパルスの立ち下りと立ち上がりで保持するDフリップフロップ回路201?212」は、本願発明の「クロック信号の、立ち上がりと立ち下がりとの両方のタイミングに同期して、上記表示用データ信号を取り込むデータ取り込み手段」に相当する。
4 引用発明において、液晶駆動回路が、上記Dフリップフロップ回路201?212により表示データを取り込むように動作することは、本願発明の「上記データ取り込み手段により表示用データ信号を取り込むモード」に相当する。
5 引用発明において「上記クロックパルスの立ち上がりのタイミングで保持された表示データと、上記クロックパルスの立ち下りのタイミングで保持された表示データとを、独立して8ビットデータラッチ103に出力する」ことは、本願発明の「上記クロック信号の立ち上がりのタイミングで取り込んだ表示用データ信号と、上記クロック信号の立ち下がりのタイミングで取り込んだ表示用データ信号とを、独立して上記サンプリングメモリ手段に出力する」に相当する。

そうすると、本願発明と引用発明とは、以下の一致点で一致し、以下の相違点1及び2で相違する。

＜一致点＞
「入力された表示用データ信号をクロック信号に同期して取り込むデータラッチ手段と、
該データラッチ手段により取り込まれた表示用データ信号を記憶するサンプリングメモリ手段とを備え、該サンプリングメモリ手段により記憶された表示用データ信号に基づいて表示モジュールを駆動する駆動回路において、
上記データラッチ手段は、
上記表示用データ信号の1/2の周波数であるクロック信号の、立ち上がりと立ち下がりとの両方のタイミングに同期して、上記表示用データ信号を取り込むデータ取り込み手段を備えており、
上記駆動回路は、上記データ取り込み手段により表示用データ信号を取り込むモードを備えており、
上記データ取り込み手段は、
上記クロック信号の立ち上がりのタイミングで取り込んだ表示用データ信号と、上記クロック信号の立ち下がりのタイミングで取り込んだ表示用データ信号とを、独立して上記サンプリングメモリ手段に出力することを特徴とする駆動回路。」

＜相違点1＞
本願発明が、「2系統に分割して入力される上記表示用データ信号と同じ周波数のクロック信号の、立ち上がりまたは立ち下がりのいずれかのタイミングに同期して、上記表示用データ信号を上記データ取り込み手段により取り込むモード」を有し、「いずれか一方のモードに切換可能な切換手段」により2つのモードが切換可能とされているのに対し、引用発明では、そのような構成を具備していない点。

＜相違点2＞
本願発明が、「ドライバチップ」であるのに対し、引用発明の駆動回路は、「ドライバチップ」とはされていない点。

第6 判断
上記相違点について検討する。
＜相違点1＞について
引用例2には、1チャネルの表示データまたは2チャネルの表示データ信号が供給された場合に、タイミング制御部が供給された表示データ信号の種別に係りなく薄膜トランジスタ液晶表示パネルへの駆動信号を形成できる液晶表示装置であって、液晶表示装置が2チャネルのデータバス構成である場合、Aチャネルデータバスには、それぞれ、18ビットで、最高周波数70MHｚの表示データ信号A及びクロック信号Aを供給し、Bチャネルデータバスには、それぞれ、18ビットで、最高周波数70MHｚの表示データ信号B及びクロック信号Bを供給し、第1信号選択部9_(1)と第2信号選択部9_(2)とは、各表示データ信号と各クロック信号がシリアル/パラレル変換部10を側路しないように切替えられ、第1信号選択部9_(1)は、各入力された表示データ信号A及びクロック信号Aと、表示データ信号B及びクロック信号Bをそれぞれ駆動信号変換部8に供給し、液晶表示装置が1チャネルのデータバス構成である場合、Aチャネルデータバスには、それぞれ、18ビットで、最高周波数140MHｚの表示データ信号及びクロック信号を供給し、表示データ信号及びクロック信号は第2信号選択部9_(2)を通してシリアル/パラレル変換部10に供給され、シリアル/パラレル変換部10は、各入力された表示データ信号及びクロック信号をシリアル/パラレル変換し、表示データ信号A及びクロック信号Aと、表示データ信号B及びクロック信号Bとに分配して出力し、第1信号選択部9_(1)を経由してそれぞれ駆動信号変換部8に供給する発明が記載されている。
引用発明と引用例2に記載された発明とは、液晶表示装置の駆動装置である点において技術分野が共通するとともに、引用例1に記載された4ビットの表示データが、引用例2に記載された発明の1チャネルの表示データ信号に対応するとしたときに、引用例1に従来の技術として記載された8ビットの階調データは、引用例2に記載された発明の2チャネルの表示データ信号に対応するという対応関係が認められる。
そうすると、引用発明についても、引用例2に記載された発明を適用して、4ビットの表示データ及び8ビットの表示データの何れの表示データについても対応できるように、また、表示データの種別に関わりなく駆動信号を形成できるように、4ビットの表示データが入力されたときには入力データ保持回路105により8ビットの表示データに変換し、8ビットの表示データが入力されたときには入力データを変換しないように信号経路を切り換えて、表示データを8ビットデータラッチ103に出力するように駆動回路を構成することに格別の困難性はない。
そして、1チャネルの表示データであっても、2チャネルの表示データであっても、データラッチ回路を介して表示データを取り込む技術は、例えば、特開平10-268793号公報(特に、図4B及び図4C参照。)に記載されるごとく従来周知の技術(以下「周知技術A」という。)であるから、8ビットの表示データについても、データラッチ回路により表示データを取り込む構成を採用して、相違点1に係る本願発明のごとく構成することにも格別の困難はない。

＜相違点2＞について
データラッチ回路及び1系統の表示データを2系統に変換する回路を、ドライバチップ上に配置する技術は、例えば、特開平10-268793号公報(特に、段落【0030】-【0031】,図4A及び図4B参照。)、特開平10-282933号公報(特に、段落【0082】参照。)及び特開2001-202052号公報(特に、段落【0061】参照。)に記載されるごとく従来周知の技術(以下「周知技術B」という。)である。
引用発明においても、表示データのデータラッチ手段である入力データ保持回路105に関する回路構成を、ドライバチップ上に配置して、相違点2に係る本願発明のごとく構成することに格別の困難はない。

そして、本願発明の奏する効果も、引用例1及び引用例2に記載された発明、並びに周知技術A,Bに基づいて当業者が予測可能な範囲内のものである。
したがって、本願発明は、引用発明及び引用例2に記載された発明並びに周知事項A,Bに基づいて当業者が容易に発明をすることができたものである。

第7 むすび
以上のとおりであるから、本願の請求項1に係る発明は、特許法第29条第2項の規定により特許を受けることができない。
そして、請求項1に係る発明が特許を受けることができないものであるから、その余の請求項について論及するまでもなく、本願は、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2008-03-25 
結審通知日 2008-04-01 
審決日 2008-04-14 
出願番号 特願2001-257449(P2001-257449)
審決分類 P 1 8・ 121- Z (G09G)
P 1 8・ 561- Z (G09G)
最終処分 不成立  
前審関与審査官 濱本 禎広  
特許庁審判長 二宮 千久
特許庁審判官 堀部 修平
山下 雅人
発明の名称 ドライバチップおよびそれを備えている表示モジュール  
代理人 特許業務法人原謙三国際特許事務所  

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