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この審決には、下記の判例・審決が関連していると思われます。
審判番号(事件番号) データベース 権利
不服20051439 審決 特許
不服200515647 審決 特許
不服200414570 審決 特許
不服20051648 審決 特許
不服200513231 審決 特許

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審決分類 審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L
審判 査定不服 4項3号特許請求の範囲における誤記の訂正 特許、登録しない。 H01L
審判 査定不服 4項1号請求項の削除 特許、登録しない。 H01L
審判 査定不服 4項4号特許請求の範囲における明りょうでない記載の釈明 特許、登録しない。 H01L
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1180257
審判番号 不服2005-3969  
総通号数 104 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2008-08-29 
種別 拒絶査定不服の審決 
審判請求日 2005-03-07 
確定日 2008-06-25 
事件の表示 平成 9年特許願第308500号「半導体装置の素子分離方法」拒絶査定不服審判事件〔平成10年 7月21日出願公開、特開平10-189712〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成9年11月11日(優先権主張 1996年12月20日、韓国)の出願であって、平成16年11月30日付けで拒絶査定がなされ、これに対して平成17年3月7日に拒絶査定に対する審判請求がなされ、同年4月6日付けで手続補正がなされ、その後当審において、平成18年6月2日付けで審尋がなされ、同年9月6日に回答書が提出されたものである。

2.平成17年4月6日付けの手続補正(以下、「本件補正」という。)について
[補正却下の決定の結論]
平成17年4月6日付けの手続補正を却下する。
[理由]
(1)本件補正の内容
補正前の請求項1、5、8及び12を補正するものであって、補正後の請求項1は以下のとおりである。
「【請求項1】 半導体基板上に追って形成される第1絶縁膜ないし第3絶縁膜より蝕刻速度が速い物質膜を形成する段階と、
写真蝕刻工程を用いて前記物質膜及び基板を異方性食刻してトレンチ領域、広幅の第1アクティブ領域及び前記第1アクティブ領域より狭幅の第2アクティブ領域を形成する段階と、
結果物としての、前記トレンチ領域、第1のアクティブ領域及び第2のアクティブ領域が形成された基板の全面に蒸着と食刻が同時に行われるプラズマCVD法を用いて前記トレンチ領域を埋め立てる第1絶縁膜と、前記第1アクティブ領域上に第2絶縁膜と、前記第2アクティブ領域上に三角形の第3絶縁膜を形成する段階と、
前記第1絶縁膜、第2絶縁膜及び第3絶縁膜を蝕刻して前記物質膜の表面を露出させると同時に前記第1アクティブ領域及び第2アクティブ領域の一部分にそれぞれ第2絶縁膜及び第3絶縁膜を一部残す段階と、
前記物質膜をリフトオフ方法を用いて蝕刻することにより前記第1アクティブ領域及び第2アクティブ領域の一部分にそれぞれ残された第2絶縁膜及び第3絶縁膜を同時に取り除く段階とを含んで全体的な平坦化をなすことを特徴とする半導体装置の素子分離方法。」

(2)本件補正(請求項1)の内容の整理
請求項1についての補正事項は以下のとおりである。
補正事項1
補正前の請求項1の「写真蝕刻工程を用いて前記物質膜及び基板を異方性食刻してトレンチ領域、第1アクティブ領域及び前記第1アクティブ領域より幅が狭い第2アクティブ領域を形成する段階」を、
補正後の請求項1の「写真蝕刻工程を用いて前記物質膜及び基板を異方性食刻してトレンチ領域、広幅の第1アクティブ領域及び前記第1アクティブ領域より狭幅の第2アクティブ領域を形成する段階」と補正すること。
補正事項2
補正前の請求項1の「前記トレンチ領域、第1のアクティブ領域及び第2のアクティブ領域が形成された基板の全面に蒸着と食刻が同時に行われるプラズマCVD法を用いて前記トレンチ領域を埋め立てる第1絶縁膜と、前記第1アクティブ領域上に第2絶縁膜と、前記第2アクティブ領域上に第3絶縁膜を形成する段階」を、
補正後の請求項1の「結果物としての、前記トレンチ領域、第1のアクティブ領域及び第2のアクティブ領域が形成された基板の全面に蒸着と食刻が同時に行われるプラズマCVD法を用いて前記トレンチ領域を埋め立てる第1絶縁膜と、前記第1アクティブ領域上に第2絶縁膜と、前記第2アクティブ領域上に三角形の第3絶縁膜を形成する段階」と補正すること。
補正事項3
補正前の請求項1の「前記第1絶縁膜、第2絶縁膜及び第3絶縁膜を蝕刻して前記物質膜の表面を露出させる段階」を、
補正後の請求項1の「前記第1絶縁膜、第2絶縁膜及び第3絶縁膜を蝕刻して前記物質膜の表面を露出させると同時に前記第1アクティブ領域及び第2アクティブ領域の一部分にそれぞれ第2絶縁膜及び第3絶縁膜を一部残す段階」と補正すること。
補正事項4
補正前の請求項1の「前記物質膜をリフトオフ方法にて蝕刻することにより前記物質膜上に残された前記第3絶縁膜及び第2絶縁膜を取り除く段階」を、
補正後の請求項1の「前記物質膜をリフトオフ方法を用いて蝕刻することにより前記第1アクティブ領域及び第2アクティブ領域の一部分にそれぞれ残された第2絶縁膜及び第3絶縁膜を同時に取り除く段階」と補正すること。
補正事項5
補正前の請求項1の「含んでなる」を、
補正後の請求項1の「含んで全体的な平坦化をなす」と補正すること。

(3)本件補正(請求項1)についての検討
補正の目的の適否及び新規事項の追加について
[補正事項1について]
補正事項1についての補正は、実質的に、補正前の請求項1の「第1アクティブ領域及び前記第1アクティブ領域より幅が狭い第2アクティブ領域を形成する」を、補正後の請求項1の「広幅の第1アクティブ領域及び前記第1アクティブ領域より狭幅の第2アクティブ領域を形成する」と補正するものであり、「第1アクティブ領域」の幅と、「第2アクティブ領域」の幅について、補正前の請求項1の「前記第1アクティブ領域より幅が狭い第2アクティブ領域」を、補正後の請求項1の「広幅の第1アクティブ領域」と「前記第1アクティブ領域より狭幅の第2アクティブ領域」と言い換えることにより、特許を受けようとする発明を特定するために必要と認める事項を明確としたものであるから、補正事項1についての補正は、明りょうでない記載の釈明を目的とするものに該当する。
[補正事項2について]
補正前の請求項1の「前記トレンチ領域」の前に、「結果物としての、」を追加する補正は、「トレンチ領域」、「第1アクティブ領域」及び「第2アクティブ領域を形成する段階」と、「第1絶縁膜」と「第2絶縁膜」と「第3絶縁膜を形成する段階」との関係を明りょうとするものであるから、明りょうでない記載の釈明を目的とするものに該当し、補正前の請求項1の「第3絶縁膜」を補正後の請求項1の「三角形の第3絶縁膜」と補正することは、「第3絶縁膜」の形状について限定するものであるから、補正事項2についての補正は、特許請求の範囲の減縮及び明りょうでない記載の釈明を目的とするものに該当する。
[補正事項3について]
補正前の請求項1の「前記第1絶縁膜、第2絶縁膜及び第3絶縁膜を蝕刻して前記物質膜の表面を露出させる段階」に、補正後の請求項1において、「と同時に前記第1アクティブ領域及び第2アクティブ領域の一部分にそれぞれ第2絶縁膜及び第3絶縁膜を一部残す」との発明を特定するために必要な事項を追加する補正は、補正前の「前記物質膜の表面を露出させる段階」における、「前記第1アクティブ領域及び第2アクティブ領域」と「第2絶縁膜及び第3絶縁膜」との相互の関係についての構成を限定するものであるから、補正事項3についての補正は、特許請求の範囲の減縮を目的とするものに該当する。
[補正事項4について]
補正前の請求項1の「前記第3絶縁膜及び第2絶縁膜を取り除く段階」において、「第2絶縁膜及び第3絶縁膜を同時に取り除く」として、「第2絶縁膜及び第3絶縁膜を」「取り除く」順序について、「同時」であると限定するものであるから、補正事項4についての補正は、特許請求の範囲の減縮を目的とするものに該当する。
[補正事項5について]
補正事項5についての補正は、実質的に、「全体的な平坦化をなす」との記載を新たに追加するものであって、「全体的な平坦化をなす」ことは、狭幅の第2アクティブ領域と広幅の第1アクティブ領域を有することでディッシングが生じることを防止するという意味での局部的平坦不良を抑えることを意図していると解することができるが、単に「全体的な平坦化をなす」との記載では、基板表面と素子分離領域表面を全体的に平坦にするとの意味にも解することもできる。一方、最終的には基板面から突出している第1絶縁膜(素子分離領域)を備えた構造のみが願書に最初に添付した明細書又は図面に開示されているのであるから、全体的な平坦化は行われないと解するのが自然である。結局、「全体的な平坦化をなす」との記載を新たに追加することにより、本来は願書に最初に添付した明細書又は図面には開示されていなかった事項まで含まれるようにするものであるから、「全体的な平坦化をなす」ことは、願書に最初に添付した明細書又は図面に記載された事項でなく、また自明な事項でもない。
したがって、補正事項5についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものでなく、特許法第17条の2第3項に規定する要件を満たしていない。
また、仮に、補正事項5についての補正が、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるとしても、補正事項5についての補正は、「全体的な平坦化をなす」との記載を新たに追加するものであって、請求項の削除、特許請求の範囲の減縮、明りょうでない記載の釈明、誤記の訂正のいずれを目的とするものにも該当しないから、特許法第17条の2第4項に規定する要件を満たしていない。
(4)むすび
よって、補正事項5についての補正を含む本件補正は、特許法第17条の2第3項に規定する要件を満たしておらず、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものであり、また、仮に、補正事項5についての補正が特許法第17条の2第3項に規定する要件を満たしているとしても、補正事項5についての補正は、特許法第17条の2第4項に規定する要件を満たしていないから、補正事項5についての補正を含む本件補正は、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。

3.本願発明
平成17年4月6日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし15に係る発明は、平成16年9月30日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし15に記載された事項により特定されるものであり、その請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載されている事項により特定される以下のとおりのものである。
「【請求項1】 半導体基板上に追って形成される第1絶縁膜ないし第3絶縁膜より食刻速度が速い物質膜を形成する段階と、
写真蝕刻工程を用いて前記物質膜及び基板を異方性蝕刻してトレンチ領域、第1アクティブ領域及び前記第1アクティブ領域より幅が狭い第2アクティブ領域を形成する段階と、
前記トレンチ領域、第1のアクティブ領域及び第2のアクティブ領域が形成された基板の全面に蒸着と蝕刻が同時に行われるプラズマCVD法を用いて前記トレンチ領域を埋め立てる第1絶縁膜と、前記第1アクティブ領域上に第2絶縁膜と、前記第2アクティブ領域上に第3絶縁膜を形成する段階と、
前記第1絶縁膜、第2絶縁膜及び第3絶縁膜を蝕刻して前記物質膜の表面を露出させる段階と、
前記物質膜をリフトオフ方法にて蝕刻することにより前記物質膜上に残された前記第3絶縁膜及び第2絶縁膜を取り除く段階とを含んでなることを特徴とする半導体装置の素子分離方法。」

4.刊行物に記載された発明
(1)特開平6-29379号公報
原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内で頒布された特開平6-29379号公報(以下、「刊行物1」という。)には、図4とともに、以下の事項が記載されている。
「【請求項2】基板上にエッチングストップ層とダミー層及びホトレジストパターンを順次形成する工程と、
前記ホトレジスト膜をマスクとして異方性エッチングにより前記基板上に溝を形成する工程と、
前記ホトレジスト膜を残したまま、エッチングと堆積を同時進行的に行う堆積手段により前記ダミー層まで前記溝の埋め込みを行う工程と、
前記溝以外の領域に堆積された半導体層をエッチングと堆積を同時進行的に行うエッチング手段により水平戻しする工程と、
前記ホトレジスト膜をリフトオフする工程と、
ダミー層をエッチング除去する工程と、
研摩する工程と
を有することを特徴とする半導体装置の製造方法。」
「【0002】
【従来の技術】半導体装置製造の分野では、素子の微細化に伴い、アイソレーション(素子間分離)を従来のLOCOSにかえて、溝に素子分離用絶縁物を埋め込んで素子間分離を行うトレンチアイソレーション、特にシャロートレンチアイソレーションを実用化する動きがある。
【0003】かかるトレンチアイソレーション構造形成に当たっては、トレンチ(溝)の埋め込み技術がそのキープロセスのひとつになる。これについて、本発明者は、エッチングと堆積を同時進行的に行う堆積手段、代表的にはバイアスECR-CVD法を用いた種々の方法を提案している。」
「【0036】実施例-4
この実施例は、本出願の請求項2の発明を具体化したものであり、実施例-1と同様な微細化した半導体装置の製造の際のトレンチアイソレーション構造形成にこの発明を具体化したものである。
【0037】図4を参照する。本実施例では、基板11の上にエッチングストップ層13及びダミー層14を形成する材料によりこの順に膜を形成積層し、更にこれにホトレジスト層15をパターン形成し(図4(a)参照)、これにホトレジスト15をマスクとしてドライエッチング技術等により溝12を形成することによって、図4(b)に示す如く、溝12(トレンチ)の開口22の周囲に、エッチングストップ層13、ダミー層14及びホトレジスト層15を設ける。次いでホトレジスト層15を残したまま、前記溝12にバイアスECR-CVDによって半導体を埋め込み、図4(c)のような構造にする。溝12内に形成された半導体の埋め込み部を符号16で示し、溝12以外の領域に堆積された半導体層16aで示す。このとき本実施例では、溝12内の半導体層16は図4(c)に示す如く少なくともダミー層14の下端の上まで埋め込むが、溝12の左右両端にはホトレジスト層15の上端までメニスカス部の突起16bが形成される。その後バイアスECR-CVD技術の水平戻し法を利用して、ホトレジスト層15の上端が露出する図4(d)の構造とする。その後レジストをリフトオフして、ホトレジスト層15上の堆積物層16aを除去して図4(e)に示す表面構造を得る。その後ダミー層14をエッチング除去し、続いて突起16bを研摩除去し、最後にエッチングストップ層13をエッチング除去して、図4(f)の埋め込み構造を得る。本例では図の如く埋め込み16が、基板11の上面よりやや突出して形成され、基板11のコーナー部が露出することが防止される。
【0038】更に詳しくは本実施例では、実施例-1と同様にパッドSiO_(2)のエッチングストップ層(例えば膜厚100Å)とポリSiのダミー層14(例えば膜厚1000Å)を順次形成積層したものにホトレジスト層15をパターン形成して図4(a)のようにする。レジスト膜15の厚さは、なるべくアスペクト比が大きくならないように、次工程でのドライエッチング等での減少分も含み最小膜厚にしておく。
【0039】次に、このレジスト膜5をマスクとして、例えば次の条件でドライエッチングによって溝12を形成する。
使用ガス系:SF_(6)/フロン113=10/60SCCM
圧力:10mTorr
マイクロ波:850W
RFバイアス:150W
これにより図4(b)の構造を得る。
【0040】次にバイアスECR-CVD法を用いて、この溝12を、例えば、次の条件で埋め込む。
使用ガス系:SiH_(4)/N_(2)O=20/35SCCM
圧力:7×10^(-4)Torr
マイクロ波:800W
RFバイアス:500W
このとき、埋め込みSiO_(2) がダミー層14の少なくとも下端より上に来るように、予め時間を設定しておく。その結果、溝12の左右両端にはトレンチ形成後残ったホトレジスト層15の上端まで突起16bが形成された図4(c)の構造を得る。
【0041】その後、バイアスECR-CVD技術の水平戻し法を利用して、図4(d)のようにホトレジスト層15の上面端部の露出する構造を得る。水平戻しの条件は上部埋め込み工程の使用ガス系をSiH_(4)/N_(2)O=7.5/35SCCMに代えたほかは同じバイアスECR-CVD条件で行った。
【0042】その後、レジストをリフトオフしてホストレジスト層15上の堆積物層16aを同時に除去する。レジストの除去は発煙硝酸などによるウェットプロセスまたはO2 アッシングドライエッチングのいずれかを使用することが好ましい。これにより図4(e)に示す埋め込み部の突起16bがダミー層14であるポリSi面より突出した構造を得る。
【0043】次に、ダミー層14であるポリSi層をKOH溶液などで除去し、凸状に突出した埋め込みSiO_(2)16をパッドSiO_(2)層13をストッパーとして研摩して平坦化する。最後にエッチングストップ層13であるパッドSiO_(2)層を希HFなどで除去して、図4(f)の構造を得ることができる。研摩は、シリコン材に対する一般的なポリッシュ手段を用いることにより、行うことができる。
【0044】なお、溝2内のSiO_(2)埋め込み部16を基板11面より突出させて、後工程でゲート酸化膜を形成したときに、耐圧劣化の問題が起らないことを更に確実にするためと、研摩時のストッパーとしてポリSi層14を有効に活用するために、ダミー層14であるポリSi層のエッチングを中間で留め、研摩終了後残ったポリSiをパッドSiO_(2)と共に除去することは好ましいことである。」
「【符号の説明】
・・・
11 半導体基板
12 溝
・・・
16 埋め込み部」

ここで、(a)「符号の説明」に「11 半導体基板」と記載されるから、基板11は半導体基板である。
(b)0037段落(「溝12にバイアスECR-CVDによって・・・埋め込み、図4(c)のような構造にする。溝12内に形成された・・・埋め込み部を符号16で示し、溝12以外の領域に堆積された・・・16aで示す。」)、0040段落(「溝12を・・・埋め込む。・・・埋め込みSiO_(2)」)の記載及び図4(c)より、16aがバイアスECR-CVD技術により形成されたSiO_(2)であると共に、溝12もバイアスECR-CVD技術によりSiO_(2)により埋め込まれることは明らかである。
(c)0037段落の記載及び図4(c)より、ホトレジスト層上に形成されたSiO_(2)16aの一部を、エッチングと堆積を同時進行的に行うバイアスECR-CVD技術により水平戻しすることにより、ホトレジスト層の上端が露出されることは明らかである。
(d)0042段落の記載及び図4(e)より、ホトレジスト層のリフトオフにより、ホトレジスト層とホトレジスト層上のSiO_(2)16aを同時に除去することは明らかである。

したがって、刊行物1には、以下の発明が記載されている。
「半導体基板上にパターン形成したホトレジスト層を形成する工程と、
前記ホトレジスト層をマスクとして異方性エッチングにより前記基板上に溝を形成する工程と、
前記ホトレジスト層を残したまま、エッチングと堆積を同時進行的に行うバイアスECR-CVD技術により、前記半導体基板上にSiO_(2)16aを形成すると共に、SiO_(2)で前記溝の埋め込みを行う工程と、
前記溝以外の領域に堆積されたSiO_(2)16aをエッチングと堆積を同時進行的に行うバイアスECR-CVD技術により水平戻しするとともに前記ホトレジスト層の上端を露出する工程と、
前記ホトレジスト層をリフトオフすることにより、前記ホトレジスト層と前記ホトレジスト層上のSiO_(2)16aを同時に除去する工程と
を備えたことを特徴とする半導体装置の製造方法。」

5.対比
本願発明と刊行物1に記載された発明(以下、「刊行物発明」という。)とを対比する。
(a)本願発明の「物質膜」が「基板を異方性蝕刻」する場合に、実質的に「マスク」として作用することは明らかであるから、刊行物発明の「ホトレジスト層」は、本願発明の「物質膜」に相当する。
(b)刊行物発明の「半導体基板上にパターン形成したホトレジスト層を形成する工程と、 前記ホトレジスト層をマスクとして異方性エッチングにより前記基板上に溝を形成する工程」において、異方性エッチングのためのマスクを形成するためにフォトエッチング(写真蝕刻)技術を用いること、及び、基板上に形成された「溝」の間の半導体基板が素子形成領域(アクティブ領域)であることは技術常識であるから、刊行物発明の「前記ホトレジスト層をマスクとして異方性エッチングにより前記基板上に溝を形成する工程」は、本願発明の「写真蝕刻工程を用いて」「基板を異方性蝕刻してトレンチ領域、第1アクティブ領域及び」「第2アクティブ領域を形成する段階」に相当する。
(c)本願発明においては、「第1絶縁膜」と「第2絶縁膜」と「第3絶縁膜を形成する段階」の後に、「前記第1絶縁膜、第2絶縁膜及び第3絶縁膜を蝕刻して前記物質膜の表面を露出させる段階」を実施しているから、「第1絶縁膜」と「第2絶縁膜」と「第3絶縁膜を形成する段階」においては、「前記物質膜」をそのままとして、絶縁膜を形成することは明らかであり、また、刊行物発明において、「前記半導体基板上にSiO_(2)16aを形成する」とは、「溝」の間の「半導体基板」の素子形成領域(アクティブ領域)上に「SiO_(2)16aを形成する」ことであることは明らかであり、さらに、バイアスECR-CVDはプラズマCVDの一種であるから、刊行物発明の「前記ホトレジスト膜を残したまま、エッチングと堆積を同時進行的に行うバイアスECR-CVD技術により、前記半導体基板上にSiO_(2)16aを形成すると共に、SiO_(2)で前記溝の埋め込みを行う工程」は、本願発明の「前記トレンチ領域、第1のアクティブ領域及び第2のアクティブ領域が形成された基板の全面に蒸着と蝕刻が同時に行われるプラズマCVD法を用いて前記トレンチ領域を埋め立てる第1絶縁膜と、前記第1アクティブ領域上に第2絶縁膜と、前記第2アクティブ領域上に第3絶縁膜を形成する段階」に相当する。
(d)上記(c)を考慮すると、刊行物発明の「前記溝以外の領域に堆積されたSiO_(2)16a」が、本願発明の「第2絶縁膜及び第3絶縁膜」に相当することは明らかであるから、刊行物発明の「前記溝以外の領域に堆積されたSiO_(2)16aをエッチングと堆積を同時進行的に行うバイアスECR-CVD技術により水平戻しするとともに前記ホトレジスト層の上端を露出する工程」は、本願発明の「第2絶縁膜及び第3絶縁膜を蝕刻して前記物質膜の表面を露出させる段階」に相当する。
(e)本願発明においても、「前記物質膜」と「前記第3絶縁膜及び第2絶縁膜」とは、実質的に同時に除去されることは明らかであるから、刊行物発明の「前記ホトレジスト層をリフトオフすることにより、前記ホトレジスト膜と前記ホトレジスト膜上のSiO_(2)16aを同時に除去する工程」は、本願発明の「前記物質膜をリフトオフ方法にて蝕刻することにより前記物質膜上に残された前記第3絶縁膜及び第2絶縁膜を取り除く段階」に相当する。

したがって、本願発明と刊行物発明とは、
「半導体基板上に追って形成される物質膜を形成する段階と、
写真蝕刻工程を用いて基板を異方性蝕刻してトレンチ領域、第1アクティブ領域及び第2アクティブ領域を形成する段階と、
前記トレンチ領域、第1のアクティブ領域及び第2のアクティブ領域が形成された基板の全面に蒸着と蝕刻が同時に行われるプラズマCVD法を用いて前記トレンチ領域を埋め立てる第1絶縁膜と、前記第1アクティブ領域上に第2絶縁膜と、前記第2アクティブ領域上に第3絶縁膜を形成する段階と、
第2絶縁膜及び第3絶縁膜を蝕刻して前記物質膜の表面を露出させる段階と、
前記物質膜をリフトオフ方法にて蝕刻することにより前記物質膜上に残された前記第3絶縁膜及び第2絶縁膜を取り除く段階とを含んでなることを特徴とする方法。」である点で一致し、以下の点で相違する。

相違点1
本願発明は、「半導体基板上に追って形成される第1絶縁膜ないし第3絶縁膜より食刻速度が速い物質膜を形成する段階」を備えているのに対して、
刊行物発明は、「半導体基板上にパターン形成したホトレジスト層を形成する工程と、 前記ホトレジスト層をマスクとして異方性エッチングにより前記基板上に溝12を形成する工程」を備えているが、本願発明の「第1絶縁膜ないし第3絶縁膜より食刻速度が速い物質膜」に対応する構成を備えているか否か明らかでない点。
相違点2
本願発明は、「写真蝕刻工程を用いて前記物質膜及び基板を異方性蝕刻してトレンチ領域、第1アクティブ領域及び第2アクティブ領域を形成する段階」を備えているのに対して、
刊行物発明は、「半導体基板上にパターン形成したホトレジスト層を形成する工程と、 前記ホトレジスト層をマスクとして異方性エッチングにより前記基板上に溝を形成する工程」を備えている点。
相違点3
本願発明は、「第1アクティブ領域及び前記第1アクティブ領域より幅が狭い第2アクティブ領域」を備えているのに対して、
刊行物発明は、上記構成を備えているか否か明らかでない点。
相違点4
本願発明は、「前記第1絶縁膜、第2絶縁膜及び第3絶縁膜を蝕刻して前記物質膜の表面を露出させる段階」を備えているのに対して、
刊行物発明は、「前記溝以外の領域に堆積されたSiO_(2)16aをエッチングと堆積を同時進行的に行うバイアスECR-CVD技術により水平戻しするとともに前記ホトレジスト層の上端を露出する工程」を備えているが、本願発明の「第1絶縁膜」に相当する、刊行物発明の「溝」内に形成された「SiO_(2)」をも前記バイアスECR-CVD技術によりエッチングされるか否か明らかでない点。
相違点5
本願発明は、「半導体装置の素子分離方法」であるのに対して、
刊行物発明は、「半導体装置の製造方法」である点。

6.当審の判断
以下において、各相違点について検討する、
(1)相違点1について
(a)本願明細書の0017段落の「図4は、物質膜14、第2絶縁膜18b'及び第3絶縁膜18c'を取り除く段階を示したものである。図4で、前記露出された物質膜14は第2絶縁膜18b'及び第3絶縁膜18c'より湿式蝕刻速度が速いため、前記露出された物質膜14をリフトオフ方法にて等方性蝕刻することにより、物質膜14上に残された第2絶縁膜18b'及び第3絶縁膜18c'が取り除かれる。従って、結果的には、前記トレンチ17には、素子分離用の第1絶縁膜18a'だけが残るようになる。」との記載から、「前記露出された物質膜14は第2絶縁膜18b'及び第3絶縁膜18c'より湿式蝕刻速度が速いため、前記露出された物質膜14をリフトオフ方法にて等方性蝕刻することにより、物質膜14上に残された第2絶縁膜18b'及び第3絶縁膜18c'が取り除かれる。」、言い換えると、「第2絶縁膜18b'及び第3絶縁膜18c'より」「前記露出された物質膜14」の「湿式蝕刻速度が速い」との理由により、リフトオフにより、「前記露出された物質膜14」と「物質膜14上に残された第2絶縁膜18b'及び第3絶縁膜18c'」を取り除くことができると言える。
結局、「第1絶縁膜ないし第3絶縁膜より」物質膜の「食刻速度が速い」ことは、実質的に、リフトオフにより、「前記物質膜」とともに「前記物質膜上に残された前記第3絶縁膜及び第2絶縁膜を取り除く」ことができることを意味するに過ぎない。
(b)刊行物1には、「次いでホトレジスト層15を残したまま、前記溝12にバイアスECR-CVDによって半導体を埋め込み、図4(c)のような構造にする。溝12内に形成された半導体の埋め込み部を符号16で示し、溝12以外の領域に堆積された半導体層16aで示す。・・・その後バイアスECR-CVD技術の水平戻し法を利用して、ホトレジスト層15の上端が露出する図4(d)の構造とする。その後レジストをリフトオフして、ホトレジスト層15上の堆積物層16aを除去して図4(e)に示す表面構造を得る。」(0037段落)、「その後、レジストをリフトオフしてホストレジスト層15上の堆積物層16aを同時に除去する。レジストの除去は発煙硝酸などによるウェットプロセス・・・を使用することが好ましい。」(0042段落)と記載されているから、刊行物1においても、リフトオフにより、ホトレジスト層とホトレジスト層上の堆積物層16a(SiO_(2)16a)とを同時に除去することが記載されている。
(c)したがって、本願発明と刊行物発明のいずれにおいても、リフトオフにより、「物質膜」(本願発明)又は「ホトレジスト層」(刊行物発明)と、「第2絶縁膜」及び「第3絶縁膜」(本願発明)又は「SiO_(2)16a」(刊行物発明)とを同時に除去しているから、刊行物発明においても、リフトオフに用いる、例えばウェットエッチングのエッチング液に対する、「ホトレジスト層」(本願発明の「物質膜」に相当)のエッチング(食刻)速度は、「SiO_(2)16a」(本願発明の「第2絶縁膜」及び「第3絶縁膜」に相当)のエッチング(食刻)速度より早いことは当業者にとって明らかである。
よって、相違点1は、実質的なものではない。
(2)相違点2について
(a)原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内で頒布された特開昭60-235436号公報(以下、「周知文献1」という。)には、第2図とともに、以下の事項が記載されている。
「(1)基板の上面に第1の被覆を形成する工程と、上記第1被覆と基板を選択的にエッチングして凹部を形成する工程と、バイアススパッタ蒸着法で第2の被覆を上記凹部に埋め込む工程と、前記第2被覆を上記第1被覆の側面が露出する迄エッチングする工程と、前記第2被覆をエッチング除去してその上面に形成された前記第1被覆をリフトオフする工程を有し、前記基板の凹部を前記第1被覆で埋め込むことを特徴とする半導体装置の製造方法。
(2)基板としてシリコン基板を、第1被覆としてMo膜又はW膜を、第2被覆としてSiO_(2)膜を用いたことを特徴とする特許請求の範囲第1項に記載の半導体装置の製造方法。」(特許請求の範囲)
「本発明の実施例の説明ではリフトオフ用の膜としてMo膜11を用いたが、・・・Si_(3)N_(4)膜等のSiO_(2)膜と選択エッチ可能な膜でも同様である。」(第2頁左下欄第11ないし14行)
(b)原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内で頒布された特開昭63-143835号公報(以下、「周知文献2」という。)には、第1図とともに、以下の事項が記載されている。
「以下この発明の一実施例を第1図を参照して説明する。 まず、・・・半導体シリコン基体21上に・・・酸化膜(SiO_(2)膜)22を・・・成長させる。さらに、その上に・・・チタン・・・を用いて・・・メタル層23を成長させる(第1図(a))。 次に、メタル層23上にレジスト24を塗布・・・する(第1図(b))。 次に、上記レジスト24をマスクとして・・・開口部25a,25bを通してメタル層23および酸化膜22をRIE法によりエッチングし、続いて・・・メタル層23と酸化膜22をマスクとしてシリコン基体21をエッチングすることにより・・・素子分離用の溝26aと・・・溝26bを基体21に形成する(第1図(c))。・・・ 次に、酸化膜の堆積と同時に平坦化が可能なRFバイアススパッタリング法を用いてシリコン基体21の全面に酸化膜32を堆積させる(第1図(e))。・・・ しかる後、メタル層23を除去し、同時にその上の不要な酸化膜32をリフトオフ法により除去する(第1図(f))。」(第2頁右下欄第18行ないし第3頁左下欄第14行)
(c)半導体基板に素子分離用の溝を形成するためのマスクであって、前記溝にSiO_(2)膜等の絶縁膜を埋め込み、その後、前記マスク上に形成された不要なSiO_(2)膜等の絶縁膜をリフトオフにより除去するためのマスクとして、Si_(3)N_(4)膜又はメタル膜を用いることは、上記周知文献1及び2に記載されるように従来周知であり、また、前記マスクのSi_(3)N_(4)膜又はメタル膜も、RIE法又は異方性エッチングによりエッチングされて、所定の形状にパターニングされたものであることは、当業者にとって明らかである。
(d)したがって、半導体基板に素子分離用の溝を形成するためのマスク(本願発明の「物質膜」に相当する。)として、刊行物発明の「ホトレジスト層」に代えて、上記周知文献1及び2に記載されるように従来周知のSi_(3)N_(4)膜又はメタル膜を用いることにより、本願発明の如く、「写真蝕刻工程を用いて前記物質膜及び基板を異方性蝕刻してトレンチ領域、第1アクティブ領域及び第2アクティブ領域を形成する段階」を備えたものとすることは、当業者が何ら困難性なくなし得たものである。
(3)相違点3について
(a)刊行物1の0037段落、0040段落及び図4(c)の記載によれば、バイアスECR-CVD技術により、両側を溝12で挟まれた半導体基板上に形成された三角形状の16aの厚さは、両端の半導体基板上に形成された台形状の16aより薄くなっており、また、三角形状の16aが形成された半導体基板の幅は、台形状の16aが形成された半導体基板の幅より狭いことは、当業者にとって明らかである。
(b)一方、本願明細書の0014段落及び0015段落の記載(「図2は、絶縁膜18a,18b,18cを形成する段階を示したものである。図2で、トレンチ17が形成された半導体基板10の全面に蒸着と蝕刻が同時に行われるプラズマCVD法を用いて絶縁膜18a,18b,18cを形成する。当該絶縁膜は、好ましくは、プラズマCVD酸化膜(SiO2)である。このプラズマCVD法では・・・トレンチ17を効率よく埋め込みすることができる。 このような、蒸着と蝕刻が同時に行われるように設計されたプラズマCVD法を用いれば、図2に示したように、トレンチ領域(A)には、トレンチ17を埋め立てる第1絶縁膜18aが形成され、幅が広い第1アクティブ領域(B)には第2絶縁膜18bが形成され、前記幅が狭い第2アクティブ領域(C)にその両端が薄く蒸着された三角形状の第3絶縁膜18cが形成される。特に、第3絶縁膜18cは第2絶縁膜18bより薄く形成される。」)及び図2には、「幅が広い第1アクティブ領域(B)には」比較的厚い「第2絶縁膜18bが形成され」、「前記幅が狭い第2アクティブ領域(C)にその両端が薄く蒸着された三角形状の第3絶縁膜18cが形成される」ことが記載されている。
(c)上記(a)及び(b)より、刊行物1及び本願明細書のいずれにおいても、幅が広いアクティブ領域(半導体基板)には、絶縁膜(SiO2)が厚く、幅が狭いアクティブ領域(半導体基板)には、絶縁膜(SiO2)が薄く形成されていることは明らかであるから、刊行物発明の「前記半導体基板上にSiO_(2)16aを形成する」工程においては、実質的に、相対的に幅の広い半導体基板と、相対的に幅の狭い半導体基板とに、SiO_(2)16aが形成されていると言える。
したがって、相違点3は、実質的なものではない。
(4)相違点4について
刊行物発明の「前記溝以外の領域に堆積されたSiO_(2)16aをエッチングと堆積を同時進行的に行うバイアスECR-CVD技術により水平戻しするとともに前記ホトレジスト層の上端を露出する工程」においては、刊行物発明の「溝」内に形成された「SiO_(2)」が前記バイアスECR-CVD技術によりエッチングされていることは明示的には記載されていないものの、「前記溝以外の領域に堆積されたSiO_(2)16aをエッチングと堆積を同時進行的に行うバイアスECR-CVD技術」により、「溝」内に形成された「SiO_(2)」も実質的にエッチング(蝕刻)されることは当業者にとって明らかである。
したがって、相違点4は、実質的なものではない。
仮に、相違点4が実質的なものであるとしても、刊行物発明の「溝」に形成された「SiO_(2)」の埋め込み部分のSiO_(2)の表面をどの程度の高さとするかは、当業者が必要に応じて適宜設定できる程度の事項に過ぎないから、埋め込み部分のSiO_(2)の表面の高さを刊行物1の図4(c)に記載される高さより高くすること、及びその場合に、「溝」に形成された「SiO_(2)」をも、前記バイアスECR-CVD技術により、エッチングすることは当業者が容易になし得たものである。
(5)相違点5について
刊行物1の「この実施例は、本出願の請求項2の発明を具体化したものであり、実施例-1と同様な微細化した半導体装置の製造の際のトレンチアイソレーション構造形成にこの発明を具体化したものである。」(0036段落)との記載及び「トレンチアイソレーション構造」がトレンチ(溝)によりアイソレーション(素子分離)する構造を意味することを考慮し、また、刊行物発明において、SiO_(2)で埋め込まれた溝により絶縁分離された半導体基板は、通常半導体素子(半導体装置)を形成する領域であることは、当業者にとって明らかであるから、刊行物発明は、実質的に「半導体装置の素子分離方法」である。
したがって、相違点5は、実質的なものではない。

よって、本願発明は、刊行物1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

7.むすび
以上のとおりであるから、本願は、請求項2ないし15に係る発明について検討するまでもなく、特許法第29条第2項の規定により拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2008-01-21 
結審通知日 2008-01-22 
審決日 2008-02-08 
出願番号 特願平9-308500
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 572- Z (H01L)
P 1 8・ 574- Z (H01L)
P 1 8・ 561- Z (H01L)
P 1 8・ 571- Z (H01L)
P 1 8・ 573- Z (H01L)
最終処分 不成立  
前審関与審査官 井原 純  
特許庁審判長 河合 章
特許庁審判官 北島 健次
棚田 一也
発明の名称 半導体装置の素子分離方法  
代理人 村山 靖彦  
代理人 実広 信哉  
代理人 志賀 正武  
代理人 渡邊 隆  
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