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審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
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管理番号 | 1180408 |
審判番号 | 不服2005-20101 |
総通号数 | 104 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2008-08-29 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2005-10-18 |
確定日 | 2008-07-02 |
事件の表示 | 平成 7年特許願第259290号「保護素子およびその製造方法」拒絶査定不服審判事件〔平成 8年 7月12日出願公開、特開平 8-181284〕について、次のとおり審決する。 |
結論 | 本件審判の請求は、成り立たない。 |
理由 |
1.手続の経緯 本願は、平成7年9月12日(パリ条約による優先権主張1994年9月13日、アメリカ合衆国)の出願であって、平成17年7月14日付けで拒絶査定がなされ、それに対して、同年10月18日に拒絶査定に対する審判請求がなされたものである。 2.本願発明 本願の請求項1に係る発明(以下、「本願発明」という。)は、平成14年8月14日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された事項により特定される以下のとおりのものである。 「被保護素子の誘電体領域上の電荷蓄積から該被保護素子を保護するための保護素子であって、 第1の伝導型を有する基板、 前記基板内に形成された前記第1の伝導型の逆の第2の伝導型を有するウェル領域、および 前記ウェル領域に形成された前記第1の伝導型を有する第1、第2の領域とゲート領域とを有する第1のMOSトランジスタを備え、 前記ゲート領域は前記基板の表面で前記第1および第2の領域の間に設けられた誘電体領域を有し、前記ゲート領域と前記第1の領域は前記被保護素子の誘電体領域に電気的に接続され、前記ウェル領域は浮動しており、前記基板は前記第2の領域に電気的に接続されている保護素子。」 3.引用刊行物に記載された発明 これに対して、原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成5年6月25日に頒布された特開平5-160397号公報(以下、「引用刊行物」という。)には、図1,4,5,6,8とともに以下の事項が記載されている。 「【請求項1】 入力端子からの負の入力サージを吸収するための入力保護回路であって、 ゲートが前記入力端子に、一方電極が前記入力端子に、他方電極が低電位電源端子に各々接続されたPチャネルMOSトランジスタを備えたことを特徴とする入力保護回路。」(請求項1) 「【0001】 【産業上の利用分野】この発明は、メモリ内蔵IC等の入力保護回路に関するものである。」(0001段落) 「【0022】 【実施例】図1はこの発明に係る入力保護回路の一実施例を示す回路図である。図において、図5に示した従来回路との相違点は、ダイオード3をなくし新たにPチャネルMOSトランジスタ(以下PMOSトランジスタという)500を設けたことである。PMOSトランジスタ500は、ゲートが入力端子1に、ソースがGND端子5に各々接続され、ドレインが入力端子1に接続されるとともダイオード2を介して電源端子4にも接続されている。」(0022段落) 「【0024】入力端子1への入力信号にアンダーシュートがあったり、入力端子1に(-)サージが印加されると、PMOSトランジスタ500のゲート電位がソース電位より低くなりPMOSトランジスタ500がオンする。すると、GND端子4→PMOSトランジスタ500のソース→PMOSトランジスタのドレイン→入力端子1の方向に電流が流れ、入力信号のアンダーシュートや(-)サージが吸収される。」(0024段落) 「【0025】図4は図1に示した入力保護回路および図6に示したSRAM,DRAMを同一チップ上に形成した場合の概略断面図である。p型基板100上にn型ウエル700を形成し、n型ウエル700上にp型拡散層710,720を選択的に形成する。n型ウエル700,p型拡散層710,720によりPMOSトランジスタ500が形成されている。その他の構成は図8に示した断面図と同様である。」(0025段落) 「【0027】上記実施例においては、PMOSトランジスタ500のn型ウエル700(バルク)をオープンにしている。」(0027段落) また、図4には、PMOSトランジスタ500のゲートが、p型基板100の上方であって、p型拡散層710(ドレイン)及びp型拡散層720(ソース)の間にあることが記載されている。ここにおいて、PMOSトランジスタはMOSトランジスタの一種であり、ゲートと基板表面との間にゲート酸化膜を有しているから、PMOSトランジスタ500は、ゲートの下に、p型基板100の表面でドレイン710及びソース720の間に設けられたゲート酸化膜を有していることは明らかである。 さらに、図1及び図4から、PMOSトランジスタ500のゲートとドレイン710が内部回路に電気的に接続されていることも明らかである。 以上を総合すると、引用刊行物には、以下の発明が記載されている。 「メモリ内蔵IC等の入力端子からの負の入力サージを吸収するための入力保護回路であって、p型基板、前記p型基板上に形成されたn型ウエル、前記n型ウエル上に形成されたp型拡散層であるドレイン及びソース、並びにゲートを有するPMOSトランジスタを備え、前記ゲートの下に、前記p型基板の表面で前記ソース及び前記ドレインの間に設けられたゲート酸化膜を有し、前記ゲートと前記ドレインは内部回路に電気的に接続され、前記n型ウエルはオープンである入力保護回路。」 4.対比 引用刊行物に記載された発明における「保護回路」、「p型」、「n型」、「ウエル」、「ドレイン」、「ソース」、「ゲート」、「PMOSトランジスタ」が、本願発明における「保護素子」、「第1の伝導型」、「第2の伝導型」、「ウエル領域」、「第1の領域」、「第2の領域」、「ゲート領域」、「第1のMOSトランジスタ」にそれぞれ相当する。 また、引用刊行物に記載された発明における「基板上に形成された」、「ウエル上に形成された」、「オープン」が、本願発明における「基板内に形成された」、「ウェル領域に形成された」、「浮動」にそれぞれ相当する。 したがって、本願発明と引用刊行物に記載された発明とは、 「保護素子であって、 第1の伝導型を有する基板、 前記基板内に形成された前記第1の伝導型の逆の第2の伝導型を有するウェル領域、および 前記ウェル領域に形成された前記第1の伝導型を有する第1、第2の領域とゲート領域とを有する第1のMOSトランジスタを備え、 前記ウェル領域は浮動している保護素子。」 である点で一致し、以下の4点で相違する。 (a)本願発明は、「被保護素子の誘電体領域上の電荷蓄積から該被保護素子を保護するための」ものであるのに対して、引用刊行物に記載された発明は、メモリ内蔵IC等の入力端子からの負の入力サージを吸収するためのものである点。 (b)本願発明は、「前記ゲート領域は前記基板の表面で前記第1および第2の領域の間に設けられた誘電体領域を有し」ているのに対して、引用刊行物に記載された発明は、「前記ゲートの下に、前記p型基板の表面で前記ソース及び前記ドレインの間に設けられたゲート酸化膜を有し」ている点。 (c)本願発明では、「前記ゲート領域と前記第1の領域は前記被保護素子の誘電体領域に電気的に接続され」ているのに対し、引用刊行物に記載された発明では、「PMOSトランジスタ」の「前記ゲートと前記ドレインは内部回路に電気的に接続され」てはいるが、当該内部回路のどの部分に接続されるか特定されていない点。 (d)本願発明では、「前記基板は前記第2の領域に電気的に接続されている」のに対して、引用刊行物に記載された発明では、基板の電気的接続について特定されていない点。 5.判断 相違点(a)ないし(d)について、以下に検討する。 相違点(b)について 本願の明細書の、0029段落ないし0030段落に、「【0029】 この保護素子の構造は保護対象となるMOS素子の製造時に作成することができる。製造方法は必要とされる保護レベルと必要な材料に応じて変えることができるが、次に1つの好適なプロセスを示すプロセスフローを説明する。通常、かかる素子はp+基板上のP型エピタキシャル層(4-5 μm)内に形成される。活性領域がパターン化され、続いて標準的なLOCOS分離プロセスが実行される。次に、NチャンネルとPチャンネルの注入が行なわれ、続いてゲート酸化が実行される。 【0030】 ゲート酸化物が形成された後、通常LPCVDを用いてポリシリコン層が蒸着され、ゲートパターンを用いてポリシリコンエッチングが行なわれ、続いてポリの再酸化が行なわれる。次に、N型LDDパターンが形成され、リンが注入される。次にP-LDDパターンが形成され、ホウ素が注入される。TEOS側壁スペーサが形成され、続いてNチャンネルソースおよびドレイン領域素子にヒ素が注入され、Pチャンネルソースおよびドレイン領域にBF2が注入される。注入が行なわれる度に急速熱アニール(RTA)ステップが実行される。」と記載されていることからみて、本願発明においても、ゲートの下に、p型基板の表面でソース及びドレインの間に設けられたゲート酸化膜が設けられていることは明らかであるから、(b)の点についての相違は、ゲート領域の下にゲート酸化膜としての誘電体領域が存在していることを表記する際の文言上の相違にすぎず、実質的な相違ではない。 相違点(c)について 引用刊行物の図4には、引用刊行物に記載された発明をMOSトランジスタを有するICに適用した例が記載されているが、IC内のMOSトランジスタのゲートがサージに弱いため、当該ゲートをサージから保護するための手段を設けることは、例えば、特開昭62-69678号公報の「〔発明の技術分野〕 この発明は、MIS形半導体装置のゲートを過大電圧から保護するための入力保護回路に関するもので、特にMOSICに使用されるものである。 〔発明の技術的背景とその問題点〕 従来、この種の入力保護回路は、例えば第7図あるいは第8図に示すように構成されており、サージ電圧等の過大電圧から内部回路を保護するようになっている。第7図において、端子に相当する入力パッド11には、入力保護抵抗12の一端が接続され、この入力保護抵抗12の他端には内部回路10の入力段MOSトランジスタ13のゲートが接続される。上記入力保護抵抗12の内部回路10側ノードNと接地点間には、保護MOSトランジスタ14が接続され、このトランジスタ14のゲートは接地点に接続される。 そして、上記パッド11にサージ電圧等の過大電圧が印加されると上記保護MOSトランジスタ14のドレインブレークダウンにより、過大電圧の印加により発生した電荷を入力保護抵抗12および保護MOSトランジスタ14を介して接地点に導き、内部回路10の入力段MOSトランジスタ13のゲート保護を行なう。」(第1頁右下欄第5行ないし第2頁左上欄第8行、及び第7図、第8図参照)、の記載から明らかなように、本願の優先権主張の日前において当業者に周知であったと認められるから、引用刊行物に記載された発明において、内部回路内のMOSトランジスタを被保護素子とし、「PMOSトランジスタのゲートとドレインを、被保護素子である内部回路内のMOSトランジスタのゲートに電気的に接続する」ことは、当業者が容易に想到し得た事項である。 そして、一般に、MOSトランジスタのゲートは、その下に設けられたゲート酸化膜と電気的に接続されており、ゲート酸化膜は誘電体であるから、上記の「PMOSトランジスタのゲートとドレインを、被保護素子である内部回路内のMOSトランジスタのゲートに電気的に接続する」ことは、本願発明の「前記ゲート領域と前記第1の領域は前記被保護素子の誘電体領域に電気的に接続され」ることにほかならない。 したがって、引用刊行物に記載された発明において、周知技術に基づき、本願発明の如く、「前記ゲート領域と前記第1の領域は前記被保護素子の誘電体領域に電気的に接続され」るようにすることは、当業者が容易に想到し得た事項である。 相違点(a)について 上記「相違点(c)について」において検討したとおり、引用刊行物に記載された発明において、内部回路内のMOSトランジスタを被保護素子とし、PMOSトランジスタのゲートとドレインを、被保護素子である内部回路内のMOSトランジスタのゲートに電気的に接続することは、当業者が容易に想到し得た事項である。そこで、その場合において、入力端子から負のサージ電圧が加わった際にどのような動作をするかを検討すると、保護対策を講じなければ、被保護素子である内部回路内のMOSトランジスタのゲートに急速に電荷が蓄積され、被保護素子が破壊されるところを、PMOSトランジスタがオンし、当該PMOSトランジスタを介して電荷を逃がすことにより、破壊を防止するように動作していることが明らかである。ここにおいて、被保護素子である内部回路内のMOSトランジスタのゲートはその下のゲート酸化膜と接しているため、ゲートに電荷が蓄積されることは、ゲートと接するゲート酸化膜上に電荷が蓄積されることに相当し、ゲート酸化膜は誘電体であるから、上に述べた「PMOSトランジスタがオンし、当該PMOSトランジスタを介して電荷を逃がすことにより、破壊を防止する」という動作は、被保護素子である内部回路内のMOSトランジスタにおける誘電体領域上の電荷蓄積から被保護素子を保護していることにほかならないものである。 したがって、引用刊行物に記載された発明において、内部回路内のMOSトランジスタを被保護素子とし、本願発明の如く「前記ゲート領域と前記第1の領域は前記被保護素子の誘電体領域に電気的に接続され」ることが、当業者が容易に想到し得た事項であることと同様に、引用刊行物に記載された発明を、本願発明の如く、「被保護素子の誘電体領域上の電荷蓄積から該被保護素子を保護するための」ものとして用いることも当業者が容易に想到し得た事項である。 相違点(d)について 一般に、p型の基板上にMOSトランジスタが形成された集積回路において、基板を接地電位に固定することは、例えば、特開昭62-60253号公報の「第7図に上記保護回路の断面図を示してある。即ちP型シリコン基板5の表面に形成された酸化膜6上に、保護用の多結晶シリコン抵抗7を設け、基板中に形成されたN型拡散層8に接続される。このN型層8は基板5とPN接合のダイオードを形成している。基板5はP型拡散層9により接地電位に固定されている。」(第2頁左上欄第9行ないし第15行、及び第7図参照)の記載から明らかなように、本願の優先権主張の日前において当業者の慣用技術であったと認められるから、引用刊行物に記載された発明において、基板を接地電位に固定すること、すなわち基板をGND端子に電気的に接続することは当業者が容易に想到し得た事項である。そして、引用刊行物に記載された発明におけるソース(引用刊行物の図4の720)がGND端子に接続されていることは引用刊行物の図1の記載より明らかであるから、引用刊行物に記載された発明において、本願発明の如く、基板を第2の領域に電気的に接続することは、当業者が容易に想到し得た事項である。 以上要するに、本願発明は、引用刊行物に記載された発明、及び周知・慣用技術に基づいて当業者が容易に想到し得る程度のものにすぎない。 6.むすび したがって、本願発明は、引用刊行物に記載された発明、及び周知・慣用技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
審理終結日 | 2008-01-22 |
結審通知日 | 2008-01-29 |
審決日 | 2008-02-19 |
出願番号 | 特願平7-259290 |
審決分類 |
P
1
8・
121-
Z
(H01L)
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最終処分 | 不成立 |
前審関与審査官 | 渕 真悟 |
特許庁審判長 |
河合 章 |
特許庁審判官 |
北島 健次 棚田 一也 |
発明の名称 | 保護素子およびその製造方法 |
代理人 | 西山 清春 |
代理人 | 古谷 聡 |
代理人 | 溝部 孝彦 |