拒絶査定不服の審決｜不服2005-17572 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない。 H01L 審判査定不服特17 条の２、４項補正目的特許、登録しない。 H01L
管理番号	1180577
審判番号	不服2005-17572
総通号数	104
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2008-08-29
種別	拒絶査定不服の審決
審判請求日	2005-09-14
確定日	2008-07-10
事件の表示	特願2000-226559「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成14年 2月 8日出願公開、特開2002- 43566〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成12年7月27日の出願であって、平成17年8月3日付けで拒絶査定がなされ、これに対し、同年9月14日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、当審において、平成19年5月11日付けで審尋がなされ、同年7月13日に回答書が提出されたものである。第2.補正却下の決定 [補正却下の決定の結論] 平成17年9月14日付けの手続補正(以下、「本件補正」という。)を却下する。 [理由] 1.本件補正の内容本件補正は、特許請求の範囲を補正するものであり、以下のとおりである。補正事項a 本件補正前の請求項1、4、7?9、12、15?18を削除したこと。補正事項b 本件補正前の請求項3の「【請求項3】前記ゲート電極と前記シリコン窒化膜との間に絶縁層が形成されていることを特徴とする請求項1に記載の半導体装置。」に、本件補正前の請求項1の「【請求項1】半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極は、シリコンゲルマニウム層と、該シリコンゲルマニウム層の上に形成された上部シリコン層と、前記上部シリコン層の上に形成された金属層とを有し、前記ゲート電極の上にシリコン窒化膜が形成されていることを特徴とする半導体装置。」の記載を加えて独立請求項とし、さらに補正を行い、本件補正後の請求項1として、「【請求項1】半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極は、シリコンゲルマニウム層と、該シリコンゲルマニウム層の上に形成された上部シリコン層と、前記上部シリコン層の上に形成された金属層(金属シリサイド層を除く)とを有し、前記ゲート電極の上にシリコン酸化膜及びシリコン窒化膜が順次形成され、前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さいことを特徴とする半導体装置。」と補正したこと。補正事項c 本件補正前の請求項2の「【請求項2】前記ゲート電極は、前記シリコンゲルマニウム層の下に形成された下部シリコン層をさらに有していることを特徴とする請求項1に記載の半導体装置。」を、文言の補正をしないで、本件補正後の請求項1を引用する請求項2としたこと。補正事項d 本件補正前の請求項5の「【請求項5】前記ゲート電極と前記シリコン窒化膜との間に絶縁層が形成されていることを特徴とする請求項4に記載の半導体装置。」に、本件補正前の請求項4の「【請求項4】半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極は、アモルファス状態で成膜されたシリコンゲルマニウム層と、前記シリコンゲルマニウム層の上に形成された金属層とを有し、前記ゲート電極の上にシリコン窒化膜が形成されていることを特徴とする半導体装置。」の記載を加えて独立請求項とし、さらに補正を行い、本件補正後の請求項3として、「【請求項3】半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極は、アモルファス状態で成膜されたシリコンゲルマニウム層と、前記シリコンゲルマニウム層の上に形成された金属層(金属シリサイド層を除く)とを有し、前記ゲート電極の上にシリコン酸化膜及びシリコン窒化膜が順次形成され、前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さいことを特徴とする半導体装置。」と補正したこと。補正事項e 本件補正前の請求項6の「【請求項6】前記シリコンゲルマニウム層の下面近傍部分におけるゲルマニウムの濃度は、前記シリコンゲルマニウム層の下面近傍部分以外の他の部分におけるゲルマニウムの濃度と比べて低いことを特徴とする請求項1又は4に記載の半導体装置。」を、引用する請求項を補正して、本件補正後の請求項4とし、「【請求項4】前記シリコンゲルマニウム層の下面近傍部分におけるゲルマニウムの濃度は、前記シリコンゲルマニウム層の下面近傍部分以外の他の部分におけるゲルマニウムの濃度と比べて低いことを特徴とする請求項1又は3に記載の半導体装置。」と補正したこと。補正事項f 本件補正前の請求項11の「【請求項11】前記金属層を形成する工程と前記シリコン窒化膜を形成する工程との間に、前記金属層の上に絶縁層を形成する工程をさらに備えていることを特徴とする請求項9に記載の半導体装置の製造方法。」に、本件補正前の請求項9の「【請求項9】半導体基板上にゲート絶縁膜を介してシリコンゲルマニウム層を成膜する工程と、前記シリコンゲルマニウム層の上にアモルファス状態で上部シリコン層を成膜する工程と、前記上部シリコン層の上に金属層を形成する工程と、前記金属層、前記シリコンゲルマニウム層及び前記上部シリコン層をパターン化してゲート電極を形成する工程とを備え、前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン窒化膜を形成する工程をさらに備えており、前記ゲート電極を形成する工程は、前記シリコン窒化膜をパターン化した後、パターン化された前記シリコン窒化膜をマスクとして前記金属層をパターン化する工程を含むことを特徴とする半導体装置の製造方法。」の記載を加えて独立請求項とし、さらに補正を行い、本件補正後の請求項5として、「【請求項5】半導体基板上にゲート絶縁膜を介してシリコンゲルマニウム層を成膜する工程と、前記シリコンゲルマニウム層の上にアモルファス状態で上部シリコン層を成膜する工程と、前記上部シリコン層の上に金属層(金属シリサイド層を除く)を形成する工程と、前記金属層、前記シリコンゲルマニウム層及び前記上部シリコン層をパターン化してゲート電極を形成する工程とを備え、前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程をさらに備えており、前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく、前記ゲート電極を形成する工程は、前記シリコン窒化膜をパターン化した後、パターン化された前記シリコン窒化膜をマスクとして前記金属層をパターン化する工程を含むことを特徴とする半導体装置の製造方法。」と補正したこと。補正事項g 本件補正前の請求項10の「【請求項10】前記シリコンゲルマニウム層を成膜する工程の前に、前記ゲート絶縁膜の上に下部シリコン層を成膜する工程をさらに備えており、前記ゲート電極を形成する工程は、前記下部シリコン層をパターン化する工程を含むことを特徴とする請求項9に記載の半導体装置の製造方法。」を、引用する請求項を補正して、本件補正後の請求項6とし、「【請求項6】前記シリコンゲルマニウム層を成膜する工程の前に、前記ゲート絶縁膜の上に下部シリコン層を成膜する工程をさらに備えており、前記ゲート電極を形成する工程は、前記下部シリコン層をパターン化する工程を含むことを特徴とする請求項5に記載の半導体装置の製造方法。」と補正したこと。補正事項h 本件補正前の請求項13の「【請求項13】前記金属層を形成する工程と前記シリコン窒化膜を形成する工程との間に、前記金属層の上に絶縁層を形成する工程を含むことを特徴とする請求項12に記載の半導体装置の製造方法。」に、本件補正前の請求項12の「【請求項12】半導体基板上にゲート絶縁膜を介してアモルファス状態でシリコンゲルマニウム層を成膜する工程と、前記シリコンゲルマニウム層の上に金属層を形成する工程と、前記金属層及び前記シリコンゲルマニウム層をパターン化してゲート電極を形成する工程とを備え、前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン窒化膜を形成する工程をさらに備えており、前記ゲート電極を形成する工程は、前記シリコン窒化膜をパターン化した後、パターン化された前記シリコン窒化膜をマスクとして前記金属層をパターン化する工程を含むことを特徴とする半導体装置の製造方法。」の記載を加えて独立請求項とし、さらに補正を行い、本件補正後の請求項7として、「【請求項7】半導体基板上にゲート絶縁膜を介してアモルファス状態でシリコンゲルマニウム層を成膜する工程と、前記シリコンゲルマニウム層の上に金属層(金属シリサイド層を除く)を形成する工程と、前記金属層及び前記シリコンゲルマニウム層をパターン化してゲート電極を形成する工程とを備え、前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程をさらに備えており、前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく、前記ゲート電極を形成する工程は、前記シリコン窒化膜をパターン化した後、パターン化された前記シリコン窒化膜をマスクとして前記金属層をパターン化する工程を含むことを特徴とする半導体装置の製造方法。」と補正したこと。補正事項i 本件補正前の請求項14の「【請求項14】前記シリコンゲルマニウム層を成膜する工程は、シリコンを含む第1のソースガス及びゲルマニウムを含む第2のソースガスを用いると共に、前記第1のソースガスと前記第2のソースガスとの混合比率を経時変化させることによって、前記シリコンゲルマニウム層の下面近傍部分におけるゲルマニウムの濃度を、前記シリコンゲルマニウム層の下面近傍部分以外の他の部分におけるゲルマニウムの濃度と比べて低くする工程を含むことを特徴とする請求項9又は12に記載の半導体装置の製造方法。」を、引用する請求項を補正して、本件補正後の請求項8とし、「【請求項8】前記シリコンゲルマニウム層を成膜する工程は、シリコンを含む第1のソースガス及びゲルマニウムを含む第2のソースガスを用いると共に、前記第1のソースガスと前記第2のソースガスとの混合比率を経時変化させることによって、前記シリコンゲルマニウム層の下面近傍部分におけるゲルマニウムの濃度を、前記シリコンゲルマニウム層の下面近傍部分以外の他の部分におけるゲルマニウムの濃度と比べて低くする工程を含むことを特徴とする請求項5又は7に記載の半導体装置の製造方法。」と補正したこと。 2.本件補正についての検討 2-1.補正事項の整理補正事項b、d?iを整理すると、以下のとおりである。 2-1-1.補正事項b 補正事項bについての補正は、本件補正前の請求項3が引用する本件補正前の請求項1の「金属層」を、「金属層(金属シリサイド層を除く)」と補正し、本件補正前の請求項3の「前記ゲート電極と前記シリコン窒化膜との間に絶縁層が形成されていること」を、「前記ゲート電極の上にシリコン酸化膜及びシリコン窒化膜が順次形成され、前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さいこと」と補正したものである。 2-1-2.補正事項d 補正事項dについての補正は、本件補正前の請求項5が引用する本件補正前の請求項4の「金属層」を、「金属層(金属シリサイド層を除く)」と補正し、本件補正前の請求項5の「前記ゲート電極と前記シリコン窒化膜との間に絶縁層が形成されていること」を、「前記ゲート電極の上にシリコン酸化膜及びシリコン窒化膜が順次形成され、前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さいこと」と補正したものである。 2-1-3.補正事項e 補正事項eについての補正は、請求項の引用について、本件補正前の「請求項1又は4に記載の半導体装置。」を、本件補正後の「請求項1又は3に記載の半導体装置。」と補正したものである。 2-1-4.補正事項f 補正事項fについての補正は、本件補正前の請求項10が引用する本件補正前の請求項9の「金属層」を、「金属層(金属シリサイド層を除く)」と補正し、本件補正前の請求項10の「前記金属層を形成する工程と前記シリコン窒化膜を形成する工程との間に、前記金属層の上に絶縁層を形成する工程をさらに備えていること」を、「前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程をさらに備えており、前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく、」と補正したものである。 2-1-5.補正事項g 補正事項gについての補正は、請求項の引用について、本件補正前の「請求項9に記載の半導体装置の製造方法。」を、本件補正後の「請求項5に記載の半導体装置の製造方法。」と補正したものである。 2-1-6.補正事項h 補正事項hについての補正は、本件補正前の請求項13が引用する本件補正前の請求項12の「金属層」を、「金属層(金属シリサイド層を除く)」と補正し、本件補正前の請求項13の「前記金属層を形成する工程と前記シリコン窒化膜を形成する工程との間に、前記金属層の上に絶縁層を形成する工程をさらに備えていること」を、「前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程をさらに備えており、前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく、」と補正したものである。 2-1-7.補正事項i 補正事項iについての補正は、請求項の引用について、本件補正前の「請求項9又は12に記載の半導体装置の製造方法。」を、本件補正後の「請求項5又は7に記載の半導体装置の製造方法。」と補正したものである。 2-2.補正の目的の適否及び新規事項の追加の有無についての検討以下、補正事項aないしiについて検討する。 2-2-1.補正事項aについて補正事項aについての補正は、本件補正前の請求項1、4、7?9、12、15?18のすべてについて、請求項の削除を目的とするものに該当するので、補正事項aについての補正は、特許法第17条の2第4項第1号に規定する要件を満たす。 2-2-2.補正事項cについて補正事項cについての補正は、本件補正前の請求項2を、文言の補正をしないで、本件補正後の請求項1を引用する請求項2としたものである。そして、本件補正後の請求項1は、「【請求項1】半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極は、シリコンゲルマニウム層と、該シリコンゲルマニウム層の上に形成された上部シリコン層と、前記上部シリコン層の上に形成された金属層(金属シリサイド層を除く)とを有し、前記ゲート電極の上にシリコン酸化膜及びシリコン窒化膜が順次形成され、前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さいことを特徴とする半導体装置。」であり、本件補正前の請求項1に請求項3を加え、さらに補正したものになっている。すると、本件補正後の請求項2は、本件補正後の請求項1に対応する補正前の請求項1に請求項3を加えたものに、さらに、本件補正前の請求項2を加えたものであり、本件補正前の請求項2は、本件補正前の請求項1に本件補正前の請求項2を加えたものであるから、本件補正後の請求項2は、本件補正前の請求項2に対して、「シリコン酸化膜」が「形成され」ているという発明特定事項、及び「前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さい」という発明特定事項を付加していることになる。したがって、補正事項cについての補正は、発明特定事項を付加するものであるから、「特許請求の範囲の減縮」を目的とするものに該当しない。また、補正事項cについての補正が、「請求項の削除」、「誤記の訂正」、「明りょうでない記載の釈明」のいずれを目的とするものにも該当しないことは明らかであるので、補正事項cについての補正は、特許法第17条の2第4項第1号から第4号に規定する要件を満たさない。 2-2-3.補正事項eについて補正事項eについての補正は、本件補正前の請求項6について、「前記シリコンゲルマニウム層の下面近傍部分におけるゲルマニウムの濃度は、前記シリコンゲルマニウム層の下面近傍部分以外の他の部分におけるゲルマニウムの濃度と比べて低いことを特徴とする」という部分は補正をしないで、引用する請求項のみを、本件補正前の「請求項1又は4」から、本件補正後の「請求項1又は3」に変更したものである。そして、本件補正後の請求項1は、「【請求項1】半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極は、シリコンゲルマニウム層と、該シリコンゲルマニウム層の上に形成された上部シリコン層と、前記上部シリコン層の上に形成された金属層(金属シリサイド層を除く)とを有し、前記ゲート電極の上にシリコン酸化膜及びシリコン窒化膜が順次形成され、前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さいことを特徴とする半導体装置。」であり、本件補正前の請求項1に請求項3を加えて、さらに補正したものになっている。また、本件補正後の請求項3は、「【請求項3】半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極は、アモルファス状態で成膜されたシリコンゲルマニウム層と、前記シリコンゲルマニウム層の上に形成された金属層(金属シリサイド層を除く)とを有し、前記ゲート電極の上にシリコン酸化膜及びシリコン窒化膜が順次形成され、前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さいことを特徴とする半導体装置。」であり、本件補正前の請求項4に請求項5を加え、さらに補正したものになっている。すると、本件補正後の請求項4は、本件補正後の請求項1に対応する本件補正前の請求項1に請求項3を加えたものに、さらに、本件補正前の請求項6を加えたものと、本件補正後の請求項3に対応する本件補正前の請求項4に請求項5を加えたものに、さらに、本件補正前の請求項6を加えたものであり、本件補正前の請求項6は、本件補正前の請求項1に本件補正前の請求項6を加えたものと、本件補正前の請求項4に本件補正前の請求項6を加えたものであるから、本件補正後の請求項4は、本件補正前の請求項6に対して、「シリコン酸化膜」が「形成され」ているという発明特定事項、及び「前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さい」という発明特定事項を付加していることになる。したがって、補正事項eについての補正は、発明特定事項を付加するものであるから、「特許請求の範囲の減縮」を目的とするものに該当しない。また、補正事項eについての補正が、「請求項の削除」、「誤記の訂正」、「明りょうでない記載の釈明」のいずれを目的とするものにも該当しないことは明らかであるので、補正事項eについての補正は、特許法第17条の2第4項第1号から第4号に規定する要件を満たさない。 2-2-4.補正事項gについて補正事項gについての補正は、本件補正前の請求項10について、「前記シリコンゲルマニウム層を成膜する工程の前に、前記ゲート絶縁膜の上に下部シリコン層を成膜する工程をさらに備えており、前記ゲート電極を形成する工程は、前記下部シリコン層をパターン化する工程を含むことを特徴とする」という部分は補正をしないで、引用する請求項のみを、本件補正前の「請求項9」から、本件補正後の「請求項5」に変更したものである。そして、本件補正後の請求項5は、「【請求項5】半導体基板上にゲート絶縁膜を介してシリコンゲルマニウム層を成膜する工程と、前記シリコンゲルマニウム層の上にアモルファス状態で上部シリコン層を成膜する工程と、前記上部シリコン層の上に金属層(金属シリサイド層を除く)を形成する工程と、前記金属層、前記シリコンゲルマニウム層及び前記上部シリコン層をパターン化してゲート電極を形成する工程とを備え、前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程をさらに備えており、前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく、前記ゲート電極を形成する工程は、前記シリコン窒化膜をパターン化した後、パターン化された前記シリコン窒化膜をマスクとして前記金属層をパターン化する工程を含むことを特徴とする半導体装置の製造方法。」であり、本件補正前の請求項9に請求項11を加えて、さらに補正をしたものになっている。すると、本件補正後の請求項6は、本件補正後の請求項5に対応する本件補正前の請求項9に請求項11を加えたものに、さらに、本件補正前の請求項10を加えたものであり、本件補正前の請求項10は、本件補正前の請求項9に本件補正前の請求項10を加えたものであるから、本件補正後の請求項6は、本件補正前の請求項10に対して、「シリコン酸化膜」を「形成する工程」という発明特定事項、及び「前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく」という発明特定事項を付加していることになる。したがって、補正事項gについての補正は、発明特定事項を付加するものであるから、「特許請求の範囲の減縮」を目的とするものに該当しない。また、補正事項gについての補正が、「請求項の削除」、「誤記の訂正」、「明りょうでない記載の釈明」のいずれを目的とするものにも該当しないことは明らかであるので、補正事項gについての補正は、特許法第17条の2第4項第1号から第4号に規定する要件を満たさない。 2-2-5.補正事項iについて補正事項iについての補正は、本件補正前の請求項14について、「前記シリコンゲルマニウム層を成膜する工程は、シリコンを含む第1のソースガス及びゲルマニウムを含む第2のソースガスを用いると共に、前記第1のソースガスと前記第2のソースガスとの混合比率を経時変化させることによって、前記シリコンゲルマニウム層の下面近傍部分におけるゲルマニウムの濃度を、前記シリコンゲルマニウム層の下面近傍部分以外の他の部分におけるゲルマニウムの濃度と比べて低くする工程を含むことを特徴とする」という部分は補正をしないで、引用する請求項のみを本件補正前の「請求項9又は12」から、本件補正後の「請求項5又は7」に変更したものである。そして、本件補正後の請求項5は、「【請求項5】半導体基板上にゲート絶縁膜を介してシリコンゲルマニウム層を成膜する工程と、前記シリコンゲルマニウム層の上にアモルファス状態で上部シリコン層を成膜する工程と、前記上部シリコン層の上に金属層(金属シリサイド層を除く)を形成する工程と、前記金属層、前記シリコンゲルマニウム層及び前記上部シリコン層をパターン化してゲート電極を形成する工程とを備え、前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程をさらに備えており、前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく、前記ゲート電極を形成する工程は、前記シリコン窒化膜をパターン化した後、パターン化された前記シリコン窒化膜をマスクとして前記金属層をパターン化する工程を含むことを特徴とする半導体装置の製造方法。」であり、本件補正前の請求項9に請求項11を加えて、さらに補正したものになっている。また、本件補正後の請求項7は、「【請求項7】半導体基板上にゲート絶縁膜を介してアモルファス状態でシリコンゲルマニウム層を成膜する工程と、前記シリコンゲルマニウム層の上に金属層(金属シリサイド層を除く)を形成する工程と、前記金属層及び前記シリコンゲルマニウム層をパターン化してゲート電極を形成する工程とを備え、前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程をさらに備えており、前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく、前記ゲート電極を形成する工程は、前記シリコン窒化膜をパターン化した後、パターン化された前記シリコン窒化膜をマスクとして前記金属層をパターン化する工程を含むことを特徴とする半導体装置の製造方法。」であり、本件補正前の請求項12に請求項13を加えて、さらに補正したものになっている。すると、本件補正後の請求項8は、本件補正後の請求項5に対応する本件補正前の請求項9に請求項11を加えたものに、さらに、本件補正前の請求項14を加えたものと、本件補正後の請求項7に対応する本件補正前の請求項12に請求項13を加えたものに、さらに、本件補正前の請求項14を加えたものであり、本件補正前の請求項14は、本件補正前の請求項9に本件補正前の請求項14を加えたものと、本件補正前の請求項12に本件補正前の請求項14を加えたものであるから、本件補正後の請求項8は、本件補正前の請求項14に対して、「シリコン酸化膜」を「形成する工程」という発明特定事項、及び「前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく」という発明特定事項を付加していることになる。したがって、補正事項iについての補正は、発明特定事項を付加するものであるから、「特許請求の範囲の減縮」を目的とするものに該当しない。また、補正事項iについての補正が、「請求項の削除」、「誤記の訂正」、「明りょうでない記載の釈明」のいずれを目的とするものにも該当しないことは明らかであるので、補正事項iについての補正は、特許法第17条の2第4項第1号から第4号に規定する要件を満たさない。 3.補正の却下についてのむすび以上、検討したとおり、補正事項c、e、g、iについての補正は、特許法第17条の2第4項第1号から第4号に規定する要件を満たさないものであるから、補正事項c、e、g、iについての補正を含む本件補正は、特許法第17条の2第4項第1号から第4号に規定する要件を満たさない。よって、補正事項b、d、f、hについての補正の検討をするまでもなく、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により、却下されるべきものである。第3.本願発明平成17年9月14日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし18に係る発明は、平成17年6月2日付けの手続補正により補正された特許請求の範囲の請求項1ないし18に記載された事項により特定されるものであり、そのうちの請求項1に係る発明(以下、「本願発明」という。)は、次のとおりのものである。「【請求項1】半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極は、シリコンゲルマニウム層と、該シリコンゲルマニウム層の上に形成された上部シリコン層と、前記上部シリコン層の上に形成された金属層とを有し、前記ゲート電極の上にシリコン窒化膜が形成されていることを特徴とする半導体装置。」第4.引用刊行物記載の発明本願の出願日前に日本国内において頒布された刊行物1(特開2000-150669号公報)には、図1ないし図3、図6、図17、及び図18とともに、「半導体集積回路及びその製造方法」(発明の名称)に関して、「【請求項4】半導体基板上にゲート絶縁膜を介して設けられたゲート電極のゲート絶縁膜側の第1領域が種類の異なる少なくとも第1四族元素及び第2四族元素で形成され、前記ゲート電極のゲート絶縁膜から離間された第2領域が前記第1四族元素で形成された絶縁ゲート型電界効果トランジスタであって、前記ゲート電極の第2領域に接して形成され、前記第2四族元素が実質的に含まれないシリサイド電極をさらに備えたことを特徴とする半導体集積回路。【請求項5】前記ゲート電極の第1四族元素はSiであり、前記ゲート電極の第2四族元素はGeであり、前記シリサイド電極はGeが実質的に含まれないCoSi_(y)層又はTiSi_(y)層であることを特徴とする請求項4に記載の半導体集積回路。」(特許請求の範囲)、「【解決手段】 nチャネルMISFETQnのゲート電極4Nが、少なくとも2種類の第1及び第2四族元素で形成された第1領域4gと第1四族元素で形成された第2領域4nとで構成される。pチャネルMISFETQｐのゲート電極4Pは同様に第1領域4gと第2領域4ｐとで構成される。第1領域4gは例えばSiGeで、第2領域4n、4ｐはそれぞれSiで形成される。ゲート電極4N、4P上にはそれぞれ第2領域4n、4ｐの少なくとも一部をシリサイド化したシリサイド電極8Gが形成される。」(【要約】の【解決手段】)、「【0013】本発明は上記課題を解決するためになされたものである。従って、本発明の第1の目的は、ゲート電極にドーピングされた不純物のチャネル領域側への漏れを防止することにより、安定した閾値電圧を得ることができ、電気的信頼性を向上させることができる絶縁ゲート型電界効果トランジスタ(MISFET:Metal Insulator Semiconductor Field Effect Transistor)を備えた半導体集積回路を提供することである。」、「【0026】(第1の実施の形態) ＜デバイス構造＞図1は本発明の第1の実施の形態に係る半導体集積回路の相補型MISFET部分を示す断面構造図、図2は相補型MISFETの平面図である。図1及び図2に示すように、本実施の形態において半導体集積回路は単結晶Siからなる低不純物濃度のp型半導体基板1を主体に構成され、この半導体集積回路には論理回路や記憶回路を構築する相補型MISFETが搭載される。【0027】相補型MISFETのnチャネルMISFETQnは、素子分離領域2で周囲を囲まれた領域内においてp型ウェル領域1Pの主面に形成される。このnチャネルMISFETQnはチャネル形成領域として使用されるp型ウェル領域1P、ゲート絶縁膜3、ゲート電極(制御電極)4N、ソース電極、ドレイン電極のそれぞれとして使用される一対の主電極5を備える。【0028】p型ウェル領域1Pは、半導体基板1の主面部に形成され、低い不純物濃度に設定される。素子分離領域2は、本実施の形態において、微細化に好適なSTI(Shallow Trench Isolation)で形成される。すなわち、素子分離領域2は、半導体基板1主面から深さ方向に向かって形成された溝と、この溝内に埋設され表面が平坦化された絶縁膜(例えば、SiO_(2)膜)で形成される。なお、素子分離領域2は、フィールド絶縁膜(LOCOS:Local Oxidation of Silicon)で形成してもよい。【0029】図3(A)はnチャネルMISFETQnの詳細な要部断面構造図である。nチャネルMISFETQnのゲート絶縁膜3には例えば5nmの膜厚で形成されたSiO_(2)膜が使用される。ゲート絶縁膜3は、必ずしもSiO_(2)膜には限定されず、窒化膜やオキシナイトライド膜等を使用することができる。【0030】本実施の形態において、ゲート電極4Nは、ゲート絶縁膜3側にこのゲート絶縁膜3に接して形成された下層の第1領域4gと、ゲート絶縁膜3とは離間され第1領域4g上に形成された上層の第2領域4nとを備えて形成される。第1領域4gは、種類が異なる少なくもと2種類の四族元素で形成された領域である。本実施の形態において、第1領域4gは、四族元素であるSiと、このSiとは異なる四族元素であるGeとを有するSi_(1-x)Ge_(x)で形成された領域である。第2領域4nは1種類の四族元素であるSiで形成された領域である。本実施の形態に係る相補型MISFETにおいてはデュアルゲート電極構造が採用されているので、nチャネルMISFETQnのゲート電極4Nにはn型不純物がドーピングされる。n型不純物にはAsが実用的に使用できる。【0031】図1に示すように、nチャネルMISFETQnはエクステンデッドソース・ドレイン構造で形成され、主電極5は、高不純物濃度のn型半導体領域5Hと、この半導体領域5Hとチャネル形成領域との間に配設された低不純物濃度のn型半導体領域5Lとで形成される。半導体領域5Lはゲート電極4Nに対して自己整合で形成される。半導体領域5Hはゲート電極4N及びその側壁に配設されたゲート側壁7に対して自己整合で形成される。【0032】このように構成されるnチャネルMISFETQnにおいては、低抵抗化を図るために、ゲート電極4Nにシリサイド電極8Gが、主電極5にシリサイド電極8Mがそれぞれ電気的に接続される。シリサイド電極8Gは、図1及び図3(A)に示すように、ゲート電極4Nの第2領域4n上に形成される。シリサイド電極8Gは、ゲート電極4Nの第2領域4nのシリサイド化、詳細には主電極5上のシリサイド電極8Mと同一製造工程で行われるサリサイド化により形成され、第2領域4nの少なくとも一部分をシリサイド化することにより形成される。本実施の形態において、シリサイド電極8GはCoSi_(y)膜で形成される。なお、シリサイド電極8Gには他にTiSi_(y)膜が実用的に使用できる。シリサイド電極8Mは、図1に示すように、主電極5、詳細には高不純物濃度の半導体領域5H上に形成され、半導体領域5Hのシリサイド化(サリサイド化)により形成される。シリサイド電極8Mは、シリサイド電極8Gと基本的には同一製造工程で同一導電層に形成されるので、シリサイド電極8Gと同様にCoSi_(y)膜で形成される。【0033】一方、相補型MISFETのpチャネルMISFETQｐは、図1及び図2に示すように、素子分離領域2で周囲を囲まれた領域内においてn型ウェル領域1Nの主面に形成される。このpチャネルMISFETQｐはチャネル形成領域として使用されるn型ウェル領域1N、ゲート絶縁膜3、ゲート電極(制御電極)4P、ソース電極、ドレイン電極のそれぞれとして使用される一対の主電極6を備える。【0034】n型ウェル領域1Nは、p型ウェル領域1Pとは別の領域において半導体基板1の主面部に形成され、比較的低い不純物濃度に設定される。【0035】図3(B)はpチャネルMISFETQｐの詳細な要部断面構造図である。pチャネルMISFETQｐのゲート絶縁膜3は、nチャネルMISFETQnのゲート電極3と同一製造工程で同一絶縁層に形成され、例えばSiO_(2)膜で形成される。【0036】nチャネルMISFETQnのゲート電極4Nと同様にpチャネルMISFETQｐのゲート電極4Pは、ゲート絶縁膜3側にこのゲート絶縁膜3に接して形成された下層の第1領域4gと、ゲート絶縁膜3とは離間され第1領域4g上に形成された上層の第2領域4ｐとを備えて形成される。第1領域4gは本実施の形態においてSi1-xGexで形成された領域であり、第2領域4ｐはSiで形成された領域である。デュアルゲート電極構造により、pチャネルMISFETQｐのゲート電極4Pにはp型不純物がドーピングされる。p型不純物にはBが実用的に使用できる。【0037】図1に示すように、pチャネルMISFETQｐはエクステンデッドソース・ドレイン構造で形成され、主電極6は、高不純物濃度のp型半導体領域6Hと、この半導体領域6Hとチャネル形成領域との間に配設された低不純物濃度のp型半導体領域6Lとで形成される。半導体領域6Lはゲート電極4Pに対して自己整合で形成される。半導体領域6Hはゲート電極4P及びその側壁に配設されたゲート側壁7に対して自己整合で形成される。【0038】このように構成されるpチャネルMISFETQｐにおいては、nチャネルMISFETQnと同様に低抵抗化を図るために、ゲート電極4Pにシリサイド電極8Gが、主電極6にシリサイド電極8Mがそれぞれ電気的に接続される。シリサイド電極8Gは、図1及び図3(A)に示すように、ゲート電極4Pの第2領域4ｐ上に形成される。シリサイド電極8Gは、ゲート電極4Pの第2領域4ｐのシリサイド化により形成され、第2領域4ｐの少なくとも一部分をシリサイド化(サリサイド化)することにより形成される。シリサイド電極8Mは、図1に示すように、主電極6の高不純物濃度の半導体領域6H上に形成され、半導体領域6Hのシリサイド化(サリサイド化)により形成される。シリサイド電極8G、シリサイド電極8MはいずれもCoSi_(y)膜で形成される。」、「【0043】図6はpチャネルMISFETQｐのゲート電極4Pの表面(サリサイド化前の表面)からの深さ(μm)とSiGe組成比とB濃度との関係を示す図である。同図6に示すp型不純物(アクセプター)としてのB濃度分布は、主電極6の高不純物濃度の半導体領域6Hを形成するためのBF_(2)をイオン注入により同一製造工程でゲート電極4Pにドーピングした後に、主電極6の活性化アニールを行った場合のB濃度分布である。図中、実線は本実施の形態に係るSiGeで形成された第1領域4gを有するゲート電極4PのB濃度を示し、破線はSiゲート電極のB濃度を示す。Siゲート電極においては、Bの拡散速度がAsの拡散速度に比べて速く、しかもドーピングされたBF_(2)のFがゲート絶縁膜中でのBの拡散を助長してしまうために、ゲート電極にドーピングされたBがチャネル形成領域に漏れてしまう。このようなB漏れはMOSFETの閾値電圧の制御性を悪化させてしまう。【0044】これに対して、本実施の形態に係るpチャネルMISFETQｐにおいては、ゲート電極4Pのゲート絶縁膜3近傍にSiGeで形成した第1領域4gを配設しており、Geの添加でゲート絶縁膜3近傍のBの拡散速度を減速させることができるので、ゲート電極4Pからゲート絶縁膜3を通してチャネル形成領域にB漏れ(Bのゲート絶縁膜3の突き抜け)を生じることがない。Si_(0.86)Ge_(0.16)中におけるBの拡散係数は、1000℃の温度環境下において、Si中のBの拡散係数に比べて0.5?0.1倍程度に小さくなるので、Bのゲート絶縁膜3中への拡散量を減少させ、チャネル形成領域へのBの突き抜けを効果的に抑制することができる。」、「【0069】(14)図17に示すように、半導体基板1上の全面に層間絶縁膜10を形成する。層間絶縁膜10は、本実施の形態において、スパッタリング法で成膜されたSi_(3)N_(4)膜10A、CVD法で成膜されたBPSG膜10Bのそれぞれを順次積層することにより形成される。層間絶縁膜10の表面はケミカルメカニカルポリッシング法により平坦化される。【0070】(15)nチャネルMISFETQnのシリサイド電極8G上、8M上、pチャネルMISFETQｐのシリサイド電極8G上、8M上において層間絶縁膜10に接続孔11を形成し、図18に示すように接続孔11内にコンタクトプラグ電極12を埋設する。コンタクトプラグ電極12は、本実施の形態においてスパッタリング法で成膜されたTi膜12A、選択CVD法で成膜されたW膜12Bのそれぞれを順次積層し、W膜12Bの表面側からケミカルメカニカルポリッシングで研磨することにより接続孔11内に埋設することができる。」、が、記載されている。また、図17を参照すると、「Si_(3)N_(4)膜10A」が、「シリサイド電極8G」の上に形成されていることが、示されている。以上の記載から、刊行物1には、以下の発明(以下、「刊行物1発明」という。)が記載されている。「半導体基板上にゲート絶縁膜を介して設けられたゲート電極のゲート絶縁膜側の第1領域がSiGeで形成され、前記ゲート電極のゲート絶縁膜から離間された第2領域がSiで形成された絶縁ゲート型電界効果トランジスタであって、前記ゲート電極の第2領域に接して形成されたシリサイド電極をさらに備え、前記シリサイド電極の上にSi_(3)N_(4)膜が形成されていることを特徴とする半導体集積回路。」第5.対比・判断 1.対比本願発明と刊行物1発明とを対比すると、刊行物1発明の「SiGeで形成され」た「ゲート電極のゲート絶縁膜側の第1領域」、「Siで形成された」「前記ゲート電極のゲート絶縁膜から離間された第2領域」、「Si_(3)N_(4)膜」は、それぞれ、本願発明の「ゲート電極」の「シリコンゲルマニウム層」、「ゲート電極」の「該シリコンゲルマニウム層の上に形成された上部シリコン層」、「シリコン窒化膜」に相当する。また、刊行物1発明の「ゲート電極」は、本願発明の「ゲート電極」に相当する。また、刊行物1発明の「シリサイド電極」は、金属を含有する層である点において、本願発明の「金属層」に相当する。また、刊行物1発明の「半導体集積回路」は、本願発明の「半導体装置」に相当する。すると、本願発明と刊行物1発明とは、「半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極は、シリコンゲルマニウム層と、該シリコンゲルマニウム層の上に形成された上部シリコン層と、前記上部シリコン層の上に形成された金属を含有する層とを有し、前記ゲート電極の上にシリコン窒化膜が形成されていることを特徴とする半導体装置。」の点で一致し、以下の点で相違している。本願発明は、「ゲート電極」が「金属層」を有するのに対して、刊行物1発明は、「ゲート電極」に「シリサイド電極」を備える点(以下、「相違点1」という。)。 2.判断 2-1.そこで、上記相違点1について検討すると、例えば、以下の周知文献1又は2に記載されているように、半導体装置において、ゲート電極の低抵抗化を図るために、ゲート電極として、半導体材料層の上に金属層を設けることは周知技術である。 (a)周知文献1.特開平5-259451号公報(原審の拒絶査定の周知例)(図19及び図23、並びに、0005段落及び0010段落には、従来の技術として、「【0005】このMOSトランジスタは、1対のソース・ドレイン拡散領域107、ゲート酸化膜105、多結晶シリコン膜101と高融点金属またはそのシリサイド層102よりなるゲート電極配線層とを含んでいる。・・・この多結晶シリコン膜101の表面上に高融点金属またはそのシリサイド層102が形成されている。この多結晶シリコン膜101と高融点金属またはそのシリサイド層102よりなるゲート電極配線層は分離酸化膜103に取囲まれる領域(素子形成領域)を縦断するように形成されている。また多結晶シリコン膜101と高融点金属またはそのシリサイド層102は、分離酸化膜103上と素子形成領域上の両方に均一な厚みで形成されている。」こと、「【0010】図23を参照して、写真製版およびエッチング技術により、高融点金属またはそのシリサイド層102aと多結晶シリコン膜101aが順次エッチング除去される。このエッチング除去により、多結晶シリコン膜101と高融点金属またはそのシリサイド層102よりなるゲート電極配線層が形成される。このゲート電極配線層は、素子形成領域を縦断するように形成されており、かつ半導体基板104と分離酸化膜103とから構成される段差に沿って均一な厚みで形成される。」ことが、記載されている。 (b)周知文献2.特開2000-49346号公報(原審の拒絶査定の周知例)(図3、図9、及び図11、並びに、0002段落、0004段落、0028段落、0035段落、及び0036段落には、「【0002】【従来の技術】近年、素子の高速化に対する要請に対応すべく、MOSFETのゲート電極材料として、タングステンなどの金属やタングステンシリサイドなどの金属シリサイドが広く用いられるようになってきている。図9はその一例を示すものである。このMOSFETはシリコン基板1上にゲート酸化膜10を介してゲート電極が設けられている。ゲート電極は、リンドープポリシリコンからなる多結晶シリコン膜3の下層部と、タングステンシリサイド膜8の上層部とを有している。ゲート電極をこのような2層構造とすることにより、ゲート電極が低抵抗化し、素子の高速化を図ることが可能となる。」こと、「【0004】まず、熱酸化によりシリコン基板表面にゲート酸化膜となる膜厚10nm程度のシリコン酸化膜2を形成する。次いでその上に、多結晶シリコン膜3、タングステン膜8をCVD法により成膜する。膜厚はそれぞれ100nm程度とする。この多結晶シリコン膜3、タングステン膜8の不要箇所を除去してゲート電極形状にパターニングする(図11(a))。」こと、「【0028】本発明の半導体装置の製造方法において、金属膜とは、金属材料からなる膜であって金属シリサイド膜も含む。たとえばタングステン、アルミニウム、銅、タングステンシリサイド、チタンシリサイド、モリブデンシリサイド、およびコバルトシリサイドからなる群から選ばれる一種または二種以上の材料からなることが好ましい。このような材料を用いることによりゲート電極の低抵抗化を図ることができる。」こと、「【0035】この多結晶シリコン膜3を、100nm程度ドライエッチングした(図3(b))。エッチングに際しては、HBｒ、Cl_(2)、O_(2)を含む混合ガスを用いた。【0036】次に全面に膜厚500nmのタングステン膜8を形成した後、CMPによる平坦化を行い、ゲート電極部にのみタングステン膜8が埋め込まれた形状とし、MOSFETを完成した(図3(c))。」ことが、記載されている。 2-2.また、刊行物1の「pチャネルMISFETQｐにおいては、nチャネルMISFETQnと同様に低抵抗化を図るために、ゲート電極4Pにシリサイド電極8Gが、主電極6にシリサイド電極8Mがそれぞれ電気的に接続される。」(【0038】段落)という記載によれば、ゲート電極4Pに接続されるシリサイド電極8Gも、上記周知技術である金属層と同様に、ゲート電極の低抵抗化を図るために用いられていることが、明らかである。すると、刊行物1発明の「シリサイド電極」に換えて、上記周知技術である金属層を用い、本願発明のごとく、「ゲート電極」が「上部シリコン層の上に形成された金属層」を有するようにすることは、当業者が適宜変更できた程度のことと認められる。したがって、本願発明は、刊行物1発明及び上記周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。第6.むすび以上のとおり、本願の請求項1に係る発明は、特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項についての検討をするまでもなく、本願は拒絶すべきものである。よって、結論のとおり審決する。
審理終結日	2008-05-07
結審通知日	2008-05-13
審決日	2008-05-27
出願番号	特願2000-226559(P2000-226559)
審決分類	P 1 8・ 121- Z (H01L) P 1 8・ 57- Z (H01L)
最終処分	不成立
前審関与審査官	井原純、川村裕二
特許庁審判長	北島健次
特許庁審判官	松田成正河合章
発明の名称	半導体装置及びその製造方法
代理人	小山廣毅
代理人	今江克実
代理人	関啓
代理人	二宮克也
代理人	前田弘
代理人	井関勝守
代理人	竹内宏
代理人	嶋田高久
代理人	竹内祐二
代理人	藤田篤史
代理人	杉浦靖也
代理人	原田智雄

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