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審決分類 審判 訂正 ただし書き3号明りょうでない記載の釈明 訂正する G11C
審判 訂正 ただし書き2号誤記又は誤訳の訂正 訂正する G11C
審判 訂正 4項(134条6項)独立特許用件 訂正する G11C
審判 訂正 ただし書き1号特許請求の範囲の減縮 訂正する G11C
審判 訂正 2項進歩性 訂正する G11C
管理番号 1181371
審判番号 訂正2008-390047  
総通号数 105 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2008-09-26 
種別 訂正の審決 
審判請求日 2008-04-25 
確定日 2008-06-24 
訂正明細書 有 
事件の表示 特許第3040625号に関する訂正審判事件について、次のとおり審決する。 
結論 特許第3040625号に係る明細書及び図面を本件審判請求書に添付された訂正明細書及び図面のとおり訂正することを認める。 
理由 1.審判請求の要旨
本件審判請求の要旨は、特許第3040625号(平成5年1月26日出願、平成12年3月3日設定登録)の願書に添付された明細書(以下、「本件特許明細書」という。)を、本件審判請求書に添付された訂正明細書のとおり訂正することを求めるものである。

2.訂正事項
(1)訂正事項1
「【請求項7】 複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、上記本体側メモリセルアレイの本体側ワード線とデコード線とを第1の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第2の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第1,第2の接続手段を介して駆動するように構成されたデコーダと、
上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段とを備えたことを特徴とする半導体記憶装置。」を、
「【請求項7】 複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、
上記本体側メモリセルアレイの本体側ワード線とデコード線とを第1の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第2の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第1,第2の接続手段を介して駆動するように構成されたデコーダと、
上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段とを備え、
上記デコード線は複数設けられ、上記ワード線駆動信号発生回路は、上記複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含み、
上記メモリ置換手段は、
アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、
アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、
本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させることを特徴とする半導体記憶装置。」と訂正すること。

(2)訂正事項2
「【請求項8】 請求項7記載の半導体記憶装置において、
上記メモリ置換手段は、
予め欠陥メモリセルの番地を記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、
アドレス信号に応じて、アドレス信号の番地に対応する本体側メモリセルのワード線を選択するプリデコード信号を出力するプリデコーダと、
上記ワード線駆動信号発生回路にプリデコーダのプリデコード信号を接続する一方、冗長使用判定回路から冗長使用信号が出力されているときには、プリデコード信号に代えて、ワード線駆動信号発生回路に冗長使用信号を接続するデコード信号切換回路とを有することを特徴とする半導体記憶装置。」を、
「【請求項8】 複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、
上記本体側メモリセルアレイの本体側ワード線とデコード線とを第1の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第2の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第1,第2の接続手段を介して駆動するように構成されたデコーダと、
上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段とを備え、
上記メモリ置換手段は、
予め欠陥メモリセルの番地を記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、
アドレス信号に応じて、アドレス信号の番地に対応する本体側メモリセルのワード線を選択するプリデコード信号を出力するプリデコーダと、
上記ワード線駆動信号発生回路にプリデコーダのプリデコード信号を接続する一方、冗長使用判定回路から冗長使用信号が出力されているときには、プリデコード信号に代えて、ワード線駆動信号発生回路に冗長使用信号を接続するデコード信号切換回路とを有することを特徴とする半導体記憶装置。」と訂正すること。

(3)訂正事項3
本件特許明細書の段落【0024】の「メモリ置換手段とを設ける構成」を、
「メモリ置換手段とを設け、上記デコード線は複数設けられ、上記ワード線駆動信号発生回路は、上記複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含み、上記メモリ置換手段は,アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる構成」と訂正するとともに、
同段落の「構成としたたものである。」を、
「構成としたものである。」に訂正すること。

(4)訂正事項4
本件特許明細書の段落【0025】の「請求項8の発明の講じた手段は、上記請求項7の発明において」を、
「請求項8の発明の講じた手段は、複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、上記本体側メモリセルアレイの本体側ワード線とデコード線とを第1の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第2の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第1,第2の接続手段を介して駆動するように構成されたデコーダと、上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段とを設け」と訂正すること。

(5)訂正事項5
本件特許明細書の段落【0037】の「請求項8の発明では、上記請求項7の発明において、アドレス信号の番地が」を、
「請求項8の発明では、アドレス信号の番地が」と訂正すること。

(6)訂正事項6
本件特許明細書の段落【0075】の2箇所の「プリコード信号」を、
各々「プリデコード信号」と訂正すること。

(7)訂正事項7
本件特許明細書の段落【0090】の「請求項8の発明によれば、上記請求項7の発明において、メモリ置換手段を、」を「請求項8の発明によれば、メモリ置換手段を、」と訂正すること。

3.訂正の目的の適否、新規事項の有無、拡張・変更の存否
(1)訂正事項1
(1-1)訂正前の請求項7に係る発明に、「上記デコード線は複数設けられ、」を追加すること(訂正事項1a)は、訂正前の請求項7に係る発明の「デコード線」を複数設ける点を限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の「本体側メモリセルアレイのワード線及び予備メモリセルアレイのワード線は、それぞれワード線駆動用トランジスタを介して共通のデコード線に接続され、」(段落【0048】)、「本実施例4では、単一のメモリセルブロック内に予備メモリセルアレイ2と本体側メモリセルアレイ3とが配設され、本体側メモリセルアレイ3と予備メモリセルアレイ2とは、単一のロウデコーダ4に共通のデコード線で接続されている。」(段落【0074】)との記載及び図4、8から、デコード線が複数設けられていることは明らかである。
したがって、訂正事項1aについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-2)訂正前の請求項7に係る発明に「上記ワード線駆動信号発生回路は、上記複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含み、」を追加すること(訂正事項1b)は、訂正前の請求項7に係る発明の「ワード線駆動信号発生回路」について、複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含む点を限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の「このロウデコーダ4には、… 該デコード回路41に駆動信号を出力する要素WD0?WD3からなるワード線駆動信号発生回路21と、 … が設けられている。」(段落【0048】)、「本体側メモリセルアレイのワード線及び予備メモリセルアレイのワード線は、それぞれワード線駆動用トランジスタを介して共通のデコード線に接続され、さらに共通のデコード線はワード線駆動信号発生回路21に接続されている。」(段落【0048】)、「このロウデコーダ4には、 … 該デコード回路41に駆動信号を出力する要素WD0?WD3からなるワード線駆動信号発生回路21と、 … が設けられている。」(段落【0074】)、「本体側メモリセルアレイのワード線及び予備メモリセルアレイのワード線とは共通のデコード線によりワード線駆動信号発生回路21に接続されている。」(段落【0074】)との記載及び図4、8には、ワード線駆動信号発生回路が、複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含むことが示されている。
したがって、訂正事項1bについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-3)訂正前の請求項7に係る発明に、「上記メモリ置換手段は、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、」を追加すること(訂正事項1c)は、訂正前の請求項7に係る発明の「メモリ置換手段」が、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路を備える点で限定したものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の「上記本体側メモリセルアレイ3a?3d内の欠陥メモリセルを予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路20l,20ｒ」(段落【0042】)、「各冗長使用判定回路20の各要素SD0?SD3にはあらかじめ欠陥を含む本体側ワード線の番地が記憶されている。」(段落【0076】)及び「入力されたアドレス信号の番地が冗長使用判定回路20の要素SD0に記載された番地と一致した場合、冗長使用判定回路20の要素SD0からは冗長使用信号が出力され、」(段落【0078】)との記載及び図1、8から、メモリ置換手段の一部として、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路を備えることは明らかである。
したがって、訂正事項1cについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-4)訂正前の請求項7に係る発明に、「アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、」を追加すること(訂正事項1d)は、訂正前の請求項7に係る発明の「メモリ置換手段」が、アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路を有する点で限定するものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の「上記ロウプリデコーダ5l,5ｒ及び冗長エンコーダ8l,8ｒの出力のいずれかを選択するデコード信号選択回路9l,9ｒとが配設されている。」(段落【0042】)、「図3は、ロウプリデコーダ5及びデコード信号選択回路9の構成を示す(各ロウプリデコーダ5l,5ｒ及びデコード信号選択回路9l,9ｒは基本的に同じ構成である)。図3に示すように、ロウプリデコーダ5には、3つのプリデコーダA?Cが配置されており、各プリデコーダA?Cにはそれぞれ4本のデコード線が設けられていて、プリデコーダAのデコード線と上記冗長デコード信号11(マトリクス信号RA0?RA3)を入力するデコード線とがOR回路で組み合わされて、本体側ワード線を選択する信号WP0?WP3を出力し、プリデコーダBのデコード線と上記冗長デコード信号11ｒ(マトリクス信号RB0?RB3)を入力するデコード線とがOR回路で組み合わされて第1ゲート電圧印加信号XPA0?XPA3に、プリデコーダCのデコード線の信号がそのまま第2ゲート電圧印加信号XPB0?XPB4に変換されるようになされている。」(段落【0047】)、「図3に示すように、デコード信号線WP0-WP3に、冗長選択時には冗長デコード信号が、本体側ワード線選択時にはプリデコード信号が送出される。したがって、図4に示すデコード回路4のような構成により、デコード信号線WP0-WP3に、冗長選択時には冗長デコード信号が、本体側ワード線選択時にはプリデコード信号が送出される。」(段落【0048】)との記載及び図3、並びに本件特許明細書の「さらに、半導体記憶装置には、アドレス信号を受けてプリコード信号10を出力するロウプリデコーダ5と、デコード信号切換回路19と、要素SD0?SD3からなる冗長使用判定回路20とが配設されている。上記デコード信号切換回路19は、上記冗長使用判定回路20の各要素SD0?SD3の出力を入力とし、いずれかの要素SD0?SD3の作動に応じて本体側メモリ停止信号18を出力するOR素子からなる停止信号出力部191と、該停止信号出力部191からの本体側メモリ停止信号を反転するインバータ192と、該インバータ192の出力及び上記ロウプリデコーダ5のプリコード信号10を入力とする4個のAND素子からなるAND回路193と、該AND回路193の各AND素子の出力及び上記冗長使用判定回路20の各要素SD0?SD3の出力をそれぞれ入力とする4個のOR素子からなるOR回路194とからなる。上記OR回路194の各OR素子の出力側はワード線駆動信号発生回路21の各要素WD0?WD3にプリデコード線WP0?WP3を介して接続されている。」(段落【0075】)、「欠陥を含まない本体側ワード線に対応する番地が入力された場合、ロウプリデコーダ5から選択された本体側ワード線に対応するプリデコード信号10が出力される。冗長使用判定回路20の各要素SD0?SD3からは記憶されている番地と入力された番地が一致しない時は信号は出力されないので、停止信号出力部191からは本体側メモリ停止信号18が出力されない。したがって、インバータ192の出力は“1”となり、AND回路193では、ロウプリデコーダ5からのプリデコード信号10を受けるAND素子だけが“1”となって、プリデコード線WP0?WP3には当該番地の本体側ワード線に対応するプリデコード信号10が出力され、対応するワード線駆動信号発生回路21の要素WD0?WD3からワード線駆動信号が出力される。一方、停止信号出力部191から本体側メモリ停止信号18が出力されないので、予備側ワード線駆動用トランジスタのゲート電圧は“0”状態になり、予備側ワード線は選択されない。そして、ゲート電圧切換回路42の出力のうちプリデコード信号10に対応する本体側メモリセルが配置されるメモリセルアレイに接続されるAND回路の出力は“1”になる。これにより、入力アドレス信号に対応する番地の本体側ワード線が選択される。」(段落【0077】)、「一方、冗長使用判定回路20の要素SD0に記憶された欠陥メモリセルの番地が入力された場合について説明する。入力されたアドレス信号の番地が冗長使用判定回路20の要素SD0に記載された番地と一致した場合、冗長使用判定回路20の要素SD0からは冗長使用信号が出力され、さらに停止信号出力部191から本体側メモリ停止信号18が出力される。これにより、ロウデコーダ4のゲート電圧切換回路42からの出力はいずれも“0”となって、本体側ワード線は非選択となる。また、本体側メモリ停止信号18によって、AND回路193からは、プリデコード信号10の出力ではなく、冗長使用判定回路20の要素SD0からの冗長使用信号がプリデコード線WP0に出力される。そして、停止信号出力部191からの本体側メモリ停止信号18により、予備側メモリセルアレイ2のワード線に接続されるトランジスタのゲート電圧がいずれも“1”になり、この結果、予備側ワード線SWL0が選択される。」(段落【0078】)、「冗長使用判定回路20の要素数とワード線駆動信号発生回路21のデコード線数とを等しくしておき、冗長使用判定回路20の要素SD0?SD3からの冗長使用信号でワード線駆動信号発生回路21の各要素WD0?WD3を直接選択する」(段落【0080】)との記載及び図8から、メモリ置換手段の一部として、「アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路」を備えていることは明らかである。
したがって、訂正事項1dについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-5)訂正前の請求項7に係る発明に、「本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、」を追加すること(訂正事項1e)は、訂正前の請求項7に係る発明の「ワード線駆動信号発生回路」が本体側メモリセルを選択するときの動作を限定するものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の上記段落【0042】、段落【0047】、段落【0048】、段落【0075】、段落【0077】の記載及び図3、8から、「本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ」ることは明らかである。
したがって、訂正事項1eについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
(1-6)訂正前の請求項7に係る発明に、「予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」を追加すること(訂正事項1f)は、訂正前の請求項7に係る発明の「ワード線駆動信号発生回路」が予備メモリセルを選択するときの動作を限定するものであって、特許請求の範囲の減縮を目的とするものである。
そして、本件特許明細書の上記段落【0042】、段落【0047】、段落【0048】、段落【0075】、段落【0078】、段落【0080】の記載及び図8から、「予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」ことは明らかである。
したがって、訂正事項1fについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。

また、訂正事項1aないし1fについての訂正は、全体として判断しても、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

(2)訂正事項2
訂正事項2についての訂正は、訂正前の請求項7に記載された発明を特定するための事項を記載して、補正前の請求項7を引用する形式から独立形式に変更するものであるから、明りょうでない記載の釈明を目的とするものである。
また、訂正事項2についての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであって、なおかつ、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

(3)訂正事項3
訂正事項3についての訂正は、訂正事項1についての訂正に伴い、訂正後の請求項7に係る発明と本件特許明細書の記載を整合させるとともに、明らかな誤記を訂正したものであるから、明りょうでない記載の釈明及び誤記の訂正を目的とするものである。
また、訂正事項3についての訂正内容は、訂正事項1についての訂正内容と実質的に同じであり、上記(1)において検討したとおりの理由により、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであって、さらに、そのうちの誤記の訂正を目的とする訂正については、明らかな冗字を削除するものにすぎないから、当該訂正が、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内であることは明らかである。また、訂正事項3についての訂正が、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

(4)訂正事項4
訂正事項4についての訂正は、訂正事項2についての訂正に伴い、訂正後の請求項8に係る発明と本件特許明細書の記載を整合させるものであるから、明りょうでない記載の釈明を目的とするものである。
また、訂正事項4についての訂正内容は、訂正事項2についての訂正内容と実質的に同じであり、上記(2)において検討したとおりの理由により、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであって、なおかつ、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

(5)訂正事項5
訂正事項5についての訂正は、訂正事項2についての訂正に伴い、訂正後の請求項8に係る発明と本件特許明細書の記載を整合させるものであるから、明りょうでない記載の釈明を目的とするものであり、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであって、なおかつ、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

(6)訂正事項6
訂正事項6についての訂正は、「プリデコ一ド信号」の意味であることが明らかな「プリコード信号」の記載を、本来の意味を表す記載に訂正したものであるから、誤記の訂正を目的とするものであり、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであって、なおかつ、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

(7)訂正事項7
訂正事項7についての訂正は、訂正事項2についての訂正に伴い、訂正後の請求項8に係る発明と本件特許明細書の記載を整合させるものであるから、明りょうでない記載の釈明を目的とするものであり、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであって、なおかつ、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。

以上のとおり、本件訂正審判の請求は、平成6年改正前の特許法第126条第1項及び第2項の規定に適合し、特許請求の範囲を訂正する訂正事項1についての訂正は、同法同条第1項ただし書き第1号に掲げる「特許請求の範囲の減縮」を目的とするものである。

そこで、以下では、本件訂正後における特許請求の範囲の請求項7に記載されている事項により構成される発明が同法同条第3項に規定された独立特許要件を満たすか否かについて検討する。

4.独立特許要件
(1)本件訂正後における特許請求の範囲請求項7に記載されている事項により構成される発明

本件訂正後における特許請求の範囲請求項7に記載されている事項により構成される発明は以下のとおりである。
「【請求項7】 複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、
上記本体側メモリセルアレイの本体側ワード線とデコード線とを第1の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第2の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第1,第2の接続手段を介して駆動するように構成されたデコーダと、
上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段とを備え、
上記デコード線は複数設けられ、上記ワード線駆動信号発生回路は、上記複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含み、
上記メモリ置換手段は、
アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、
アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、
本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させることを特徴とする半導体記憶装置。」(以下、「訂正発明」という。)

(2)刊行物に記載された発明
(a)刊行物1:特開平2-192092号公報
本件特許について請求された無効2005-80174号審判事件において、甲第1号証として提示された、本件特許の優先権主張日の前に日本国内において頒布された刊行物1には、「半導体記憶装置」(発明の名称)に関して、第9図ないし第14図とともに、以下の事項が記載されている。

「第9図は、冗長回路を備えた従来の半導体記憶装置の構成を示すブロック図である。」(第1頁右下欄第2行ないし第3行)

「第9図において、メモリセルアレイ1は、複数行および複数列に配列された複数のメモリセルを含む。また、メモリセルアレイ1は、複数行に配列されたスペアメモリセルからなるスペア行2および複数列に配列されたスペアメモリセルからなるスペア列3を含む。メモリセルアレイ1の複数行に対応して複数のワード線が設けられ、複数列に対応して複数のビット線が設けられている。
一方、RASバッファ4は、外部から与えられるロウアドレスストローブ信号/RASに応答して、行アドレスバッファ5,/φ_(P)発生回路6,φ_(X)発生回路7,およびセンスアンプ制御回路8を活性化させる。/φ_(P)発生回路6およびφ_(X)発生回路7は、所定のタイミングでそれぞれプリチャージ/φ_(P)および駆動信号φ_(X)を発生する。行アドレスバッファ5は、外部から与えられるアドレス信号A_(0)?A_(7)をラッチし、それらの一部を行アドレス信号RA_(2)?RA_(7)として行プリデコーダ9に与え、残りを行アドレス信号RA_(0)?RA_(1)としてφ_(X)サブデコーダ10に与える。行プリデコーダ9は、行アドレスバッファ5から与えられる行アドレス信号RA_(2)?RA_(7)をプリデコードし、行選択信号X_(i)、X_(j)、X_(k)を行デコーダ群11およびスペア行デコーダ12に与える。行デコーダ群11は、/φ_(P)発生回路6からのプリチャージ信号/φ_(P)に応答して、行選択信号X_(i),X_(j),X_(k)に基づいてメモリセルアレイ1の4行を選択する。φ_(X)サブデコーダ10は、φ_(X)発生回路7からの駆動信号φ_(X)に応答して、行アドレスバッファ5から与えられる行アドレス信号RA_(0),RA_(l)に基づいてサブデコード信号φ_(X1)?φ_(X4)をワードドライバ群13に与える。ワードドライバ群13は、サブデコード信号φ_(X1)?φ_(X4)に応答して、行デコーダ群11またはスペア行デコーダ12により選択された4行のうち1行のワード線を駆動する。その駆動されたワード線に接続されたメモリセル内の情報が各ビット線上に読出される。センスアンプ制御回路8は所定のタイミングでセンスアンプ群14を動作させる。センスアンプ群14は各ビット線上の情報を増幅する。」(第1頁右下欄第9行ないし第2頁右上欄第8行)(審決注:アッパーラインがシステム上入力できないため、「/」をアッパーラインの代わりとして用いた。以下同様。)

「ところで、製造段階において、不良のメモリセルが生じることがある。また、断線したような不良のワード線が生じることもある。このように一部分にのみ不良が生じた場合に半導体チップ上に形成された半導体記憶装置全体を不良品として取扱うのは、経済上好ましくない。そこで、選択された行の中に不良のメモリセルや不良のワード線が含まれている場合には、スペア行デコーダ12によってその不良の行の代わりにスペア行2が選択されるように予め設定される。また、選択された列の中に不良のメモリセルや不良のビット線が含まれている場合には、スペア列デコーダ20によってその不良の列の代わりにスペア列3が選択されるように予め設定される。このようにして、製造歩留りの向上が図られている。
第10図は、第9図に含まれる行プリデコーダ9の一部分の構成を示す図であり、特に行選択信号X_(i)を発生するための回路部分が示されている。ここでX_(i)はX_(1),X_(2),X_(3),X_(4)のいずれかを意味している。
ゲート回路91は、行アドレス信号RA_(2)を受け、それと同じ信号RA_(2)とその行アドレス信号RA_(2)を反転させた信号/RA_(2)とを出力する。ゲート回路92は、行アドレス信号RA_(3)を受け、それと同じ信号/RA_(3)とその行アドレス信号RA_(3)を反転させた信号RA_(3)とを出力する。ゲート回路93,94,95,96には、それぞれ信号RA_(2),/RA_(2)のいずれか一方および信号RA_(3),/RA_(3)のいずれか一方が入力される。ゲート回路93?96に入力される信号RA_(2)または/RA_(2)および信号RA_(3)または/RA_(3)の組合わせは、互いに異なっている。ゲート回路93?96からは、それぞれ行選択信号X_(1)?X_(4)が出力される。行アドレス信号RA_(2)およびRA_(3)のレベルに応じて、行選択信号X_(1)?X_(4)のうちいずれか1つが“H”レベルとなり、他はすべて”L”レベルとなる。
なお、第9図における行選択信号X_(j)はX_(5),X_(6),X_(7),X_(8)のいずれかを意味し、X_(k)はX_(9),X_(10),X_(11),X_(12)のいずれかを意味している。行選択信号X_(5)?X_(8)は行アドレス信号RA_(4)およびRA_(5)により第10図の場合と同様にして作成され、行選択信号X_(9)?X_(12)は行アドレス信号RA_(6)およびRA_(7)により第10図の場合と同様にして作成される。
第11図は、第9図に含まれるφ_(X)サブデコーダ10の構成を示す図である。φ_(X1)発生回路101,φ_(X2)発生回路102,φ_(X3)発生回路103,およびφ_(X4)発生回路104は、それぞれ行アドレス信号RA_(0)またはその反転信号/RA_(0)および行アドレス信号RA_(1)またはその反転信号/RA_(1)を受け、駆動信号φ_(X)に応答してサブデコード信号φ_(X1),φ_(X2),φ_(X3),φ_(X4)を出力する。行アドレス信号RA_(0),RA_(1)および反転信号/RA_(0),/RA_(1)のレベルに応じて、サブデコード信号φ_(X1),φ_(X2),φ_(X3),φ_(X4)のうちいずれか1つが“H”レベルとなり、他はすべて“L”レベルとなる。
第12図は、第9図に含まれるメモリセルアレイ1およびその周辺部の詳細な構成を示す図である。
メモリセルアレイ1内には、4m本のワード線WLおよび複数のビット線対BL,/BLが互いに交差するように配置されている。ここでmは正の整数である。また、これらのワード線WLの側方には、4本のスペアワード線SWLが配置されている。各ワード線WLとビット線BLまたは/BLとの交点にはメモリセルMCが設けられ、各スペアワード線SWLとビット線BLまたは/BLとの交点にはスペアメモリセルSMCが設けられている。4m本のワード線WLおよび4本のスペアワード線SWLに対応して(4m+4)個のワードドライバ13aが設けられている。各ワード線WLおよび各スペアワード線SWLは対応するワードドライバ13aに接続されている。4m本のワード線WLおよびワードドライバ13aは、各々が4本のワード線WLおよび4つのワードドライバ13aからなるm組に区分される。それらのm組に対応してm個の行デコーダ11aが設けられている。各行デコーダllaにより、対応する組の4つのワードドライバ13aが選択される。また、4本のスペアワード線SWLおよび4つのワードドライバ13aに対応して1つのスペア行デコーダ12が設けられている。そのスペア行デコーダ12により、対応する4つのワードドライバ13aが選択される。」(第2頁左下欄第19行ないし第3頁右下欄第3行)

「次に、第12図に示される回路の動作について説明する。
行選択信号X_(i),X_(j),X_(k)に基づいて、行デコーダ11aのうちいずれか1つが選択される。その選択された行デコーダ11aは、対応する組の4つのワードドライバ13aを駆動する。サブデコード信号φ_(X1)?φ_(X4)に応じて、その4つのワードドライバ13aのうち1つが対応するワード線WLを駆動する。」(第3頁右下欄第9行ないし第17行)

「製造段階で不良のメモリセルまたは不良のワード線が形成された場合には、その不良のメモリセルまたは不良のワード線に対応する行デコーダ11aが選択される代わりに、スペア行デコーダ12が選択される。すなわち、不良のメモリセルまたは不良のワード線に対応する行デコーダ11aを選択するためのアドレス信号が与えられると、その行デコーダ11aの代わりにスペア行デコーダ12が選択される。そして、サブデコード信号φ_(X1)?φ_(X4)に応じて、そのスペア行デコーダ12に接続されるワードドライバ13aのうち1つが対応するスペアワード線SWLを駆動する。
第13図は、第12図に含まれる行デコーダ11aおよびワードドライバ13aの具体的な回路構成を示す図である。」(第4頁左上欄第7行ないし右上欄第1行)

「各行デコーダ11aのノードN1,N2は、対応する組の4つのワードドライバ13aに接続されている。各ワードドライバ13aはNチャネルMOSトランジスタQ8,Q9,Q10からなる。トランジスタQ9は、サブデコード信号φ_(X1)?φ_(X4)のいずれか1つとワード線WLとの間に結合され、そのゲートはトランジスタQ8を介して対応する行デコーダ11aのノードN2に接続されている。トランジスタQ10は、ワード線WLと接地電位との間に結合され、そのゲートは対応する行デコーダ11aのノードN1に接続されている。トランジスタQ8のゲートは電源電位V_(CC)に結合されている。各組内の各ワードドライバ13aはそれぞれ異なるサブデコード信号φ_(X1),φ_(X2),φ_(X3),またはφ_(X4)に結合されている。」(第4頁左下欄第12行ないし右下欄第6行)

「或る行デコーダ11aの代わりにスペア行デコーダ12が選択されるようにするには、リンク素子LN1?LN12のうちその行デコーダ11aに対応するリンク素子を予め溶断しておく。」(第5頁左下欄第2行ないし第5行)

「次に、不良のメモリセルMCまたは不良のワード線WLに対応する行デコーダ11a(以下、不良デコーダという)が選択される場合について説明する。プリチャージ/φ_(P)が“H”レベルに立上がった後、その選択された不良デコーダllaに与えられる行選択信号X_(i),X_(j),X_(k)はすべて“H”レベルとなる。しかし、その不良デコーダ11aのリンク素子LN0は予め溶断されているので、ノードN1の電位は“H”レベル,ノードN2の電位は“L”レベルのまま変化しない。したがって、この不良デコーダllaに対応する4つのワードドライバ13aが選択されず、サブデコード信号φ_(X1)?φ_(X4)のいずれかが“H”レベルに立上がっても対応するワード線WLの電位は“L”レベルのまま変化しない。このとき、不良デコーダ1laの代わりにスペア行デコーダ12が選択され、その結果スペアワード線SWLのうち1つが“H”レベルに立上がる。
上記の場合、アドレス信号により選択されない行デコーダ11a(非選択デコーダ)においては与えられる行選択信号X_(i),X_(j),X_(k)のうち少なくとも1つが“L”レベルとなるので、ノードN1の電位は“H”レベル,ノードN2の電位は“L”レベルのまま変化しない。したがって、対応するワード線WLの電位は“L”レベルに保たれる。
以上のようにして、製造段階で不良のメモリセルが生じたり不良のワード線が生じても、不良デコーダをスペアデコーダで置換することによって正常な半導体記憶装置として使用することができる。」(第6頁右上欄第18行ないし右下欄第8行)

したがって、刊行物1には、以下の発明(以下、「刊行物1発明」という。)が開示されていると認められる。

「複数行および複数列に配列された複数のメモリセルを含むメモリセルアレイ1を含む半導体装置であって、前記メモリセルアレイ1が、複数行に配置されたスペアメモリセルからなるスペア行2および複数列に配列されたスペアメモリセルからなるスペア列3を含む半導体記憶装置において、
外部から与えられるアドレス信号A_(0)?A_(7)の一部を行アドレス信号RA_(2)?RA_(7)として行プリデコーダ9に与え、残りを行アドレス信号RA_(0)?RA_(1)としてφ_(X)サブデコーダ10に与える行アドレスバッファ5と、
行アドレスバッファ5から与えられる行アドレス信号RA_(2)?RA_(7)をプリデコードし、行選択信号X_(i),X_(j),X_(k)を行デコーダ群11およびスペア行デコーダ12に与える行プリデコーダ9と、
行アドレス信号RA_(0)またはその反転信号/RA_(0)および行アドレス信号RA_(1)またはその反転信号/RA_(1)を受け、所定のタイミングで発生する駆動信号φ_(X)に応答して、いずれか1つが“H”レベルとなり、他はすべて“L”レベルとなるサブデコード信号φ_(X1),φ_(X2),φ_(X3),φ_(X4)を出力するφ_(X1)発生回路101、φ_(X2)発生回路102、φ_(X3)発生回路103、およびφ_(X4)発生回路104からなるφ_(X)サブデコーダ10と、
4m本のワード線WLおよび4本のスペアワード線SWLの各々に対応して接続された(4m+4)個のワードドライバ13aと、
4m本のワード線WLおよび4m個のワードドライバ13aは、4本のワード線WLおよび4つのワードドライバ13aからなる組に区分され、それらのm組に対応するm個の行デコーダ11aと、
4本のスペアワード線SWLおよび4つのワードドライバ13aに対応する1つのスペア行デコーダ12とが設けられ、
各ワードドライバ13aはNチャネルMOSトランジスタQ8、Q9、Q10からなり、トランジスタQ9は、サブデコード信号φ_(X1)?φ_(X4)のうち1つとワード線WLとの間に結合され、そのゲートはトランジスタQ8を介して対応する行デコーダ11aのノードN2に接続され、トランジスタQ10は、ワード線WLと接地電位との間に結合され、そのゲートは対応する行デコーダ11aのノードN1に接続され、トランジスタQ8のゲートは電源電位V_(CC)に結合され、各組内の各ワードドライバ13aはそれぞれ異なるサブデコード信号φ_(X1),φ_(X2),φ_(X3),またはφ_(X4)に結合され、
行選択信号X_(i),X_(j),X_(k)に基づいて選択された行デコーダ11aにより、対応する組の4つのワードドライバ13aが選択され、サブデコード信号φ_(X1)?φ_(X4)に応じて、その4つのワードドライバ13aのうち1つが対応するワード線WLを駆動し、
製造段階で不良のメモリセルまたは不良のワード線が形成された場合には、その不良のメモリセルまたは不良のワード線に対応する行デコーダ11aの代わりにスペア行デコーダ12が選択され、スペア行デコーダ12によってその不良の行の代わりにスペア行2が選択されるように、不良のメモリセルまたは不良のワード線に対応する行デコーダ11a内にあるリンク素子LN0及びリンク素子LN1?LN12のうちその行デコーダ11aに対応するリンク素子を予め溶断して、
その行デコーダ11aを選択するためのアドレス信号が与えられると、その行デコーダ11aの代わりに選択されたスペア行デコーダ12により、対応する組の4つのワードドライバ13aが選択され、サブデコード信号φ_(X1)?φ_(X4)に応じて、その4つのワードドライバ13aのうち1つが対応するワード線WLを駆動する半導体記憶装置。」

(b)刊行物2:特開昭60-130000号公報
本件特許について請求された無効2005-80174号審判事件において、甲第2号証として提示された、本件特許の優先権主張日の前に、日本国内において頒布された刊行物2には、「半導体記憶装置」(発明の名称)に関して、第1図ないし第6図とともに、以下の事項が記載されている。
「第1図(a)および第1図(b)は従来の半導体記憶装置におけるレーザープログラム方式冗長構成の行デコーダ回路およびスペア行デコーダ回路を示す回路図である。第1図(a)に示すワード線を選択するため行デコーダ回路において、1a_(1)?1a_(n-1)はそれぞれアドレス信号A_(1)または/A_(1)?A_(n-1)または/A_(n-1)が入力するアドレス信号線、2a_(1)?2a_(n-1)はそれぞれゲートにアドレス信号A_(1)または/A_(1),?A_(n-1)または/A_(n-1)が入力するトランジスタ、3はデコーダ出力線、4は第2図(a)に示す行アドレス・ストローブ/RAS信号が入力する/RAS信号線、5はゲートに/RAS信号が入力するトランジスタ、6は電源電圧V_(DD)が印加するV_(DD)線、7aおよび7bは第2図(f)に示すように、デコーダとワード線とを切りはなす/RXD信号が入力する/RXD信号線、8a_(0),8a_(1)および8b_(0),8b_(1)はそれぞれワード線駆動信号(RX)から発生されるサブデコーダ信号RX_(0)またはRX_(1)(第2図(d)参照)が入力するRX_(0)信号線及びRX_(1)信号線、9aおよび9bは第2図(g)に示すように、非選択のワード線を接地電位にクランプするためのRQ信号が入力するRQ信号線、10aおよび10bはそれぞれ第n本目の左側ワード線WL_(L(n))および右側ワード線WL_(R(n))、11aおよび11bはそれぞれn+1本目の左側ワード線WL_(L(n))および右側ワード線WL_(R(n))、12a?12c,13a?13c,14a?14cおよび15a?15cはそれぞれトランジスタ、16a?16dはそれぞれ接続されるワード線で選択されるメモリセルに不良があればレーザービームで溶断され、その不良のワード線を非選択にするリンク素子である。また、第1図(b)に示すスペアデコーダ回路において、17a_(1),17b_(1)?17a_(n-1),17b_(n-1)はそれぞれアドレス信号A_(1),/A_(1),?/A_(n-1)が入力するアドレス信号線、18a,18b,?18a_(n-1),18b_(n-1)はそれぞれゲートにアドレス信号A_(1),/A_(1),?A_(n-1),/A_(n-1)が入力するトランジスタ、19a,19b,?19a_(n-1),19b_(n-1)はそれぞれリンク素子、20はデコーダ出力線、21は行アドレスストローブ/RAS信号が入力する/RAS信号線、22はゲートに/RAS信号が入力するトランジスタ、23a,および23bはデコーダとワード線と切りはなす/RXD信号が入力する/RXD信号線、24a_(0),24a_(1)および24b_(0),24b_(1)はそれぞれサブデコーダRX_(0)信号またはRX_(1)信号が入力するRX_(0)信号線およびRX_(1)信号線、25aおよび25bはRQ信号が入力するRQ信号線、26aおよび26bはそれぞれ1本目の左側ワード線WL_(L)(S0)および右側ワード線WL_(R)(S0)、27aおよび27bはそれぞれ2本目の左側ワード線WL_(L)(S1)および右側ワード線WL_(R)(S1)、28a?28c、29a?29c、30a?30cおよび31a?31cはそれぞれトランジスタ、32a?32dはリンク素子である。」(第1頁左下欄第19行ないし第2頁右上欄9行)。

「第3図(a)および第3図(b)はこの発明に係る半導体記憶装置の行デコーダ回路およびスペアデコーダ回路の一実施例を示す回路図である。これらの図において、33はデコーダ出力線3をプリチャージするトランジスタ5に直列に接続され、レーザーで溶断することができるリンク素子、34はスペアデコーダが選択されたとき、すなわち置換が行なわれたときのみ発生する第4図(h)に示すNED(k)信号が入力するNED(k)信号線、35はゲートにNED(k)信号が入力するトランジスタ、36はドレインがデコーダ出力線3に接続され、ゲートがRXD信号線23bに接続されたトランジスタ、37は第4図(g)に示すNED信号が入力するNED信号線、38はドレインがNED信号線37に接続され、ゲートがトランジスタ36のソースに接続され、ソースが図示せぬNED(k)出力端子に接続されたトランジスタ、39は第4図(イ)に示すRQ信号が入力するRQ信号線、40はドレインが図示せぬNED(k)出力端子に接続され、ゲートがRQ信号線39に接続され、ソースが接地電位V_(SS)に接続されたトランジスタである。なお、41は上記トランジスタ36,38および40で構成され、第5図(h)に示すNED(k)信号を出力するNED(k)発生回路である。
次に上記構成による半導体記憶装置の動作について説明する。まず、第4図(a)に示す/RAS信号が高レベルの期間にすべてのデコーダ回路のプリチャージが行なわれる。そして、この/RAS信号が低レベルになつた後に、アドレスが選択され、例えば第4図(b)に示すアドレス信号A_(n),/A_(n)が発生し、選択されたデコーダを除くすべてのデコーダの出力線3は放電される。また、選択されたデコーダはその出力線3が高レベルに保たれており、第4図(c)に示すワード線駆動RX信号から発生されるサブデコードRX_(0)信号またはRX_(1)信号(第4図(d)参照、例えばA_(0)信号でデコードする場合を示している)により、デコーダの左右のワード線を選択駆動する。この選択駆動されたワード線駆動WL信号は第4図(e)に示すように高レベルになる。そして、もしワード線で選択されるメモリセル(図示せず)に不良があるとき、リンク素子33を溶断し、デコーダのプリチャージを除去する。このため、この図示せぬ不良セルにつながるデコーダ出力線3は充電パスがないので、低レベルを保つ。このため、ワード線は必ず非選択になる。そして、このデコーダ出力線3はそのデコーダの非選択サイクルにおいてのアドレス入力によつて、低レベルに保持され、アドレス入力がないとき、すなわち、このデコーダを選択すべきアドレス入力のときはNED(k)信号は第4図(h)に示すように、高レベルになり、サブデコードRX_(0)信号およびRX_(1)信号の入力時の容量結合で、デコーダ出力線3の浮き上がるのを防止することができる。また、上記図示せぬ不良セルを非選択にするために、非選択されたデコーダを置換するため、アドレス信号A_(1),/A_(1),?A_(n-1),/A_(n-1)がそれぞれ入力するアドレス信号線17a,17b,?17a_(n-1),17b_(n-1)にそれぞれ対応するリンク素子19aあるいは19b,?19a_(n-1)あるいは19b_(n-1)のいずれか一方が溶断されたスペアデコーダのデコード出力線3はこのデコーダが選択されたときだけ高レベルになるので、その場合だけNED(k)信号が発生されることになる。なお、この実施例の場合にはNED(k)信号はスペアデコーダ回路ごとに発生できるので、冗長回路の数にも自由度が生じる。
第5図はこの発明に係る半導体記憶装置の行デコーダ回路の他の実施例を示す回路図である。この場合、第3図(b)に示すスペアデコーダ回路が用いられることはもちろんである。この行デコーダ回路においては、NED(k)信号がゲートに入力するトランジスタ35以外は冗長回路なしのデコーダと同じで、通常のデコーダにおいては溶断すべきリンク素子は不要となる。この場合の動作波形を第6図(a)?第6図(i)に示すが、時間間隔T(NED(k)信号でデコーダが放電される時間)だけ、冗長構成なし、あるいは前記の冗長構成のものより、動作速度の点で劣るが、リンク素子が通常のデコーダ内に不要となる。」(第2頁右下欄第19行ないし第3頁右下欄16行)

また、第3図(b)のスペアデコーダ回路の回路図には、1本目の左側ワード線WL_(L)(S0)26aおよび右側ワード線WL_(R)(S0)26b、2本目の左側ワード線WL_(L)(S1)27aおよび右側ワード線WL_(R)(S1)27bが、それぞれワード線駆動信号(RX)から発生されるサブデコーダ信号RX_(0)またはRX_(1)が入力するRX_(0)信号線24a_(0)、24b_(0)又はRX_(1)信号線24a_(1)、24b_(1)と、トランジスタ28a?28c、30a?30c又はトランジスタ29a?29c、31a?31cからなる回路を介して接続されることが示されており、上記摘記事項から、アドレス信号線に入力するアドレス信号が、いずれか一方が溶断されたリンク素子の示すアドレス信号と一致するときだけ、スペアデコーダ回路のデコード出力線3は高レベルになることが理解できる。

さらに、第5図の行デコーダ回路の回路図には、第n本目の左側ワード線WL_(L(n))10aおよび右側ワード線WL_(R(n))10b、n+1本目の左側ワード線WL_(L(n+1))11aおよび右側ワード線WL_(R(n+1))11bが、それぞれワード線駆動信号(RX)から発生されるサブデコーダ信号RX_(0)またはRX_(1)が入力するRX_(0)信号線8a_(0)、8b_(0)又はRX_(1)信号線8a_(1)、8b_(1)と、トランジスタ12a?12c、14a?14c又はトランジスタ13a?13c、15a?15cからなる回路を介して接続されることが示されている。

したがって、刊行物2には、以下の発明(以下、「刊行物2発明」という。)が開示されていると認められる。

「レーザープログラム方式冗長構成の行デコーダ回路およびスペアデコーダ回路を備えた半導体記憶装置において、
ワード線を選択するため行デコーダ回路は、アドレス信号A_(1)、/A_(1)?A_(n-1)、/A_(n-1)が入力するアドレス信号線1a_(1)?1a_(n-1)、ゲートにアドレス信号A_(1)、/A_(1)?A_(n-1)、/A_(n-1)が入力するトランジスタ2a_(1)?2a_(n-1)、デコーダ出力線3、行アドレス・ストローブ/RAS信号が入力する/RAS信号線4、ゲートに/RAS信号が入力するトランジスタ5、電源電圧V_(DD)が印加するV_(DD)線6、デコーダとワード線とを切りはなす/RXD信号が入力する/RXD信号線7aおよび7b、それぞれワード線駆動信号(RX)から発生されるサブデコーダ信号RX_(0)またはRX_(1)が入力するRX_(0)信号線8a_(0)、8b_(0)及びRX_(1)信号線8a_(1)、8b_(1)、非選択のワード線を接地電位にクランプするためのRQ信号が入力するRQ信号線9aおよび9b、第n本目の左側ワード線WL_(L(n))10aおよび右側ワード線WL_(R(n))10b、n+1本目の左側ワード線WL_(L(n+1))11aおよび右側ワード線WL_(R(n+1))11b、トランジスタ12a?12c、13a?13c、14a?14cおよび15a?15c、スペアデコーダが選択されたとき、すなわち置換が行なわれたときのみ発生するNED(k)信号が入力するNED(k)信号線34、ゲートにNED(k)信号が入力するトランジスタ35からなり、
スペアデコーダ回路は、アドレス信号A_(1)、/A_(1)?A_(n-1)、/A_(n-1)が入力するアドレス信号線17a_(1)、17b_(1)?17a_(n-1)、17b_(n-1)、アドレス信号A_(1)、/A_(1)?A_(n-1)、/A_(n-1)が入力するトランジスタ18a、18b?18a_(n-1)、18b_(n-1)、アドレス信号A_(1)、/A_(1)?A_(n-1)、/A_(n-1)に対応するリンク素子19a、19b?19a_(n-1)、19b_(n-1)、デコーダ出力線3、行アドレスストローブ/RAS信号が入力する/RAS信号線21、ゲートに/RAS信号が入力するトランジスタ22、デコーダとワード線とを切りはなす/RXD信号が入力する/RXD信号線23aおよび23b、サブデコーダRX_(0)信号またはRX_(1)信号が入力するRX_(0)信号線24a_(0)、24b_(0)およびRX_(1)信号線24a_(1)、24b_(1)、RQ信号が入力するRQ信号線25aおよび25b、1本目の左側ワード線WL_(L)(S0)26aおよび右側ワード線WL_(R)(S0)26b、2本目の左側ワード線WL_(L)(S1)27aおよび右側ワード線WL_(R)(S1)27b、トランジスタ28a?28c、29a?29c、30a?30cおよび31a?31cからなり、
第n本目の左側ワード線WL_(L(n))10aおよび右側ワード線WL_(R(n))10b、n+1本目の左側ワード線WL_(L(n+1))11aおよび右側ワード線WL_(R(n+1))11bが、それぞれワード線駆動信号(RX)から発生されるサブデコーダ信号RX_(0)またはRX_(1)が入力するRX_(0)信号線8a_(0)、8b_(0)又はRX_(1)信号線8a_(1)、8b_(1)と、トランジスタ12a?12c、14a?14c又はトランジスタ13a?13c、15a?15cからなる回路を介して接続され、1本目の左側ワード線WL_(L)(S0)26aおよび右側ワード線WL_(R)(S0)26b、2本目の左側ワード線WL_(L)(S1)27aおよび右側ワード線WL_(R)(S1)27bが、それぞれワード線駆動信号(RX)から発生されるサブデコーダ信号RX_(0)またはRX_(1)が入力するRX_(0)信号線24a_(0)、24b_(0)又はRX_(1)信号線24a_(1)、24b_(1)と、トランジスタ28a?28c、30a?30c又はトランジスタ29a?29c、31a?31cからなる回路を介して接続され、
選択されたデコーダはその出力線3が高レベルに保たれ、ワード線駆動RX信号から発生されるサブデコードRX_(0)信号またはRX_(1)信号により、選択駆動されたワード線駆動WL信号は高レベルになり、
もしワード線で選択されるメモリセルに不良があるとき、不良セルを非選択にするために、アドレス信号A_(1)、/A_(1)?A_(n-1)、/A_(n-1)がそれぞれ入力するアドレス信号線17a、17b?17a_(n-1)、17b_(n-1)にそれぞれ対応するリンク素子19aあるいは19b?19a_(n-1)あるいは19b_(n-1)のいずれか一方が溶断され、アドレス信号線に入力するアドレス信号が、いずれか一方が溶断された上記リンク素子の示すアドレス信号と一致するときだけ、スペア行デコーダ回路のデコード出力線3は高レベルになってNED(k)信号が発生し、非選択された行デコーダ回路を置換する半導体記憶装置。」

(3)対比・判断
(3-1)訂正発明と刊行物1発明との対比・判断
(3-1-1)訂正発明と刊行物1発明との対比
(a)刊行物1発明の「複数行に配置されたスペアメモリセルからなるスペア行2」、「4m本のワード線WL」、「4本のスペアワード線SWL」は、それぞれ、本件特許発明の「複数の予備メモリセルからなる予備メモリセルアレイ」、「本体側メモリセルアレイの本体側ワード線」、「予備メモリセルアレイの予備側ワード線」に相当する。
(b)刊行物1発明において、「複数行および複数列に配列された複数のメモリセルを含むメモリセルアレイ1」は、複数行に配置されたスペアメモリセルからなるスペア行2および複数列に配列されたスペアメモリセルからなるスペア列3を含むから、メモリセルアレイ1のうちスペア行2およびスペア列3を除いた部分が、訂正発明の「複数の本体側メモリセルからなる本体側メモリセルアレイ」に相当する。
(c)刊行物1発明において、行選択信号X_(i)、X_(j)、X_(k)に基づいて選択された行デコーダ11aにより、対応する組の4つのワードドライバ13aが選択され、サブデコード信号φ_(X1)?φ_(X4)に応じて、その4つのワードドライバ13aのうち1つが対応するワード線WLを駆動し、また、製造段階で不良のメモリセルまたは不良のワード線が形成された場合には、その行デコーダ11aの代わりに選択されたスペア行デコーダ12により、対応する組の4つのワードドライバ13aが選択され、サブデコード信号φ_(X1)?φ_(X4)に応じて、その4つのワードドライバ13aのうち1つが対応するワード線WLを駆動するから、刊行物1発明のサブデコード信号φ_(X1)?φ_(X4)を各組内の各ワードドライバ13aに結合する信号線、サブデコード信号φ_(X1)?φ_(X4)を発生する一つの「φ_(X)サブデコーダ10」は、それぞれ、訂正発明の「デコード線」、「共通のワード線駆動信号発生回路」に相当する。また、刊行物1発明の「φ_(X)サブデコーダ10」を構成する「φ_(X1)発生回路101」、「φ_(X2)発生回路102」、「φ_(X3)発生回路103」、「φ_(X4)発生回路104」は、訂正発明の「ワード線駆動信号発生回路要素」に相当する。
(d)刊行物1発明において、各ワードドライバ13aはサブデコード信号φ_(X1)?φ_(X4)のうち1つとワード線WLとの間に結合され、サブデコード信号φ_(X1)?φ_(X4)に応じて、その4つのワードドライバ13aのうち1つが対応するワード線WLを駆動するから、刊行物1発明のm個の行デコーダ11aに対応する4m本のワード線WLが接続される「4m個のワードドライバ13a」、1つのスペア行デコーダ12に対応する4本の各スペアワード線SWLが接続される「4個のワードドライバ13a」は、それぞれ、訂正発明の本体側ワード線とデコード線とを接続する「第1の接続手段」、予備側ワード線と上記デコード線とを接続する「第2の接続手段」に相当する。
(e)刊行物1発明においては、「φXサブデコーダ10」と「m個の行デコーダ11a」と「1つのスペア行デコーダ12」とを合わせたものでワード線を駆動するから、これらを合わせたもの全体が、訂正発明の「デコーダ」に相当する。
したがって、訂正発明と刊行物1発明とは、
「複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、上記本体側メモリセルアレイの本体側ワード線とデコード線とを第1の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第2の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第1,第2の接続手段を介して駆動するように構成されたデコーダと、を備え、
上記デコード線は複数設けられ、上記ワード線駆動信号発生回路は、上記複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含むことを特徴とする半導体記憶装置。」の点で一致し、次の点で相違している。
相違点1
訂正発明は、「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段」を備えているのに対して、刊行物1発明は、「製造段階で不良のメモリセルまたは不良のワード線が形成された場合には、その不良のメモリセルまたは不良のワード線に対応する行デコーダ11aの代わりにスペア行デコーダ12が選択され、スペア行デコーダ12によってその不良の行の代わりにスペア行2が選択されるように、リンク素子LN1?LN12のうちその行デコーダ11aに対応するリンク素子を予め溶断して、 その行デコーダ11aを選択するためのアドレス信号が与えられると、その行デコーダ11aの代わりに選択されたスペア行デコーダ12により、対応する組の4つのワードドライバ13aが選択され、サブデコード信号φ_(X1)?φ_(X4)に応じて、その4つのワードドライバ13aのうち1つが対応するワード線WLを駆動する」ための手段を備えている点。

相違点2
訂正発明は、「上記メモリ置換手段は、 アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、 アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、 本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」のに対して、刊行物1発明は、このような構成を備えるか否か明らかでない点。

(3-1-2)相違点についての判断
相違点1について
(a)訂正発明の「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するとき」について
本件特許明細書には、「例えば、要素SDl0は、ブロック群SA2側に配置される本体側メモリセルの番地の数に対応したヒューズを備え、試験で欠陥メモリセルが発見されると、その番地に対応する位置のヒューズを予め切断しておくことにより、欠陥メモリセルを記憶するようになされている。」(段落【0043】)、「要素SDｒ0には予め本体側ワード線WLa0に対応したアドレスが記憶されている。」(段落【0049】)、「要素SD0は予備メモリセルアレイ2a内の予備側ワード線SWLa0に対応するものとし、予め欠陥を含む本体側ワード線に対応する番地が記憶されているとする。」(段落【0067】)との記載があることから、訂正発明の「欠陥メモリセルの番地」は、ワード線単位等のメモリ置換の大きさに対応した大きさの欠陥メモリセルの番地を含むことは明らかであり、訂正発明の「欠陥メモリセルの番地を予め記憶」は、メモリ置換の大きさに対応した大きさの欠陥メモリセルの番地に対応するヒューズを予め切断しておくことも含むことは明らかである。
一方、刊行物1発明は、「外部から与えられるアドレス信号A_(0)?A_(7)の一部を行アドレス信号RA_(2)?RA_(7)として行プリデコーダ9に与え、残りを行アドレス信号RA_(0)?RA_(1)としてφ_(X)サブデコーダ10に与える行アドレスバッファ5と、 行アドレスバッファ5から与えられる行アドレス信号RA_(2)?RA_(7)をプリデコードし、行選択信号X_(i),X_(j),X_(k)を行デコーダ群11およびスペア行デコーダ12に与える行プリデコーダ9」を有し、「行選択信号X_(i),X_(j),X_(k)に基づいて選択された行デコーダ11aにより、対応する組の4つのワードドライバ13aが選択され、サブデコード信号φ_(X1)?φ_(X4)に応じて、その4つのワードドライバ13aのうち1つが対応するワード線WLを駆動」するのであるから、刊行物1発明の「その不良のメモリセルまたは不良のワード線に対応する」「行デコーダ11aを選択するためのアドレス信号」は、その行デコーダ11aの4本のワード線WLの組により特定される不良のメモリセルの番地に相当することは明らかである。
また、刊行物1発明は、「製造段階で不良のメモリセルまたは不良のワード線が形成された場合には、その不良のメモリセルまたは不良のワード線に対応する行デコーダ11aの代わりにスペア行デコーダ12が選択され、スペア行デコーダ12によってその不良の行の代わりにスペア行2が選択されるように、不良のメモリセルまたは不良のワード線に対応する行デコーダ11a内にあるリンク素子LN0及びリンク素子LN1?LN12のうちその行デコーダ11aに対応するリンク素子を予め溶断」するから、刊行物1発明の「リンク素子」は4本のワード線WLの組の大きさの不良のメモリセルの番地に対応するものであることも明らかである。
さらに、刊行物1発明の「その不良のメモリセルに対応する行デコーダ11aを選択するためのアドレス信号が与えられると」は、訂正発明の「アドレス信号の番地が欠陥メモリセルの番地と一致するとき」に相当することは明らかである。
したがって、刊行物1発明は、訂正発明の「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するとき」に相当する構成を備えているものと認められる。

(b)訂正発明の「欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段」について
刊行物1発明は、「製造段階で不良のメモリセルまたは不良のワード線が形成された場合には、その不良のメモリセルまたは不良のワード線に対応する行デコーダ11aの代わりにスペア行デコーダ12が選択され、スペア行デコーダ12によってその不良の行の代わりにスペア行2が選択されるように、不良のメモリセルまたは不良のワード線に対応する行デコーダ11a内にあるリンク素子LN0及びリンク素子LN1?LN12のうちその行デコーダ11aに対応するリンク素子を予め溶断して、 その行デコーダ11aを選択するためのアドレス信号が与えられると、その行デコーダ11aの代わりに選択されたスペア行デコーダ12により、対応する組の4つのワードドライバ13aが選択され、サブデコード信号φ_(X1)?φ_(X4)に応じて、その4つのワードドライバ13aのうち1つが対応するワード線WLを駆動」するのであり、上記(a)を勘案すると、アドレス信号の番地が欠陥メモリセルの番地と一致するときに、ワード線WLを駆動する「φXサブデコーダ10」と「m個の行デコーダ11a」と「1つのスペア行デコーダ12」とを合わせたもの全体(訂正発明の「デコーダ」に相当)を作動させることは明らかである。
また、刊行物1発明は、スペア行デコーダ12によってその不良の行の代わりにスペア行2が選択されるようにしているから、欠陥メモリセルに代えて予備メモリセルを選択させるメモリ置換という機能を実行していることも明らかである。

(c)相違点1についてのまとめ
したがって、刊行物1発明は、訂正発明の「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段」を実質的に備えているものであって、相違点1は実質的なものではない。

相違点2について
(a)訂正発明の「アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路」について
本件特許明細書には、「以上のように構成された半導体記憶装置について、以下、その動作を説明する。ここでは、図1に示すメモリセルブロックaの本体側ワード線WLa0に欠陥メモリセルが含まれているとして、本体側ワード線WLa0をメモリセルブロックcの予備側ワード線SWc0に置き換える場合について説明する。ここで、冗長使用判定回路20ｒの要素SDｒ0には予め本体側ワード線WLa0に対応したアドレスが記憶されている。」(段落【0049】)、「まず、図1に示す本体側ワード線WLa0に対応したアドレス信号A0?Akがロウプリデコーダ5l,5ｒと冗長使用判定回路20l,20ｒに入力されると、Ak=”0”のときには、ロウプリデコーダ5l,冗長使用判定回路20ｒが動作する。そして、冗長使用判定回路20ｒの各要素SDｒ0?SDｒnでは、それぞれに記憶された欠陥メモリセルの番地とこのアドレス信号との照合が行われる。入力されたアドレス信号が欠陥メモリセルにつながる本体側ワード線WLa0に対応するアドレスの場合、冗長使用判定回路20ｒの要素SDｒ0からは図2に示す冗長選択信号が出力される。」(段落【0050】)と記載されているように、冗長使用判定回路は、予め、欠陥メモリセルが含まれる本体側ワード線WLa0に対応したアドレスが記憶され、本体側ワード線WLa0に対応したアドレス信号A0?Akが入力されると、記憶された欠陥メモリセルの番地とこのアドレス信号との照合が行われ、入力されたアドレス信号が欠陥メモリセルにつながる本体側ワード線WLa0に対応するアドレスの場合、冗長選択信号を出力するものである。
一方、刊行物1発明は、上記「相違点1について」において検討したとおり、「製造段階で不良のメモリセルまたは不良のワード線が形成された場合には、その不良のメモリセルまたは不良のワード線に対応する行デコーダ11aの代わりにスペア行デコーダ12が選択され、スペア行デコーダ12によってその不良の行の代わりにスペア行2が選択されるように、不良のメモリセルまたは不良のワード線に対応する行デコーダ11a内にあるリンク素子LN0及びリンク素子LN1?LN12のうちその行デコーダ11aに対応するリンク素子を予め溶断」することで、欠陥メモリセルの番地を記憶しており、なおかつ、「その行デコーダ11aを選択するためのアドレス信号が与えられると、その行デコーダ11aの代わりに選択されたスペア行デコーダ12により、対応する組の4つのワードドライバ13aが選択され、サブデコード信号φ_(X1)?φ_(X4)に応じて、その4つのワードドライバ13aのうち1つが対応するワード線WLを駆動」させる際の具体的な方法として、「次に、不良のメモリセルMCまたは不良のワード線WLに対応する行デコーダ11a(以下、不良デコーダという)が選択される場合について説明する。プリチャージ/φ_(P)が“H”レベルに立上がった後、その選択された不良デコーダllaに与えられる行選択信号X_(i),X_(j),X_(k)はすべて“H”レベルとなる。しかし、その不良デコーダ11aのリンク素子LN0は予め溶断されているので、ノードN1の電位は“H”レベル,ノードN2の電位は“L”レベルのまま変化しない。したがって、この不良デコーダllaに対応する4つのワードドライバ13aが選択されず、サブデコード信号φ_(X1)?φ_(X4)のいずれかが“H”レベルに立上がっても対応するワード線WLの電位は“L”レベルのまま変化しない。このとき、不良デコーダ1laの代わりにスペア行デコーダ12が選択され、その結果スペアワード線SWLのうち1つが“H”レベルに立上がる。 上記の場合、アドレス信号により選択されない行デコーダ11a(非選択デコーダ)においては与えられる行選択信号X_(i),X_(j),X_(k)のうち少なくとも1つが“L”レベルとなるので、ノードN1の電位は“H”レベル,ノードN2の電位は“L”レベルのまま変化しない。したがって、対応するワード線WLの電位は“L”レベルに保たれる。 以上のようにして、製造段階で不良のメモリセルが生じたり不良のワード線が生じても、不良デコーダをスペアデコーダで置換することによって正常な半導体記憶装置として使用することができる。」(第6頁右上欄第18行ないし右下欄第8行)との開示があることから、欠陥メモリセルのアドレスが入力された場合には、リンク素子を予め溶断されていることで、必然的にスペア行デコーダ12が作動するようになっている。つまり、入力されたアドレス信号の番地が、欠陥メモリセルの番地と一致するか否かを判定し、一致しているときには、行デコーダ11aの代わりにスペア行デコーダ12を動作させているが、判定した結果、入力されたアドレス信号の番地が、欠陥メモリセルの番地と一致しているときに、訂正発明の「冗長使用信号」に相当する信号を出力する回路は備えていないことは明らかである。
したがって、刊行物1発明は、訂正発明の「アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路」を備えていないものと認められる。

(b)訂正発明の「アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、 本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」について
訂正発明は、「デコード信号選択回路又はデコード信号切換回路」から出力される「第1の信号」又は「第2の信号」に基づいて、「ワード線駆動信号発生回路要素を作動させ」るのであるから、「ワード線駆動信号発生回路要素」には、「デコード信号選択回路又はデコード信号切換回路」から出力される「第1の信号」又は「第2の信号」が入力されていることになる。
一方、上記(3-1-1)(c)において検討したとおり、刊行物1発明の「φ_(X)サブデコーダ10」を構成する「φ_(X1)発生回路101」、「φ_(X2)発生回路102」、「φ_(X3)発生回路103」、「φ_(X4)発生回路104」が、訂正発明の「ワード線駆動信号発生回路要素」に相当するから、訂正発明の「第1の信号」又は「第2の信号」となり得るものは、刊行物1発明の「駆動信号φ_(X)」又は「行アドレス信号RA_(0)またはその反転信号/RA_(0)および行アドレス信号RA_(1)またはその反転信号/RA_(1)」である。
そこで、刊行物1発明のこれらの信号が、「デコード信号選択回路又はデコード信号切換回路」から出力される「第1の信号」又は「第2の信号」に相当するか否かについて検討すると、刊行物1発明の「駆動信号φ_(X)」は、「RASバッファ4は、外部から与えられるロウアドレスストローブ信号/RASに応答して、行アドレスバッファ5,/φ_(P)発生回路6,φ_(X)発生回路7,およびセンスアンプ制御回路8を活性化させる。/φ_(P)発生回路6およびφ_(X)発生回路7は、所定のタイミングでそれぞれプリチャージ/φ_(P)および駆動信号φ_(X)を発生する。」(第1頁右下欄第17行ないし第2頁左上欄第3行)と記載されているように、外部から与えられるロウアドレスストローブ信号/RASに応答して発生されるものであるし、「行アドレス信号RA_(0)またはその反転信号/RA_(0)および行アドレス信号RA_(1)またはその反転信号/RA_(1)」は、「行アドレスバッファ5は、外部から与えられるアドレス信号A_(0)?A_(7)をラッチし、それらの一部を行アドレス信号RA_(2)?RA_(7)として行プリデコーダ9に与え、残りを行アドレス信号RA_(0)?RA_(1)としてφ_(X)サブデコーダ10に与える。」(第2頁左上欄第3行ないし第8行)との記載からも明らかなように、外部から与えられるアドレス信号に基づく信号であるから、いずれも欠陥メモリセルを選択するか否かに関係なく、「φ_(X1)発生回路101」、「φ_(X2)発生回路102」、「φ_(X3)発生回路103」、「φ_(X4)発生回路104」に供給される信号である。そうすると、刊行物1発明の「駆動信号φ_(X)」又は「行アドレス信号RA_(0)またはその反転信号/RA_(0)および行アドレス信号RA_(1)またはその反転信号/RA_(1)」は、訂正発明の「アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号」、「上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号」には、相当しないものであり、しかも、上記(a)において検討したとおり、刊行物1発明は、訂正発明の「冗長判定使用回路」を備えていないから、刊行物1発明は、訂正発明の「アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路」を備えていないし、「本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」ことも行っていない。

(c)相違点2についてのまとめ
よって、上記(a)及び(b)において検討したとおり、刊行物1発明は、相違点2に係る「上記メモリ置換手段は、 アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、 アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、 本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」に対応する構成を備えてはおらず、また、そのような構成が刊行物1から自明なものではなく、さらに、当該構成が、本件特許の優先権主張の日において公知であったということもできないから、相違点2は当業者が容易になし得たものであるとはいえない。

(3-1-3)小まとめ
したがって、訂正発明は、刊行物1発明ではなく、かつ、刊行物1発明に基づいて当業者が容易に発明をすることができたものでもない。

(3-2)訂正発明と刊行物2発明との対比・判断
(3-2-1)訂正発明と刊行物2発明との対比
(a)刊行物2発明の「第n本目の左側ワード線WL_(L(n))10aおよび右側ワード線WL_(R(n))10b、n+1本目の左側ワード線WL_(L(n+1))11aおよび右側ワード線WL_(R(n+1))11b」、「1本目の左側ワード線WL_(L)(S0)26aおよび右側ワード線WL_(R)(S0)26b、2本目の左側ワード線WL_(L)(S1)27aおよび右側ワード線WL_(R)(S1)27b」、「ワード線駆動信号(RX)から発生されるサブデコーダ信号RX_(0)またはRX_(1)が入力するRX_(0)信号線8a_(0)、8b_(0)、24a_(0)、24b_(0)又はRX_(1)信号線8a_(1)、8b_(1)、24a_(1)、24b_(1)」は、それぞれ、訂正発明の「本体側ワード線」、「予備側ワード線」、「デコード線」に相当する。また、刊行物2発明の「ワード線駆動信号(RX)から発生されるサブデコーダ信号RX_(0)またはRX_(1)が入力するRX_(0)信号線8a_(0)、8b_(0)、24a_(0)、24b_(0)又はRX_(1)信号線8a_(1)、8b_(1)、24a_(1)、24b_(1)」は、第3図(b)及び第5図から、デコーダ信号RX_(0)またはRX_(1)が入力する信号線として、複数設けられていることも明らかである。
(b)刊行物2発明は、「半導体記憶装置」であって、「第n本目の左側ワード線WL_(L(n))10aおよび右側ワード線WL_(R(n))10b、n+1本目の左側ワード線WL_(L(n+1))11aおよび右側ワード線WL_(R(n+1))11b」及び「1本目の左側ワード線WL_(L)(S0)26aおよび右側ワード線WL_(R)(S0)26b、2本目の左側ワード線WL_(L)(S1)27aおよび右側ワード線WL_(R)(S1)27b」に接続される「メモリセル」を備えていること、さらには、これら「メモリセル」がアレイを構成することは自明であり、上記(a)を勘案すれば、刊行物2発明の「半導体記憶装置」は、訂正発明の「複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイ」に相当する構成を備えていることは明らかである。
(c)刊行物2発明は、第n本目の左側ワード線WL_(L(n))10aおよび右側ワード線WL_(R(n))10b、n+1本目の左側ワード線WL_(L(n+1))11aおよび右側ワード線WL_(R(n+1))11bが、それぞれワード線駆動信号(RX)から発生されるサブデコーダ信号RX_(0)またはRX_(1)が入力するRX_(0)信号線8a_(0)、8b_(0)又はRX_(1)信号線8a_(1)、8b_(1)と、トランジスタ12a?12c、14a?14c又はトランジスタ13a?13c、15a?15cからなる回路を介して接続され、1本目の左側ワード線WL_(L)(S0)26aおよび右側ワード線WL_(R)(S0)26b、2本目の左側ワード線WL_(L)(S1)27aおよび右側ワード線WL_(R)(S1)27bが、それぞれワード線駆動信号(RX)から発生されるサブデコーダ信号RX_(0)またはRX_(1)が入力するRX_(0)信号線24a_(0)、24b_(0)又はRX_(1)信号線24a_(1)、24b_(1)と、トランジスタ28a?28c、30a?30c又はトランジスタ29a?29c、31a?31cからなる回路を介して接続されているから、刊行物2発明の「トランジスタ12a?12c、14a?14c又はトランジスタ13a?13c、15a?15cからなる回路」、「トランジスタ28a?28c、30a?30c又はトランジスタ29a?29c、31a?31cからなる回路」は、それぞれ、訂正発明の本体側ワード線とデコード線とを接続する「第1の接続手段」、予備側ワード線と上記デコード線とを接続する「第2の接続手段」に相当する。
(d)刊行物2発明では、選択されたデコーダはその出力線3が高レベルに保たれ、ワード線駆動RX信号から発生されるサブデコードRX_(0)信号またはRX_(1)信号により、選択駆動されたワード線駆動WL信号は高レベルになるから、刊行物2発明は、そのサブデコーダ信号RX_(0)またはRX_(1)を発生する一つのワード線駆動信号発生回路を備えているはずであり、それが訂正発明の「共通のワード線駆動信号発生回路」に相当し、刊行物2発明の「行デコーダ回路」と「スペアデコーダ回路」と「サブデコーダ信号RX_(0)またはRX_(1)を発生する一つの信号発生回路」とを合わせたものが、ワード線を駆動しているから、これらを合わせたもの全体が訂正発明の「デコーダ」に相当することは明らかである。
(e)刊行物2発明の「サブデコードRX_(0)信号またはRX_(1)信号」は、第2図(d)、第4図(d)、第6図(d)に記載されているように、V_(DD)と0Vのいずれかの信号であって、刊行物2発明が当然に備えているサブデコーダ信号RX_(0)またはRX_(1)を発生する一つの信号発生回路は、2種類の信号を同時に出力するから、「RX_(0)信号線及びRX_(1)信号線」のそれぞれに接続した要素を備えていることは明らかである。

したがって、訂正発明と刊行物2発明とは、
「複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、上記本体側メモリセルアレイの本体側ワード線とデコード線とを第1の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第2の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第1,第2の接続手段を介して駆動するように構成されたデコーダと、を備え、
上記デコード線は複数設けられ、上記ワード線駆動信号発生回路は、上記複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含むことを特徴とする半導体記憶装置。」の点で一致し、以下の点で相違している。
相違点1
訂正発明は、「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段」を備えているのに対して、刊行物2発明は、「もしワード線で選択されるメモリセルに不良があるとき、不良セルを非選択にするために、アドレス信号A_(1)、/A_(1)?A_(n-1)、/A_(n-1)がそれぞれ入力するアドレス信号線17a、17b?17a_(n-1)、17b_(n-1)にそれぞれ対応するリンク素子19aあるいは19b?19a_(n-1)あるいは19b_(n-1)のいずれか一方が溶断され、アドレス信号線に入力するアドレス信号が、いずれか一方が溶断された上記リンク素子の示すアドレス信号と一致するときだけ、スペアデコーダ回路のデコード出力線3は高レベルになってNED(k)信号が発生し、非選択された行デコーダ回路を置換する」点。
相違点2
訂正発明は、「上記メモリ置換手段は、 アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、 アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、 本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」のに対して、刊行物2発明は、このような構成を備えるか否か明らかでない点。

(3-2-2)相違点についての判断
相違点1について
(a)訂正発明の「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するとき」について
上記(3-1-2)「相違点1について」(a)において検討したとおり、訂正発明の「欠陥メモリセルの番地」は、ワード線単位等のメモリ置換の大きさに対応した大きさの欠陥メモリセルの番地を含むことは明らかであり、訂正発明の「欠陥メモリセルの番地を予め記憶」は、メモリ置換の大きさに対応した大きさの欠陥メモリセルの番地に対応するヒューズを予め切断しておくことも含むことは明らかである。
一方、刊行物2発明の「もしワード線で選択されるメモリセルに不良があるとき、不良セルを非選択にするために、アドレス信号A_(1)、/A_(1)?A_(n-1)、/A_(n-1)がそれぞれ入力するアドレス信号線17a、17b?17a_(n-1)、17b_(n-1)にそれぞれ対応するリンク素子19aあるいは19b?19a_(n-1)あるいは19b_(n-1)のいずれか一方が溶断」されるとは、欠陥メモリセルの番地に対応するヒューズを予め切断することを意味するものであるから、訂正発明の「複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶」に相当する。
さらに、刊行物2発明の「アドレス信号線に入力するアドレス信号が、いずれか一方が溶断された上記リンク素子の示すアドレス信号と一致するとき」は、「いずれか一方が溶断された上記リンク素子の示すアドレス信号」が、不良セルの番地を示すものであることは明らかであるから、訂正発明の「アドレス信号の番地が欠陥メモリセルの番地と一致するとき」に相当する。
したがって、刊行物2発明は、訂正発明の「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するとき」に相当する構成を備えているものと認められる。

(b)訂正発明の「欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段」について
上記(a)において検討したとおり、刊行物2発明は、訂正発明の「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するとき」に相当する構成を備えており、刊行物2発明は、アドレス信号線に入力するアドレス信号が、いずれか一方が溶断された上記リンク素子の示すアドレス信号と一致するときだけ、つまり、アドレス信号の番地が予め記憶された欠陥メモリセルの番地と一致するとき、「スペア行デコーダ回路のデコード出力線3は高レベルになってNED(k)信号が発生し、非選択された行デコーダ回路を置換」しており、具体的な方法としては、刊行物2には、「第5図はこの発明に係る半導体記憶装置の行デコーダ回路の他の実施例を示す回路図である。この場合、第3図(b)に示すスペアデコーダ回路が用いられることはもちろんである。この行デコーダ回路においては、NED(k)信号がゲートに入力するトランジスタ35以外は冗長回路なしのデコーダと同じで、通常のデコーダにおいては溶断すべきリンク素子は不要となる。この場合の動作波形を第6図(a)?第6図(i)に示すが、時間間隔T(NED(k)信号でデコーダが放電される時間)だけ、冗長構成なし、あるいは前記の冗長構成のものより、動作速度の点で劣るが、リンク素子が通常のデコーダ内に不要となる。」(第3頁右下欄第4行ないし第16行)と記載されているから、アドレス信号線に入力するアドレス信号が、いずれか一方が溶断されたリンク素子の示すアドレス信号と一致するときだけ、スペアデコーダ回路のデコード出力線3は高レベルになって、NED(k)信号を発生し、NED(k)信号がトランジスタ35のゲートに入力され、非選択された行デコーダ回路の出力線3を放電することで、非選択された行デコーダ回路を置換し、その結果、ワード線駆動RX信号から発生されるサブデコードRX_(0)信号またはRX_(1)信号により、選択駆動されたワード線駆動WL信号は高レベルになるものと認められる。そうすると、アドレス信号の番地が欠陥メモリセルの番地と一致するときに、ワード線を駆動する「行デコーダ回路」と「スペアデコーダ回路」と「サブデコーダ信号RX_(0)またはRX_(1)を発生する一つの信号発生回路」とを合わせたもの全体(訂正発明の「デコーダ」に相当)を作動させることは明らかであるし、刊行物2発明において、ワード線で選択されるメモリセルに不良があるとき、不良セルを非選択にするために、スペア行デコーダ回路を不良ワード線につながる行デコーダと置換するのは、スペアデコーダ回路が選択するワード線で選択されるメモリセルを、行デコーダ回路が選択するワード線で選択されるメモリセルと置換するためであるから、欠陥メモリセルに代えて予備メモリセルを選択させるメモリ置換という機能を実行していることは明らかである。

(c)相違点1についてのまとめ
したがって、刊行物2発明は、訂正発明の「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段」を実質的に備えているものであって、相違点1は実質的なものではない。

相違点2について
(a)訂正発明の「アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路」について
上記(3-1-2)「相違点2について」(a)において検討したとおり、訂正発明の「冗長使用判定回路」は、予め、欠陥メモリセルが含まれる本体側ワード線WLa0に対応したアドレスが記憶され、本体側ワード線WLa0に対応したアドレス信号A0?Akが入力されると、記憶された欠陥メモリセルの番地とこのアドレス信号との照合が行われ、入力されたアドレス信号が欠陥メモリセルにつながる本体側ワード線WLa0に対応するアドレスの場合、冗長選択信号を出力するものである。
一方、刊行物2発明は、上記「相違点1について」において検討したとおり、「もしワード線で選択されるメモリセルに不良があるとき、不良セルを非選択にするために、アドレス信号A_(1)、/A_(1)?A_(n-1)、/A_(n-1)がそれぞれ入力するアドレス信号線17a、17b?17a_(n-1)、17b_(n-1)にそれぞれ対応するリンク素子19aあるいは19b?19a_(n-1)あるいは19b_(n-1)のいずれか一方が溶断」されることで、欠陥メモリセルの番地を記憶しており、なおかつ、「アドレス信号線に入力するアドレス信号が、いずれか一方が溶断された上記リンク素子の示すアドレス信号と一致するときだけ、スペア行デコーダ回路のデコード出力線3は高レベルになってNED(k)信号が発生し、非選択された行デコーダ回路を置換」しており、刊行物2には、「第5図はこの発明に係る半導体記憶装置の行デコーダ回路の他の実施例を示す回路図である。この場合、第3図(b)に示すスペアデコーダ回路が用いられることはもちろんである。この行デコーダ回路においては、NED(k)信号がゲートに入力するトランジスタ35以外は冗長回路なしのデコーダと同じで、通常のデコーダにおいては溶断すべきリンク素子は不要となる。この場合の動作波形を第6図(a)?第6図(i)に示すが、時間間隔T(NED(k)信号でデコーダが放電される時間)だけ、冗長構成なし、あるいは前記の冗長構成のものより、動作速度の点で劣るが、リンク素子が通常のデコーダ内に不要となる。」(第3頁右下欄第4行ないし第16行)と記載されているから、アドレス信号線に入力するアドレス信号が、いずれか一方が溶断されたリンク素子の示すアドレス信号と一致するときだけ、NED(k)信号を発生し、NED(k)信号がトランジスタ35のゲートに入力され、非選択された行デコーダ回路の出力線3を放電することで、非選択された行デコーダ回路を置換していることは明らかである。したがって、刊行物2発明の「NED(k)信号」は、訂正発明の「冗長使用信号」に相当するから、刊行物2発明は、訂正発明の「アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路」を備えているものと認められる。

(b)訂正発明の「アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、 本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」について
訂正発明は、「デコード信号選択回路又はデコード信号切換回路」から出力される「第1の信号」又は「第2の信号」に基づいて、「ワード線駆動信号発生回路要素を作動させ」るのであるから、「ワード線駆動信号発生回路要素」には、「デコード信号選択回路又はデコード信号切換回路」から出力される「第1の信号」又は「第2の信号」が入力されていることになる。
一方、上記(3-2-1)(d)及び(e)において検討したとおり、刊行物2発明は、サブデコーダ信号RX_(0)またはRX_(1)を発生する一つの信号発生回路を備えているはずであり、それが訂正発明の「共通のワード線駆動信号発生回路」に相当し、しかも、刊行物2発明が当然に備えているサブデコーダ信号RX_(0)またはRX_(1)を発生する一つの信号発生回路は、「RX_(0)信号線及びRX_(1)信号線」のそれぞれに接続した要素を備えることは明らかである。
そうすると、刊行物2発明において、「サブデコーダ信号RX_(0)またはRX_(1)を発生する一つの信号発生回路」に、訂正発明の「第1の信号」又は「第2の信号」に相当する信号が入力されているか否かを検討すれば、刊行物2発明が相違点2に関する構成を備えているか否かが明らかとなる。
そこで、検討すると、刊行物2には、「第4図(c)に示すワード線駆動RX信号から発生されるサブデコードRX_(0)信号またはRX_(1)信号(第4図(d)参照、例えばA_(0)信号でデコードする場合を示している)により、デコーダの左右のワード線を選択駆動する。」(第3頁右上欄第11行ないし第16行)との記載があるから、「サブデコードRX_(0)信号またはRX_(1)信号」は、「A_(0)信号」でデコードすることによって発生されるものであることは明らかであり、また、「A_(0)信号」は、「アドレス信号An,/An」(第3頁右上欄第8行)と記載されていることから、アドレス信号の一部であることも明らかである。
したがって、刊行物2発明のサブデコーダ信号RX_(0)またはRX_(1)を発生する一つの信号発生回路に入力される信号はアドレス信号であって、冗長使用するか否かに関係なく入力されるものであり、しかも、上記(a)において検討したとおり、「NED(k)信号」は、訂正発明の「冗長使用信号」に相当するものの、「NED(k)信号」は、刊行物2発明が当然に備えている「サブデコーダ信号RX_(0)またはRX_(1)を発生する一つの信号発生回路」に対して入力されるものではないから、訂正発明の「アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路」を備えてはいないし、「本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」との動作も行っていないものである。

(c)相違点2についてのまとめ
よって、上記(a)及び(b)において検討したとおり、刊行物1発明は、相違点2に係る「上記メモリ置換手段は、 アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、 アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、 本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」に相当する構成を備えてはおらず、また、そのような構成が刊行物2から自明なものではなく、さらに、当該構成が、本件特許の優先権主張の日において公知であったということもできないから、相違点2は、当業者が容易になし得たものであるとはいえない。

(3-2-3)小まとめ
したがって、訂正発明は、刊行物2発明ではなく、かつ、刊行物2発明に基づいて当業者が容易に発明をすることができたものでもない。

(4)独立特許要件についてのまとめ
以上のとおり、訂正発明は、刊行物1又は刊行物2に記載された発明ではなく、かつ、刊行物1、2に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえず、また、他に、訂正発明が特許出願の際独立して特許を受けることができないとする理由もないから、平成6年改正前の特許法第126条第3項に規定された独立特許要件を満たしている。

5.むすび
以上のとおりであるから、本件訂正審判の請求は、平成6年改正前の特許法第126条第1項ないし第3項の規定に適合する。
よって、結論のとおり審決する。
 
発明の名称 (54)【発明の名称】
半導体記憶装置
(57)【特許請求の範囲】
【請求項1】複数のメモリセルを配置してなるメモリセルブロックの複数個を備えた半導体記憶装置であって、
上記すべてのメモリセルのうちある複数個は本体側メモリセルとして構成され、他の複数個は予備メモリセルとして構成されるとともに、
上記各メモリセルブロックの本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、入力されたアドレス信号の番地が上記欠陥メモリセルの番地と一致するときには本体側メモリセルに代えて、当該欠陥メモリセルが配置されるメモリセルブロック以外のメモリセルブロックに配置される予備メモリセルを選択するメモリ置換手段を備え、
上記メモリ置換手段は、
上記各メモリセルブロックのメモリセルのワード線を個別に駆動するためのデコーダと、予め欠陥メモリセルの番地を記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、
上記アドレス信号に応じ、アドレス信号の番地の本体側メモリセルのワード線を選択するプリデコード信号を出力するプリデコーダと、
上記アドレス信号の番地の本体側メモリセルが配置されるメモリセルブロックのデコーダに上記プリデコーダから出力されるプリデコード信号を接続するとともに、冗長使用判定回路から冗長使用信号が出力されているときには、置換される予備メモリセルが配置されるメモリセルブロックのデコーダに冗長使用信号を接続するデコード信号選択回路とを有することを特徴とする半導体記憶装置。
【請求項2】請求項1記載の半導体記憶装置において、
上記複数のメモリセルブロックは2つのブロック群に区画されており、
上記各ブロック群毎内のいずれかのメモリセルブロックに予備メモリセルが配置され、
いずれかのブロック群内の本体側メモリセルが欠陥メモリセルである場合に、置換する予備メモリセルとして上記欠陥メモリセルを含まないブロック群の予備メモリセルが予め割り当てられていて、
上記デコード信号選択回路は、アドレス信号の番地の本体側メモリセルを含むブロック群のデコーダにはプリデコード信号を接続し、アドレス信号の番地の本体側メモリセルを含まないブロック群のデコーダには冗長使用信号を接続するように構成されていることを特徴とする半導体記憶装置。
【請求項3】請求項1又は2記載の半導体記憶装置において、
上記冗長使用判定回路から出力される冗長使用信号をエンコードして、予備メモリセルのワード線を選択する冗長デコード信号を出力する冗長エンコーダを備えたことを特徴とする半導体記憶装置。
【請求項4】請求項2記載の半導体記憶装置において、
上記各メモリセルブロックは直列配置され、その中央部の2つのメモリセルブロック間の境界で2つのブロック群に区画されていて、
上記予備メモリセルを含むメモリセルブロックは、中央部に位置するものであることを特徴とする半導体記憶装置。
【請求項5】請求項1又は2記載の半導体記憶装置において、
相隣合う2つのメモリセルブロックで共有されるセンスアンプと、
該センスアンプとその両側のメモリセルブロックとの信号接続を断接切換えるスイッチ手段とを備えたことを特徴とする半導体記憶装置。
【請求項6】請求項1,2,3,4又は5記載の半導体記憶装置において、
上記冗長使用判定回路から冗長使用信号を受けたとき、当該欠陥メモリセルである本体側メモリセルのデコーダに、当該本体側メモリセルの作動を停止させる本体側メモリ停止信号を出力する停止信号出力手段を備えたことを特徴とする半導体記憶装置。
【請求項7】複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、
上記本体側メモリセルアレイの本体側ワード線とデコード線とを第1の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第2の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第1,第2の接続手段を介して駆動するように構成されたデコーダと、
上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段とを備え、
上記デコード線は複数設けられ、上記ワード線駆動信号発生回路は、上記複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含み、
上記メモリ置換手段は、
アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、
アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、
本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させることを特徴とする半導体記憶装置。
【請求項8】複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、
上記本体側メモリセルアレイの本体側ワード線とデコード線とを第1の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第2の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第1,第2の接続手段を介して駆動するように構成されたデコーダと、
上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段とを備え、
上記メモリ置換手段は、
予め欠陥メモリセルの番地を記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、
アドレス信号に応じて、アドレス信号の番地に対応する本体側メモリセルのワード線を選択するプリデコード信号を出力するプリデコーダと、
上記ワード線駆動信号発生回路にプリデコーダのプリデコード信号を接続する一方、冗長使用判定回路から冗長使用信号が出力されているときには、プリデコード信号に代えて、ワード線駆動信号発生回路に冗長使用信号を接続するデコード信号切換回路とを有することを特徴とする半導体記憶装置。
【請求項9】請求項8記載の半導体記憶装置において、
上記冗長使用判定回路の要素数と上記ワード線駆動信号発生回路のデコード線の数とは同じであり、
上記ワード線駆動信号発生回路は、冗長信号発生回路の冗長使用信号により直接デコードされるものであることを特徴とする半導体記憶装置。
【請求項10】請求項8記載の半導体記憶装置において、
上記冗長使用判定回路の出力をエンコードして、予備メモリセルのワード線を選択する冗長デコード信号を出力する冗長エンコーダを備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、電気的に欠陥ビット救済を行う冗長構成を有する半導体記憶装置の改良に関するものである。
【0002】
【従来の技術】近年、半導体記憶装置はますます大容量化しており、集積する素子数の増大、チップ面積の増大が顕著となり、欠陥のないチップのみを選別して使用することは、経済的に不利となってきている。そのため、所望の記憶容量のメモリセルの他に予備メモリセルを有する冗長構成としておき、半導体記憶装置を製造後、最初は所望の記憶を行うメモリセルについて機能試験を行い、欠陥のあるメモリセルを識別し、その後、不良メモリセルを予備のメモリセルと切り替えて、全体として所望の記憶容量を満足させる不良ビット救済技術が必須となる。
【0003】このような冗長構成を有する半導体記憶装置として、例えば特開平1-112598号公報に開示されるごとく、本体側メモリセルの複数個と欠陥救済用予備メモリセルの複数個とをマトリクス状に配置したメモリセルアレイを構成し、本体側メモリセルを複数のワード線及びビット線を介し、予備メモリセルを複数のワード線及びビット線のいずれかあるいは両者で接続して、本体側メモリセルの欠陥メモリセルの番地を予備メモリセルの番地と置換することにより欠陥救済を行うようにしたものは公知の技術である。また、特開昭62-125598号公報に開示されるごとく、正規のメモリセルを選択する第1のデコーダ回路と、欠陥救済用予備メモリセルを選択する第2のデコーダ回路とを設け、第1のデコーダ回路を複数の電流切換形論理回路が縦積みされた回路で構成して、欠陥救済時には、第1のデコーダ回路と第2のデコーダ回路とにそれぞれ非選択及び選択用のパルス電圧を印加し、正規のメモリセルを選択すると同時に予備メモリセルを選択するようにしたものがある。その他、米国特許Nｏ.4860260,特開平2-113490号公報,特開昭57-111893号公報等にも、冗長構成を有する半導体記憶装置が開示されている。
【0004】図9は、上記従来の半導体記憶装置における基本的な冗長構成を示す図である。同図において、1はセンスアンプ列、2は予備メモリセルアレイ、3は本体側メモリセルアレイ(正規のメモリセル)、4Aは本体側ロウデコーダ、4Bは予備側ロウデコーダ、5はロウプリデコーダ、20は欠陥メモリセルの番地を記憶し、入力された番地が欠陥メモリセルの番地であるか否かを判定する要素SD0?SDnからなる冗長使用判定回路、6はコラムデコーダ、7はデータ入出力バッファ、WL0?WLmは本体側メモリセルアレイ3内のワード線である。SW0?SWnは予備メモリセルアレイ2内の予備ワード線であって、冗長使用判定回路20からの信号によって選択されるものである。
【0005】また、図10は上記本体側ロウデコーダ4Aと予備側ロウデコーダ4Bの構成例を示す図である。
【0006】以下に欠陥メモリセル救済時のメモリ読み出し動作を説明する。ここでは、本体側メモリセルのワード線WL0(本体側ワード線)に欠陥メモリセルが含まれているとして、本体側ワード線WL0を予備メモリセルのワード線SW0(予備側ワード線)に置き換える場合について説明する。
【0007】まず、アドレス信号A0?Alがロウプリデコーダ5と冗長使用判定回路20に入力されると、冗長使用判定回路20の各要素SD0?SDnではそれぞれに記憶された欠陥メモリセルの番地とこのアドレス信号との照合が行われる。例えば入力されたアドレス信号が本体側メモリセルアレイ3内の本体側ワード線WL0に対応するアドレスの場合、冗長使用判定回路20の要素SD0に記憶された番地と入力されたアドレス信号の番地とが一致するので、冗長使用判定回路20の要素SD0からは冗長使用信号が出力される。すなわち、本体側ロウデコーダ4Aには、本体側メモリ停止信号18として出力され、本体側ロウデコーダ4Aが動作を停止して、本体側ワード線WL0は非選択となる一方、予備側ロウデコーダ4Bには冗長選択信号SWP0として出力され、予備側ワード線SW0が選択される。これにより、欠陥メモリセルが存在する本体側ワード線WL0が予備側ワード線SW0に置き換えられ、欠陥メモリセルを救済することができる。
【0008】次に、複数のメモリセルアレイを複数のメモリセルブロックに区画した半導体記憶装置の従来例について説明する。図11に複数のメモリセルブロックに複数のメモリセルアレイを配置した半導体記憶装置の構成図を示す。この例では、4つのメモリセルブロックa?dに、センスアンプ列1a?1dと、予備メモリセルアレイ2a?2dと、本体側メモリセルアレイ3a?3dと、コラムデコーダ6a?6dと、本体側ロウデコーダ4Aa?4Adと、要素SDｏa?SDna,…,SDｏd?SDndからなる冗長信号発生回路20と、共通のロウプリデコーダ5とが配設されている。すなわち、入力されたアドレス信号A0?AlのうちAl-1,Alによって4個のメモリセルブロックのうち1メモリセルブロックだけを選択し、動作させるようになされており、各メモリセルブロックa?d内における動作は、上記図8の説明で記述した動作と同様である。
【0009】
【発明が解決しようとする課題】しかし、以上に述べた図9又は図11に示される従来の半導体記憶装置の構成では、メモリセルブロック毎に予備ワード線を設ける必要があり、しかも、欠陥メモリセルがあった場合、同一メモリセルブロック内に配置される予備側ワード線つまり予備メモリセルでしか救済できない。そのため、記憶容量が増大しメモリセルブロック分割数が増加すると、チップ全体中の予備側ワード線数は増加する上、微細化が進むにつれ加工の困難さが増加し、1メモリセルブロック中に必要な予備側ワード線数、およびその予備側ワード線を選択するための予備側ワード線デコード線も増加し、予備側ワード線によるチップ面積の増加が問題となる。
【0010】また、集積度が高くなるにつれてロウデコーダのレイアウトピッチが狭くなるため、上記図10のごとく、複数のワード線に対して1つのロウデコーダを設け、さらにワード線駆動信号でワード線を選択することによりロウデコーダのピッチを緩和する方法がとられるが、この場合、従来の構成の半導体記憶装置では予備側ワード線を駆動するために、要素WD0?WD3からなる本体側ワード線駆動信号発生回路21Aとは別個に、予備側ワード線SWｏｏ?SWｏ3の本数に対応した数の要素SWD0?SWD3からなる予備側ワード線駆動信号発生回路21Bが必要になる。この例では、4本の予備側ワード線を設けているために予備側ワード線駆動信号発生回路21Bには4個の要素SWD0?SWD3が必要になる。つまり、集積度の増大に伴う予備側ワード線SWｏｏ?SWｏ3の本数の増加につれて、チップ面積の増加を引き起こすという問題がある。
【0011】本発明は斯かる点に鑑みてなされたものであり、その目的は、半導体記憶装置において、予備メモリセルを使い果たしたメモリセルブロック内で欠陥メモリセルが生じた場合などにも、他のメモリセルブロック内の予備メモリセルを使用し得るように構成することにより、救済効率の向上を図り、かつ予備メモリセルの配備に伴うチップ面積の増大を防止することにある。
【0012】
【課題を解決するための手段】上記目的を達成するため、請求項1の発明が具体的に講じた手段は、複数のメモリセルを配置してなるメモリセルブロックの複数個を備えた半導体記憶装置を対象とする。
【0013】そして、上記すべてのメモリセルのうちある複数個を本体側メモリセルとして構成し、他の複数個を予備メモリセルとして構成する。
【0014】さらに、上記各メモリセルブロックの本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、入力されたアドレス信号の番地が上記欠陥メモリセルの番地と一致するときには本体側メモリセルに代えて、当該欠陥メモリセルが配置されるメモリセルブロック以外のメモリセルブロックに配置される予備メモリセルを選択するメモリ置換手段を設ける。
【0015】そして、上記メモリ置換手段に、各メモリセルブロックのメモリセルのワード線を個別に駆動するためのデコーダと、予め欠陥メモリセルの番地を記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、アドレス信号に応じて、アドレス信号の番地の本体側メモリセルのワード線を選択するプリデコード信号を出力するプリデコーダと、上記アドレス信号の番地の本体側メモリセルが配置されるメモリセルブロックのデコーダに上記プリデコーダから出力されるプリデコード信号を接続するとともに、冗長使用判定回路から冗長使用信号が出力されているときには、置換される予備メモリセルが属するメモリセルブロックのデコーダに冗長使用信号を接続するデコード信号選択回路とを有する構成としたものである。
【0016】請求項2の発明の講じた手段は、上記請求項1の発明において、上記複数のメモリセルブロックを2つのブロック群に区画し、上記各ブロック群毎内のいずれかのメモリセルブロックに予備メモリセルを配置して、いずれかのブロック群内の本体側メモリセルが欠陥メモリセルである場合に、置換する予備メモリセルとして上記欠陥メモリセルを含まないブロック群の予備メモリセルを予め割り当てられているものとする。
【0017】そして、上記デコード信号選択回路を、アドレス信号の番地の本体側メモリセルを含むブロック群のデコーダにはプリデコード信号を接続し、アドレス信号の番地の本体側メモリセルを含まないブロック群のデコーダには冗長使用信号を接続するように構成したものである。
【0018】請求項3の発明の講じた手段は、上記請求項1又は2の発明において、上記冗長使用判定回路から出力される冗長使用信号をエンコードして、予備メモリセルのワード線を選択する冗長デコード信号を出力する冗長エンコーダを設ける構成としたものである。
【0019】請求項4の発明の講じた手段は、上記請求項2の発明において、上記各メモリセルブロックを直列配置し、その中央部の2つのメモリセルブロック間の境界で2つのブロック群に区画するものとする。
【0020】そして、上記予備メモリセルを含むメモリセルブロックを、中央部に位置するように構成したものである。
【0021】請求項5の発明の講じた手段は、上記請求項1又は2の発明において、相隣合う2つのメモリセルブロックで共有されるセンスアンプと、該センスアンプとその両側のメモリセルブロックとの信号接続を断接切換えるスイッチ手段とを設ける構成としたものである。
【0022】請求項6の発明の講じた手段は、上記請求項1,2,3,4又は5の発明において、上記冗長使用判定回路から冗長使用信号を受けたとき、当該欠陥メモリセルである本体側メモリセルのデコーダに、当該本体側メモリセルの作動を停止させる本体側メモリ停止信号を出力する停止信号出力手段を設ける構成としたものである。
【0023】請求項7の発明の講じた手段は、複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置を対象とする。
【0024】そして、上記本体側メモリセルアレイの本体側ワード線とデコード線とを第1の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第2の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第1,第2の接続手段を介して駆動するように構成されたデコーダと、上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段とを設け、上記デコード線は複数設けられ、上記ワード線駆動信号発生回路は、上記複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含み、上記メモリ置換手段は、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第1の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第2の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、本体側メモリセルを選択するときには上記出力された第1の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第2の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる構成としたものである。
【0025】請求項8の発明の講じた手段は、複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、上記本体側メモリセルアレイの本体側ワード線とデコード線とを第1の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第2の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第1,第2の接続手段を介して駆動するように構成されたデコーダと、上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段とを設け、上記メモリ置換手段に、予め欠陥メモリセルの番地を記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、アドレス信号に応じて、アドレス信号の番地の本体側メモリセルのワード線を選択するプリデコード信号を出力するプリデコーダと、上記ワード線駆動信号発生回路にプリデコーダのプリデコード信号を接続する一方、冗長使用判定回路から冗長使用信号が出力されているときには、プリデコード信号に代えて、ワード線駆動信号発生回路に冗長使用信号を接続するデコード信号切換回路とを設ける構成としたものである。
【0026】請求項9の発明の講じた手段は、上記請求項8の発明において、上記冗長使用判定回路の要素数と上記ワード線駆動信号発生回路のデコード線の数とは同じであるように構成する。
【0027】そして、上記ワード線駆動信号発生回路を、冗長信号発生回路の冗長使用信号により直接デコードされるように構成したものである。
【0028】請求項10の発明の講じた手段は、上記請求項8の発明において、上記冗長使用判定回路の出力をエンコードして、予備メモリセルのワード線を選択する冗長デコード信号を出力する冗長エンコーダを設ける構成としたものである。
【0029】
【作用】以上の構成により、請求項1の発明では、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、メモリ置換手段により、本体側メモリセルに代えて他のメモリセルブロックに配置される予備メモリセルが選択されるので、当該欠陥メモリセルが配置されるメモリセルブロック以外のメモリセルブロックの予備メモリセルの利用が可能となり、欠陥メモリセルの救済効率が向上する。
【0030】しかも、冗長使用判定回路とプリデコーダとデコード信号選択回路によって、各メモリセルブロックのデコーダの作動が円滑となる。
【0031】請求項2の発明では、上記請求項1の発明において、欠陥メモリセルが予備メモリセルで置換されるときに、アドレス信号の番地の本体側メモリセルを配置しているブロック群のデコーダにはプリデコード信号が接続され、アドレス信号の番地の本体側メモリセルを配置しているブロック群以外のブロック群のデコーダには冗長使用信号が接続されるので、欠陥メモリセルである本体側メモリセルのワード線と予備メモリセルのワード線とが2本とも選択されても読出データを破壊することなくアクセスされる。したがって、ワード線の立ち上げが高速となり、欠陥メモリセルの救済効率がさらに向上し、欠陥救済後の歩留まりが向上することになる。
【0032】請求項3の発明では、冗長エンコーダによって、冗長使用判定回路の出力が一度エンコードされるので、予備メモリセルが多数配置されている場合にも、予備メモリセルをデコードするための信号線数が低減することになる。
【0033】請求項4の発明では、上記請求項2の発明において、メモリセルの加工のバラツキの少ないチップの中央部にビット線の長いメモリセルブロックがチップの内方に形成されることで、保持時間が長くノイズに強い半導体記憶装置が得られることになる。
【0034】請求項5の発明では、上記請求項1又は2の発明において、センスアンプが相隣合う2つのメモリセルブロックで共有されるので、各センスアンプのピッチが緩和され、かつセンスアンプの個数が低減する。したがって、必要なチップ面積が大幅に減小することになる。
【0035】請求項6の発明では、冗長使用信号を受けたとき、本体側メモリ停止信号が出力されるので、本体側メモリセルのワード線を選択,立ち上げるための電流が不要となり、その分消費電力が低減することになる。
【0036】請求項7の発明では、本体側メモリセルと予備メモリセルとの各ワード線が共通のデコード線で接続され、かつ共通のワード線駆動信号発生回路を介して駆動されるので、本体側ワード線駆動信号発生回路とは別に予備側ワード線駆動信号発生回路を設ける必要がなくなり、予備メモリセルの配設に伴うチップ面積の増加が抑制される。
【0037】請求項8の発明では、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用判定回路から冗長使用信号が出力され、この冗長使用信号の有無に応じ、デコード信号切換回路によって駆動信号発生回路への入力がプリデコード信号と冗長使用信号とに切換えられるので、本体側メモリセルのワード線又は予備メモリセルのワード線の選択の切換が円滑に行われることになる。
【0038】請求項9の発明では、上記請求項8の発明において、ワード線駆動信号発生回路が冗長信号発生回路の冗長使用信号により直接デコードされるので、途中に必要なデバイスや配線数が少なくて済み、構成が簡素となって、必要なチップ面積が減小する。
【0039】請求項10の発明では、請求項8の発明において、冗長エンコーダにより、冗長使用判定回路から出力される冗長使用信号が、一度予備メモリセルのワード線を駆動させる冗長デコード信号に変換されるので、予備メモリセルが多数設けられた場合にも、予備メモリセルのワード線をデコードするための配線数が少なくて済むことになる。
【0040】
【実施例】(実施例1)
以下、本発明の実施例1について、図1?図5を参照しながら説明する。
【0041】図1は、実施例1における半導体記憶装置の構成図を示すものである。本実施例における冗長構成を有する半導体記憶装置は、1ビットの情報を記憶するための本体側メモリセルの複数個と、欠陥ビット救済用の予備メモリセルの複数個とを備え、さらに、上記全体を2個のブロック群SA1,SA2に区画し、各ブロック群SA1,SA2をM個(本実施例では2個)のメモリセルブロックに分割して合計2M個(本実施例では4個)のメモリセルブロックa?dを構成している。上記各メモリセルブロックa?dには、センスアンプ列1a?1dと、本体側メモリセルアレイ3a?3dと、ロウデコーダ4a?4dと、コラムデコーダ6a?6dとが配置されている。また、4つのメモリセルブロックa?dのうち中央側のメモリセルブロックb,cには、本体側メモリセルアレイ3b,3cに隣接して、予備メモリセルアレイ2b,2cが配設され、ロウデコーダ4b,4cは本体側メモリセルと予備メモリセルとを共通のデコード線で接続して、一体化されている。
【0042】さらに、各ブロック群SA1,SA2に対応して、入力されたアドレス信号に応じ、該当する番地の本体側メモリセルを選択するプリデコード信号10l,10ｒを出力するロウプリデコーダ5l,5ｒと、上記本体側メモリセルアレイ3a?3d内の欠陥メモリセルを予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路20l,20ｒと、該冗長使用判定回路20l,20ｒの信号を受けて、冗長メモリセルを選択する冗長デコード信号11l,11ｒを出力する冗長エンコーダ8l,8ｒと、上記ロウプリデコーダ5l,5ｒ及び冗長エンコーダ8l,8ｒの出力のいずれかを選択するデコード信号選択回路9l,9ｒとが配設されている。
【0043】ここで、上記各冗長使用判定回路20l,20ｒには、各ブロック群SA1,SA2に配置されるすべての本体側メモリセルの個数(本実施例では16個)に対応した数の要素SDl0?SDln、SDｒ0?SDｒnが配置されている。例えば、要素SDl0は、ブロック群SA2側に配置される本体側メモリセルの番地の数に対応したヒューズを備え、試験で欠陥メモリセルが発見されると、その番地に対応する位置のヒューズを予め切断しておくことにより、欠陥メモリセルを記憶するようになされている。
【0044】また、アドレス信号Akが”0”のときロウプリデコーダ5l、冗長使用判定回路20ｒ、冗長エンコーダ8ｒが動作し、Akが”1”のときロウプリデコーダ5ｒ、冗長使用判定回路20l及び冗長エンコーダ8lが動作する。
【0045】図2は、上記冗長エンコーダ8の構成を示す(左右の冗長エンコーダ8l,8ｒは基本的に同じ構成である)。図2において、アドレス信号A0?nを受ける上記冗長使用判定回路20の16個の要素SD0?SD15からの出力を、4×4のマトリクス信号RA0?RA3,RB0?RB3からなる冗長デコード信号11に変換するようになされている。
【0046】ここで、上記デコード信号選択回路9l,9ｒは、それぞれロウプリデコーダ5lから出力されるプリデコード信号10l及び冗長エンコーダ8lから出力される冗長デコード信号11lと、ロウプリデコーダ5ｒから出力されるプリデコード信号10ｒ及び冗長エンコーダ8ｒから出力される冗長デコード信号11ｒを入力とし、入力された番地の本体側メモリセルが存在する側のブロック群のロウデコーダにはロウプリデコーダ5l,5ｒの出力10l,10ｒを入力し、入力された番地の本体側メモリセルが存在しない側のブロック群のロウデコーダには冗長エンコーダ8l,8ｒの出力を入力する。本実施例では、アドレス信号Akが”0”の場合、デコード信号選択回路9lはプリデコード信号10lをロウデコーダ4a,4bに入力し、デコード信号選択回路9ｒは冗長デコード信号11ｒをロウデコーダ4c,4dに入力する。Akが”1”の場合、デコード信号選択回路9lは冗長デコード信号11lをロウデコーダ4a,4bに入力し、デコード信号選択回路9ｒはプリデコード信号10ｒをロウデコーダ4c,4dに入力する。
【0047】図3は、ロウプリデコーダ5及びデコード信号選択回路9の構成を示す(各ロウプリデコーダ5l,5ｒ及びデコード信号選択回路9l,9ｒは基本的に同じ構成である)。図3に示すように、ロウプリデコーダ5には、3つのプリデコーダA?Cが配置されており、各プリデコーダA?Cにはそれぞれ4本のデコード線が設けられていて、プリデコーダAのデコード線と上記冗長デコード信号11(マトリクス信号RA0?RA3)を入力するデコード線とがOR回路で組み合わされて、本体側ワード線を選択する信号WP0?WP3を出力し、プリデコーダBのデコード線と上記冗長デコード信号11ｒ(マトリクス信号RB0?RB3)を入力するデコード線とがOR回路で組み合わされて第1ゲート電圧印加信号XPA0?XPA3に、プリデコーダCのデコード線の信号がそのまま第2ゲート電圧印加信号XPB0?XPB4に変換されるようになされている。
【0048】図4は、メモリセルブロックb又はcに配置されるロウデコーダ4の構成を示す。このロウデコーダ4には、本体側メモリセルアレイの本体側ワード線及び予備メモリセルアレイの予備側ワード線を駆動するためのワード線駆動用トランジスタをマトリクス状に配置してなるデコード回路41と、該デコード回路41に駆動信号を出力する要素WD0?WD3からなるワード線駆動信号発生回路21と、AND回路を配設し、上記デコード回路41の各トランジスタのゲート電圧を“1”,“0”に切換えるためのゲート電圧切換回路42とが設けられている。すなわち、本体側メモリセルアレイのワード線及び予備メモリセルアレイのワード線は、それぞれワード線駆動用トランジスタを介して共通のデコード線に接続され、さらに共通のデコード線はワード線駆動信号発生回路21に接続されている。なお、図4に示す信号AKは、メモリセルブロックbにおいてはアドレス信号Akの非反転信号であり、メモリセルブロックcにおいてはアドレス信号Akの反転信号である。一方、図3に示すように、デコード信号線WP0-WP3に、冗長選択時には冗長デコード信号が、本体側ワード線選択時にはプリデコード信号が送出される。したがって、図4に示すデコード回路4のような構成により、デコード信号線WP0-WP3に、冗長選択時には冗長デコード信号が、本体側ワード線選択時にはプリデコード信号が送出される。すなわち、共通のワード線駆動信号発生回路21を用いて本体側ワード線および予備側ワード線を駆動できることから、図10に示す構成のごとく冗長用ワード線駆動信号発生回路と本体側ワード線駆動信号発生回路とを個別に設ける必要がない。
【0049】以上のように構成された半導体記憶装置について、以下、その動作を説明する。ここでは、図1に示すメモリセルブロックaの本体側ワード線WLa0に欠陥メモリセルが含まれているとして、本体側ワード線WLa0をメモリセルブロックcの予備側ワード線SWc0に置き換える場合について説明する。ここで、冗長使用判定回路20ｒの要素SDｒ0には予め本体側ワード線WLa0に対応したアドレスが記憶されている。
【0050】まず、図1に示す本体側ワード線WLa0に対応したアドレス信号A0?Akがロウプリデコーダ5l,5ｒと冗長使用判定回路20l,20ｒに入力されると、Ak=”0”のときには、ロウプリデコーダ5l,冗長使用判定回路20ｒが動作する。そして、冗長使用判定回路20ｒの各要素SDｒ0?SDｒnでは、それぞれに記憶された欠陥メモリセルの番地とこのアドレス信号との照合が行われる。入力されたアドレス信号が欠陥メモリセルにつながる本体側ワード線WLa0に対応するアドレスの場合、冗長使用判定回路20ｒの要素SDｒ0からは図2に示す冗長選択信号が出力される。そして、図2に示すように、冗長エンコーダ8ｒからは冗長デコード信号として信号RA0,RB0が出力される。
【0051】一方、図1に示すロウプリデコーダ5ｒにおいて、図3に示す各プリデコーダA?Cへの入力は“0”となる一方、冗長デコード信号11ｒのうち、信号RA0,RB0のみが“1”として入力される。したがって、デコード信号選択回路9ｒでは、プリデコード信号WP0と、第1ゲート電圧印加信号XPA0とだけが“1”となる。そして、図1に示すメモリセルブロックcでは、図4に示すロウデコーダ4において、ワード線駆動信号発生回路21の要素WD0に電圧が印加される一方、信号AKが“1”であるので、AND回路を介して予備側ワード線のワード線駆動用トランジスタのみが全体として“1”となり、その中から要素WD0に対応する予備側ワード線SWc0が選択される。
【0052】なお、他方のロウプリデコーダ5l及びデコード信号選択回路9lでは、アドレス信号Akが“0”の場合、ロウプリデコーダ5lにおいて、各プリデコーダA?Cへの入力が“1”となり、プリデコーダAからは本体側メモリセルWL0の番地に対応してプリデコード信号WP0が、プリデコーダBからは第1ゲート電圧印加信号XAP0が、プリデコーダCからは第2ゲート信号印加電圧XPB0がそれぞれ出力される。そして、ロウデコーダ4lにおいて、ワード線駆動信号発生回路21への入力が“1”となり、図中最左方のAND回路の出力が“1”となることで、予備側ワード線は選択されず本体側ワード線WLa0が選択されるように構成されているが、上述のように冗長使用判定回路20の要素SDｒ0から冗長使用信号つまり本体側メモリ停止信号18lが出力されている場合、図4の本体側ワード線駆動信号発生回路21は作動しないので、本体側メモリセルはアクセスされない。
【0053】以上の作動により、本体側メモリセルWLa0が欠陥メモリセルである場合、予備側ワード線SWc0が選択される。これにより、欠陥メモリセルが存在するワード線WLa0が予備側ワード線SWc0に置き換えられ、欠陥メモリセルが救済されることになる。
【0054】以上のように、本実施例によれば、欠陥メモリセルをアクセスする本体側ワード線を複数のメモリセルブロック内の予備側ワード線を置き換えることが可能になり、欠陥ワード線の救済効率が著しく向上する。図5にその例を示す。図5(a)が従来例,(b)が本発明の場合である。予備ワード線の数はいずれも4本である。ここで、あるチップにおいて、メモリセルブロックa内の2本の本体側ワード線WLa0,WLalに欠陥メモリセルがあったとする。この場合、従来例(a)では本体側ワード線WLa0を予備側ワード線SWa0に置き換えるとメモリセルブロックa内の予備側ワード線はなくなるのでもう1本の欠陥メモリセルを含む本体側ワード線WLalを救済することができず、このチップは不良となる。それに対して、本発明では、メモリセルブロックc内の予備側ワード線SWc0,SWclはメモリセルブロックa,メモリセルブロックb内のどの本体側ワード線とも置き換えられるように構成されているので、図に示すように、WLa0をSWc0に、WLalをSWclに置き換えることができる。このように、欠陥メモリセルが救済されるので、あるチップの同一メモリセルブロック内に複数個の欠陥メモリセルが発生した場合にも、そのチップは良品として使用可能となり、救済効率が向上する。
【0055】特に、従来の冗長方式のごとく、予備側ワード線が同一メモリセルブロック内に配置されていると、本体側メモリ停止信号が発生され、ロウデコーダが停止し、本体側のワード線が非選択となってから予備側ワード線が選択されなければ、本体側ワード線と予備側ワード線とが同時に選択される多重選択が生じ、読出データが破壊される。したがって、本体側ワード線は冗長使用判定が完了後に立ち上げる必要があり、予備側ワード線は本体側ワード線を禁止してから立ち上げる必要があるため、アクセスタイムの増大を引き起こす。それに対し、上記実施例1では、本値側ワード線とそれに対応する予備側ワード線とが異なるメモリセルブロックに配置されているため、本体側ワード線と予備側ワード線とが2本とも選択されても読出データが破壊されることはない。したがって、予備側ワード線と本体側ワード線とは互いのタイミングに関係なく立ち上げることができ、高速なワード線の立ち上げを実現できる。
【0056】特に、上記実施例1のように、デコード信号選択回路9l,9ｒを用いて、多数の予備側ワード線SWb0?SWbn,SWc0?SWcnを選択するための冗長デコード信号を本体側ワード線WLb1?WLbm,WLc1?WLcmを選択するプリデコード信号線と共通の信号線に出力させ、ワード線駆動信号発生回路21を共有させることで、本体側デコード線と冗長デコード線、本体側ワード線駆動信号発生回路と冗長ワード線駆動信号発生回路を個別に設ける必要がなくなるため、チップ面積の低減つまり半導体記憶装置の高密度化を図ることができる。
【0057】また、上記実施例1のように、欠陥メモリセルと予備メモリセルとを置換する手段として、冗長使用判定回路20l,20ｒ、ロウプリデコーダ5l,5ｒ及びデコード信号選択回路9l,9ｒを配設することで、各メモリセルブロックa?dのロウデコーダ4a?4dを円滑に作動させることができチップの必要面積を拡大させることなく、アドレス信号の番地に該当するメモリセルのワード線を駆動させるように構成することができる。
【0058】例えば64MビットDRAMの場合、チップ全体の予備側ワード線数が等しいとすると、本発明の冗長方式によれば従来の冗長方式に比べ約2倍の歩留まり、1GビットDRAMの場合、約5倍の歩留まりを得ることができる。
【0059】また、同じ歩留まりを得るためには、64MビットDRAMの場合、本発明の冗長方式の方が従来の冗長方式よりもチップ面積を約5平方ミリメートル小さくでき、1GビットDRAMの場合、約15平方ミリメートル小さくできる。
【0060】さらに、上記実施例1のように、冗長エンコーダ8l,8ｒを設けることにより、冗長デコード信号のための信号線数の低減を図ることができる。例えば、図2に示すような構成では、16組の冗長使用信号に対し、各4組のマトリクス信号RA0?RA3,RB0?RB3を接続する合計8本の冗長デコード線を設けるだけでよい。
【0061】なお、上記実施例1では4メモリセルブロックで構成されたDRAMについて説明したが、これは4メモリセルブロックに限るものではない。
【0062】また、冗長エンコーダ8l,8ｒを設けて、上述のようにエンコードすることにより、上記実施例1のような構成においても、デコード信号選択回路9を用いて、多数の予備側ワード線を選択するための冗長デコード信号をプリデコード信号線と共通の信号線に出力させ、ワード線駆動信号発生回路を共有させることが可能になり、チップ面積の低減効果を有効に発揮することができる。
【0063】上記実施例1では、予備側ワード線を含むメモリセルブロックを内側の2つのメモリセルブロックに割り当てているが、メモリセルの加工のバラツキはチップの外側ほど大きくなる傾向がある。したがって、特に、セルアレイの外側にビット線の長さの短い本体側ワード線のみのメモリセルブロックを配置し、予備側ワード線を含むビット線長の長いメモリセルブロックをセルアレイの内側(例えば中央付近)に配置することにより、保持時間が長くノイズに強い半導体記憶装置を実現することができる。
【0064】また、上記実施例1のごとく、本体側メモリ停止信号18を発生させ、ロウデコーダ4の動作を停止させることにより、本体側ワード線WLを選択,立ち上げるための電流が不要となり、その分消費電力の低減を図ることができる。しかも、本体側ワード線WLは、冗長使用判定が完了し、本体側メモリ停止信号18が確定した後に立ち上げる必要はないので、動作速度を低下させる虞れはない。
【0065】(実施例2)
次に、実施例2について説明する。上記実施例1では、あるメモリセルアレイ内の本体側メモリセルに欠陥メモリセルがあると、他のメモリセルアレイの欠陥メモリセルを使用して救済するようにしたが、発明はかかる実施例に限定されるものではなく、当該メモリセルアレイ内に欠陥メモリセルが発見されると、同一メモリセルアレイ内の予備メモリセルで置換するとともに、当該メモリセルアレイ内の予備メモリセルを使用してしまうと、他のメモリセルアレイの予備メモリセルで置換させるようにしてもよい。
【0066】図6は、実施例2に係る半導体記憶装置の構成を示し、各メモリセルブロックa?dに、本体側メモリセルアレイ3a?3dと予備メモリセルアレイ2a?2dとが配設されている。さらに、ロウプリデコーダ5と、要素SD0?SDnからなる冗長使用判定回路20と、冗長エンコーダ8と、メモリセルブロック選択切換回路29とが配置されている。その他の構成は上記実施例1と同様である。
【0067】ここで、本実施例2に係る半導体記憶装置の作動について説明する。冗長使用判定回路20の要素SD0は予備メモリセルアレイ2a内の予備側ワード線SWLa0に対応するものとし、予め欠陥を含む本体側ワード線に対応する番地が記憶されているとする。
【0068】まず、欠陥が含まれていない本体側ワード線に対応する番地のアドレス信号が入力された場合、ロウプリデコーダ5からは、当該番地の本体側ワード線を選択するプリデコード信号10と本体側ブロック選択信号30とが出力され、この本体側ブロック選択信号30を受けたブロック選択切換回路29から、ブロック選択信号32が出力される。これにより、入力された番地に対応した本体側ワード線が選択される。一方、冗長使用判定回路20からは、記憶されている欠陥メモリセルの番地と入力された番地とが対応しないので、冗長使用信号は出力されない。
【0069】次に、冗長判定回路20の要素SD0に記憶された欠陥メモリセルに対応する番地のアドレス信号が入力された場合、要素SD0からは冗長使用信号が出力され、冗長エンコーダ8によって、予備側ワード線SWLa0を選択する冗長デコード信号11とメモリセルブロックaとを選択する冗長ブロック選択信号31とが出力される。さらに、本体側メモリ停止信号18がロウデコーダ4a?4dに出力され、この本体側メモリ停止信号18によって、本体側ワード線の作動は停止される。また、ブロック選択切換回路29は、停止信号18の入力によってブロック選択信号32を本体側ブロック選択信号30から冗長側ブロック選択信号31に切換える。これにより、本体側ワード線の選択は行われず、予備側ワード線SWLa0が選択され、冗長デコード信号11により、メモリセルブロックaのセンスアンプ,コラムデコーダが活性化される。
【0070】以上のように、上記実施例2によれば、ブロック選択信号32を冗長使用判定回路20の出力によって本体側ブロック選択信号30と冗長側ブロック選択信号31とに切換えるようにしているので、任意のメモリセルブロックの本体側ワード線を任意のメモリセルブロックの予備側ワード線に置換することが可能となる。例えば、欠陥メモリセルがあると当該メモリセルブロック内の予備メモリセルで置換するとともに、当該メモリセルブロック内の予備メモリセルの使用が飽和状態になると、他のメモリセルブロックの予備メモリセルで置換することなどが可能となり、予備メモリセルの利用性が著しく向上する。
【0071】(実施例3)
次に、実施例3について説明する。図7は実施例3における半導体記憶装置の構成を示す。この半導体記憶装置は、4つのメモリセルブロックa?dと、5つのセンスアンプ1a?1eとを備えるとともに、相隣合うメモリセルブロックa,bではセンスアンプ1bを、相隣合うメモリセルブロックb,c間ではセンスアンプ1cを、相隣合うメモリセルブロックc,d間ではセンスアンプ1dをそれぞれ共有するように構成されている。各メモリセルブロックa?dには、それぞれ本体側メモリセルアレイ3a?3dが配設されるとともに、両端のメモリセルブロックa,dに予備メモリセルアレイ2a,2dが配設されている。さらに、図中左端のメモリセルブロックaには、本体側メモリセルアレイ3a及び予備メモリセルアレイ2aを共通のデコード線で接続するロウデコーダ4aが配設され、同様に、図中右端のメモリセルブロックdには本体側メモリセルアレイ3d及び予備メモリセルアレイ2dを共通のデコード線で接続するロウデコーダ4dが配設されるとともに、中央側の各メモリセルブロックb,cには、本体側メモリセルアレイ3b,3cをデコードするロウデコーダ4b,4cがそれぞれ配設されている。
【0072】そして、各センスアンプ1a?1eと各メモリセルブロックa?dのメモリセルアレイ側との間には、ブロック選択スイッチ列12al?12dｒが介設されていて、たとえば、本体側メモリセルアレイ3bに含まれる本体側ワード線が選択される場合、ブロック選択スイッチ列12bl,12bｒ内の選択スイッチがオンになり、ブロック選択スイッチ列12aｒ,12cl内の選択スイッチがオフになる。このとき、同時に選択されたメモリセルブロックに対応する予備側ワード線が含まれる本体側メモリセルアレイ3dのブロック選択スイッチ列12dl,12dｒの選択スイッチもオンになり、ブロック選択スイッチ列12cｒのスイッチがオフになる。その他の構成は上述の実施例1(図1参照)と同様である。
【0073】以上のように、本実施例3では、上記実施例1と同様の救済効率の向上効果が得られるに加えて、各センスアンプ1a?1eのピッチが緩和され、かつセンスアンプの個数が低減するので、半導体記憶装置の高密度化を図ることができる。
【0074】(実施例4)
次に、実施例4について説明する。図8は実施例4における半導体記憶装置の構成を示す。本実施例4では、単一のメモリセルブロック内に予備メモリセルアレイ2と本体側メモリセルアレイ3とが配設され、本体側メモリセルアレイ3と予備メモリセルアレイ2とは、単一のロウデコーダ4に共通のデコード線で接続されている。このロウデコーダ4には、本体側メモリセルアレイのワード線及び予備メモリセルアレイのワード線駆動用トランジスタをマトリクス状に配置してなるデコード回路41と、該デコード回路41に駆動信号を出力する要素WD0?WD3からなるワード線駆動信号発生回路21と、AND回路を配設し、上記デコード回路41の本体側ワード線駆動用トランジスタのゲート電圧を“1”,“0”に切換えるためのゲート電圧切換回路42とが設けられている。すなわち、本体側メモリセルアレイのワード線及び予備メモリセルアレイのワード線とは共通のデコード線によりワード線駆動信号発生回路21に接続されている。
【0075】さらに、半導体記憶装置には、アドレス信号を受けてプリデコード信号10を出力するロウプリデコーダ5と、デコード信号切換回路19と、要素SD0?SD3からなる冗長使用判定回路20とが配設されている。上記デコード信号切換回路19は、上記冗長使用判定回路20の各要素SD0?SD3の出力を入力とし、いずれかの要素SD0?SD3の作動に応じて本体側メモリ停止信号18を出力するOR素子からなる停止信号出力部191と、該停止信号出力部191からの本体側メモリ停止信号を反転するインバータ192と、該インバータ192の出力及び上記ロウプリデコーダ5のプリデコード信号10を入力とする4個のAND素子からなるAND回路193と、該AND回路193の各AND素子の出力及び上記冗長使用判定回路20の各要素SD0?SD3の出力をそれぞれ入力とする4個のOR素子からなるOR回路194とからなる。上記OR回路194の各OR素子の出力側はワード線駆動信号発生回路21の各要素WD0?WD3にプリデコード線WP0?WP3を介して接続されている。さらに、停止信号出力部191の出力側は、上記ロウデコーダ4のデコード回路41の各予備側ワード線駆動用トランジスタのゲートに直接接続される一方、本体側ワード線駆動用トランジスタのゲートには直接接続されず、ゲート電圧切換回路42にインバータを介して接続されている。
【0076】以上のように構成された半導体記憶装置について、その動作を説明する。ここで、各冗長使用判定回路20の各要素SD0?SD3にはあらかじめ欠陥を含む本体側ワード線の番地が記憶されている。
【0077】まず、欠陥を含まない本体側ワード線に対応する番地が入力された場合、ロウプリデコーダ5から選択された本体側ワード線に対応するプリデコード信号10が出力される。冗長使用判定回路20の各要素SD0?SD3からは記憶されている番地と入力された番地が一致しない時は信号は出力されないので、停止信号出力部191からは本体側メモリ停止信号18が出力されない。したがって、インバータ192の出力は“1”となり、AND回路193では、ロウプリデコーダ5からのプリデコード信号10を受けるAND素子だけが“1”となって、プリデコード線WP0?WP3には当該番地の本体側ワード線に対応するプリデコード信号10が出力され、対応するワード線駆動信号発生回路21の要素WD0?WD3からワード線駆動信号が出力される。一方、停止信号出力部191から本体側メモリ停止信号18が出力されないので、予備側ワード線駆動用トランジスタのゲート電圧は“0”状態になり、予備側ワード線は選択されない。そして、ゲート電圧切換回路42の出力のうちプリデコード信号10に対応する本体側メモリセルが配置されるメモリセルアレイに接続されるAND回路の出力は“1”になる。これにより、入力アドレス信号に対応する番地の本体側ワード線が選択される。
【0078】一方、冗長使用判定回路20の要素SD0に記憶された欠陥メモリセルの番地が入力された場合について説明する。入力されたアドレス信号の番地が冗長使用判定回路20の要素SD0に記載された番地と一致した場合、冗長使用判定回路20の要素SD0からは冗長使用信号が出力され、さらに停止信号出力部191から本体側メモリ停止信号18が出力される。これにより、ロウデコーダ4のゲート電圧切換回路42からの出力はいずれも“0”となって、本体側ワード線は非選択となる。また、本体側メモリ停止信号18によって、AND回路193からは、プリデコード信号10の出力ではなく、冗長使用判定回路20の要素SD0からの冗長使用信号がプリデコード線WP0に出力される。そして、停止信号出力部191からの本体側メモリ停止信号18により、予備側メモリセルアレイ2のワード線に接続されるトランジスタのゲート電圧がいずれも“1”になり、この結果、予備側ワード線SWL0が選択される。
【0079】以上のように、本実施例4では、予備メモリセルアレイ2と本体側メモリセルアレイ3とが共通のデコード線で接続されているので、本体側ワード線用駆動信号発生回路とは別に予備側ワード線用駆動信号発生回路を設ける必要がなく、予備メモリセルの配置に伴うチップ面積の増加を抑制することができる。
【0080】特に、上記実施例4のごとく、冗長使用判定回路20の要素数とワード線駆動信号発生回路21のデコード線数とを等しくしておき、冗長使用判定回路20の要素SD0?SD3からの冗長使用信号でワード線駆動信号発生回路21の各要素WD0?WD3を直接選択するようにした場合、欠陥メモリセルの番地に対応する予備メモリセルをデコードするための構成が簡素になる利点がある。
【0081】ただし、ワード線駆動信号発生回路21のデコード線数に比べて、冗長使用判定回路20の要素数が多いときには、上記実施例1(図1)のように、冗長エンコーダを設け、マトリクス信号に変換するようにすればよい(図は省略する)。その場合には、多数の予備メモリセルを配置しうる利点がある。
【0082】
【発明の効果】以上説明したように、請求項1の発明によれば、複数のメモリセルを配置してなるメモリセルブロックの複数個を備えた半導体記憶装置の構成として、すべてのメモリセルのうちある複数個を本体側メモリセルとし、他の複数個を予備メモリセルとして構成するとともに、入力されたアドレス信号の番地が記憶している欠陥メモリセルの番地と一致するときには、本体側メモリセルに代えて他のメモリセルブロックに配置される予備メモリセルを選択するようにしたので、欠陥メモリセルの配置されるメモリセルブロックだけでなく他のメモリセルブロックの予備メモリセルを利用することが可能となり、欠陥メモリセルの救済効率の向上を図ることができる。
【0083】しかも、欠陥メモリセルを予備メモリセルに置換するための構成として、入力されるアドレス信号の番地が予め記憶される欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、アドレス信号の番地の本体側メモリセルを選択するプリデコード信号を出力するプリデコーダと、本体側メモリセルのデコーダにプリデコード信号を接続する一方、冗長使用信号があったときには予備メモリセルのデコーダに冗長デコード信号を出力するデコード信号選択回路とを設けたので、各メモリセルブロックのデコーダを円滑に作動させることができ、チップの必要面積を拡大させることなく、アドレス信号の番地に該当するメモリセルのワード線を駆動させるように構成することができる。
【0084】請求項2の発明によれば、上記請求項1の発明において、複数のメモリセルブロックを2つのブロック群に区画するとともに、各ブロック群毎内のいずれかのブロックに予備メモリセルを配置して、いずれかのブロック群内の本体側メモリセルが欠陥メモリセルである場合に、置換する予備メモリセルとして当該欠陥メモリセルを含まないブロック群の予備メモリセルを予め割り当てておき、欠陥メモリセルを予備メモリセルで置換するときには、アドレス信号の番地の本体側メモリセルを含むブロック群のデコーダにはプリデコード信号を接続し、アドレス信号の番地に対応する本体側メモリセルを含まないブロック群のデコーダには冗長使用信号を接続するようにしたので、本体側のワード線と予備側ワード線とが2本とも選択されても読出データを破壊することなくアクセスされることになり、高速なワード線の立ち上げを実現でき、よって、予備側ワード線の救済効率の顕著な向上を図ることができる。
【0085】請求項3の発明によれば、上記請求項1又は2の発明において、冗長使用判定回路の出力をエンコードし、各予備メモリセルのワード線を選択するための冗長デコード信号を出力する冗長エンコーダを設けたので、一度エンコードすることで、予備メモリセルを多数設けた場合にも、予備メモリセルをデコードするための信号線数を低減することができる。
【0086】請求項4の発明によれば、上記請求項2記載の半導体記憶装置において、各メモリセルブロックを直列配置し、その中央部の2つのメモリセルブロックの境界で2つのブロック群に区画しておき、予備メモリセルを含むメモリセルブロックが中央部に位置するようにしたので、メモリセルの加工のバラツキの少ないチップの中央部にビット線の長いメモリセルブロックがチップの内方に形成されることで、保持時間が長くノイズに強い半導体記憶装置を実現することができる。
【0087】請求項5の発明によれば、上記請求項1又は2の発明において、相隣合う2つのメモリセルブロックで共有されるセンスアンプを設け、センスアンプとその両側のメモリセルブロックとの信号接続を断接切換えるようにしたので、上述の救済効率の向上効果に加えて、各センスアンプのピッチが緩和され、かつセンスアンプの個数を低減することができ、よって、半導体記憶装置の顕著な高密度化を図ることができる。
【0088】請求項6の発明によれば、上記請求項1,2,3,4又は5の発明において、冗長使用信号を受けたとき、欠陥メモリセルが配置される本体側メモリセルの選択を停止させるよう指令する本体側メモリ停止信号を出力するようにしたので、本体側メモリセルのワード線を選択,立ち上げるための電流が不要となり、その分消費電力の低減を図ることができる。
【0089】請求項7の発明によれば、複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置として、本体側メモリセルアレイ及び予備メモリセルアレイの各ワード線を共通のデコード線で接続し、各ワード線を共通のワード線駆動信号発生回路によりデコード線を介して駆動するように構成されたデコーダと、欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるようデコーダを作動させるメモリ置換手段とを設けたので、本体側ワード線駆動信号発生回路とは別に予備側ワード線駆動信号発生回路を設ける必要がなく、予備メモリセルの配置に伴うチップ面積の増加を抑制することができる。
【0090】請求項8の発明によれば、メモリ置換手段を、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、アドレス信号に応じて、本体側メモリセルのワード線を選択するプリデコード信号を出力するプリデコーダと、冗長使用信号の有無に応じて、ワード線駆動信号発生回路への入力をプリデコード信号と冗長使用信号とに切換えるデコード信号切換回路とを設けたので、円滑なデコーダの作動を確保することができる。
【0091】請求項9の発明によれば、上記請求項8の発明において、ワード線駆動信号発生回路を冗長使用判定回路の冗長使用信号により直接デコードするように構成したので、必要なデバイスや配線数の低減により構成の簡素化を図ることができ、よって、半導体記憶装置の高密度化を図ることができる。
【0092】請求項10の発明によれば、請求項8の発明において、冗長使用判定回路の出力をエンコードし、予備メモリセルのワード線を選択するための冗長デコード信号を出力する冗長エンコーダを設けたので、一度エンコードすることで、予備メモリセルが多数設けられている場合にも、予備側ワード線をデコードするための配線数の低減を図ることができる。
【図面の簡単な説明】
【図1】実施例1における半導体記憶装置の構成を示す電気回路図である。
【図2】実施例1における冗長エンコーダの回路図である。
【図3】実施例1におけるプリデコーダとデコード信号選択回路の構成を示す電気回路図である。
【図4】実施例1におけるロウデコーダの構成を示す電気回路図である。
【図5】従来方式と実施例1の方式による救済方法の相違を説明する説明図である。
【図6】実施例2における半導体記憶装置の構成を示す電気回路図である。
【図7】実施例3における半導体記憶装置の構成を示す電気回路図である。
【図8】実施例4における半導体記憶装置の構成を示す電気回路図である。
【図9】従来例における半導体記憶装置の構成を示す電気回路図である。
【図10】従来例におけるロウデコーダの構成を示す電気回路図である。
【図11】従来例における複数のメモリセルブロックを有する半導体記憶装置の構成を示す電気回路図である。
【符号の説明】
1 センスアンプ列
2 予備メモリセルアレイ
3 本体側メモリセルアレイ
4 ロウデコーダ
5 プリデコーダ
6 コラムデコーダ
8 冗長エンコーダ
9 デコード信号選択回路
10 プリデコード信号
11 冗長デコード信号
12 ブロック選択スイッチ列
18 本体側メモリ停止信号
19 デコード信号切換回路
20 冗長使用判定回路
21 駆動信号発生回路
29 ブロック信号切換回路
30 本体側ブロック選択信号
31 冗長側ブロック選択信号
32 ブロック選択信号
41 デコード回路
42 ゲート電圧切換回路
191 停止信号出力部
192 インバータ
193 AND回路
194 OR回路
 
訂正の要旨 審決(決定)の【理由】欄参照。
審決日 2008-06-12 
出願番号 特願平5-10916
審決分類 P 1 41・ 851- Y (G11C)
P 1 41・ 853- Y (G11C)
P 1 41・ 856- Y (G11C)
P 1 41・ 121- Y (G11C)
P 1 41・ 852- Y (G11C)
最終処分 成立  
前審関与審査官 江口 能弘  
特許庁審判長 河合 章
特許庁審判官 北島 健次
井原 純
登録日 2000-03-03 
登録番号 特許第3040625号(P3040625)
発明の名称 半導体記憶装置  
代理人 稲葉 良幸  
代理人 森崎 博之  
代理人 松山 智恵  
代理人 松山 智恵  
代理人 澤井 光一  
代理人 森崎 博之  
代理人 澤井 光一  
代理人 稲葉 良幸  

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