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審決分類 審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない(前置又は当審拒絶理由) H01L
審判 査定不服 発明同一 特許、登録しない(前置又は当審拒絶理由) H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない(前置又は当審拒絶理由) H01L
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
審判 査定不服 特17 条の２ 、４ 項補正目的 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1183223
審判番号 不服2005-17111  
総通号数 106 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2008-10-31 
種別 拒絶査定不服の審決 
審判請求日 2005-09-06 
確定日 2008-08-21 
事件の表示 平成11年特許願第311181号「集積回路の形成方法」拒絶査定不服審判事件〔平成12年 5月30日出願公開、特開2000-150783〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成11年11月1日の出願(パリ条約による優先権主張1998年11月4日、米国、1999年3月15日、米国、1999年8月30日、米国)であって、平成17年6月3日付けで拒絶査定がなされ、これに対し、同年9月6日に拒絶査定に対する審判請求がなされるとともに、同年10月6日付けで手続補正がなされ、前置審査において、同年12月27日付けで最後の拒絶理由通知がなされたところ、平成18年7月5日付けで手続補正がなされ、その後、当審において、平成19年5月11日付けで審尋がなされ、同年11月14日に回答書が提出されたものである。


第2 手続補正についての補正却下の決定
第2の1 平成18年7月5日付けの手続補正についての補正却下の決定
[補正却下の決定の結論]
平成18年7月5日付けの手続補正(以下、「本件第3補正」という。)を却下する。

[理由]
1 本件第3補正の内容
本件第3補正は、特許請求の範囲を補正するものであり、以下のとおりである。
補正事項a
本件第3補正前の請求項1の「【請求項1】 (a)第1のドープ層(100)と第2のドープ層(110)の間に埋め込み層(105)を形成するステップと、ここで前記埋め込み層(105)は、前記第1(100)及び第2(110)のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、前記埋め込み層、前記第1及び第2のドープ層は、同じ導電型を有し
(b)前記埋め込み層(105)の上方に導電層(130)を形成ステップと
からなり、
前記埋め込み層(105)、前記第1及び第2のドープ層はインダクタを構成する
ことを特徴とする集積回路の形成方法。」を、
「【請求項1】 (a)第1のドープ層(100)と第2のドープ層(110)の間に埋め込み層(105)を形成するステップと、ここで前記埋め込み層(105)は、前記第1(100)及び第2(110)のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、前記埋め込み層、前記第1及び第2のドープ層は、同じ導電型を有し
(b)前記埋め込み層(105)の上方に導電層(130)を形成するステップと
からなり、
前記埋め込み層(105)と前記導電層(130)の組合せによりインダクタを構成する
ことを特徴とする集積回路の形成方法。」と補正したこと。
補正事項b
本件第3補正前の請求項11の「【請求項11】 前記第1のドープ層(100)と第2のドープ層(110)の間の埋め込み層(105)と、
前記埋め込み層上に形成された導電層(130)とからなる集積回路において、前記埋め込み層、前記第1及び第2のドープ層は、同じ導電型を有し
前記埋め込み層と前記導電層がインダクタを構成する
ことを特徴とする集積回路。」を、
「【請求項11】 前記第1のドープ層(100)と第2のドープ層(110)の間に形成された埋め込み層(105)と、
前記埋め込み層上方に形成された導電層(130)とからなる集積回路において、
前記埋め込み層(105)は、前記第1(100)及び第2(110)のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、及び前記埋め込み層、前記第1及び第2のドープ層は、同じ導電型を有し
前記埋め込み層と前記導電層の組合せによりインダクタを構成する
ことを特徴とする集積回路。」と補正したこと。
補正事項c
本件第3補正前の請求項23を削除したこと。

2 本件第3補正についての検討
2-1 補正事項の整理
補正事項a、bを整理すると、以下のとおりである。
2-1-1 補正事項a
補正事項aについての補正は、本件第3補正前の請求項1の「導電層(130)を形成ステップ」を、
「導電層(130)を形成するステップ」と補正(以下、「補正事項a-1」という。)し、
「前記埋め込み層(105)、前記第1及び第2のドープ層はインダクタを構成する」を、
「前記埋め込み層(105)と前記導電層(130)の組合せによりインダクタを構成する」と補正(以下、「補正事項a-2」という。)したものである。
2-1-2 補正事項b
補正事項bについての補正は、本件第3補正前の請求項11の「前記第1のドープ層(100)と第2のドープ層(110)の間の埋め込み層(105)」を、
「前記第1のドープ層(100)と第2のドープ層(110)の間に形成された埋め込み層(105)」と補正(以下、「補正事項b-1」という。)し、
「前記埋め込み層上に形成された導電層(130)」を、
「前記埋め込み層上方に形成された導電層(130)」と補正(以下、「補正事項b-2」という。)し、
「集積回路において、前記埋め込み層、前記第1及び第2のドープ層は、同じ導電型を有し」を、
「集積回路において、
前記埋め込み層(105)は、前記第1(100)及び第2(110)のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、及び」と補正(以下、「補正事項b-3」という。)し、
「前記埋め込み層と前記導電層がインダクタを構成する」を、
「前記埋め込み層と前記導電層の組合せによりインダクタを構成する」と補正(以下、「補正事項b-4」という。)したものである。

2-2 補正の目的の適否及び新規事項の追加の有無についての検討
以下、補正事項aないしcについて検討する。
2-2-1 補正事項aについて
補正事項aについての補正は、補正事項a-1、補正事項a-2とからなるので、それぞれ検討する。
・補正事項a-1について
補正事項a-1についての補正は、本件第3補正前の請求項1の「導電層(130)を形成ステップ」を「導電層(130)を形成するステップ」と補正したものである。
そして、本件第3補正前の「を形成ステップ」が、日本語として明りょうではなかったので、「を形成するステップ」と、日本語として明りょうにしたものである。
したがって、補正事項a-1についての補正は、明りょうでない記載の釈明を目的とするものに該当するので、補正事項a-1についての補正は、特許法第17条の2第4項第4号に規定する要件を満たす。
・補正事項a-2について
補正事項a-2についての補正は、本件第3補正前の請求項1の「前記埋め込み層(105)、前記第1及び第2のドープ層はインダクタを構成する」を「前記埋め込み層(105)と前記導電層(130)の組合せによりインダクタを構成する」と補正したものである。
そして、本件第3補正前の「インダクタを構成する」発明特定事項の一つである、「前記第1及び第2のドープ層」が、本件第3補正後の「インダクタを構成する」発明特定事項から削除され、換わりに、「インダクタを構成する」発明特定事項として、「前記導電層(130)」が記載されている。
すると、補正事項a-2についての補正は、直列的に記載された発明特定事項の一部を削除して、新たな構成に変更するものであるから、補正事項a-2についての補正は、特許請求の範囲の減縮を目的とするものではない。また、補正事項a-2についての補正は、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかであるので、補正事項a-2についての補正は、特許法第17条の2第4項第1号から第4号に規定する要件を満たさない。
したがって、補正事項a-2についての補正を含む補正事項aについての補正は、特許法第17条の2第4項第1号から第4号に規定する要件を満たさない。

3 むすび
以上のとおり、補正事項aについての補正を含む本件第3補正は、特許法第17条の2第4項第1号から第4号に規定する要件を満たさない。
よって、補正事項b、cについての補正の検討をするまでもなく、本件第3補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により、却下されるべきものである。

第2の2 平成17年10月6日付けの手続補正についての補正却下の決定
[補正却下の決定の結論]
平成17年10月6日付けの手続補正(以下、「本件第2補正」という。)を却下する。

[理由]
1 本件第2補正の内容
本件第2補正は、特許請求の範囲を補正するものであり、以下のとおりである。
補正事項d
本件第2補正前の請求項1の「【請求項1】 第1のドープ層(100)と第2のドープ層(110)の間に埋め込み層(105)を形成するステップと、ここで前記埋め込み層(105)は、前記第1(100)及び第2(110)のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、
(b)前記埋め込み層(105)の上方にインダクタ(130)を形成ステップと
からなり、
前記埋め込み層(105)はインダクタの一部を構成する
ことを特徴とする集積回路の形成方法。」を、
「【請求項1】 (a)第1のドープ層(100)と第2のドープ層(110)の間に埋め込み層(105)を形成するステップと、ここで前記埋め込み層(105)は、前記第1(100)及び第2(110)のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、前記埋め込み層、前記第1及び第2のドープ層は、同じ導電型を有し
(b)前記埋め込み層(105)の上方に導電層(130)を形成ステップと
からなり、
前記埋め込み層(105)、前記第1及び第2のドープ層はインダクタを構成する
ことを特徴とする集積回路の形成方法。」と補正したこと。
補正事項e
本件第2補正前の請求項11の「【請求項11】 基板(100)内に形成された埋め込み層(105)と、
前記埋め込み層上に形成された導電層(130)と
からなる集積回路において、
前記埋め込み層と導電層がインダクタを構成する
ことを特徴とする集積回路。」を、
「【請求項11】 前記第1のドープ層(100)と第2のドープ層(110)の間の埋め込み層(105)と、
前記埋め込み層上に形成された導電層(130)とからなる集積回路において、前記埋め込み層、前記第1及び第2のドープ層は、同じ導電型を有し
前記埋め込み層と前記導電層がインダクタを構成する
ことを特徴とする集積回路。」と補正したこと。

2 本件第2補正についての検討
2-1 補正事項の整理
補正事項d、eを整理すると、以下のとおりである。
2-1-1 補正事項d
補正事項dについての補正は、本件第2補正前の請求項1の「第1のドープ層(100)と第2のドープ層(110)の間に埋め込み層(105)を形成するステップ」を、
「(a)第1のドープ層(100)と第2のドープ層(110)の間に埋め込み層(105)を形成するステップ」と補正(以下、「補正事項d-1」という。)し、
「ここで前記埋め込み層(105)は、前記第1(100)及び第2(110)のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、」を、
「ここで前記埋め込み層(105)は、前記第1(100)及び第2(110)のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、前記埋め込み層、前記第1及び第2のドープ層は、同じ導電型を有し」と補正(以下、「補正事項d-2」という。)し、
「(b)前記埋め込み層(105)の上方にインダクタ(130)を形成ステップ」を、
「(b)前記埋め込み層(105)の上方に導電層(130)を形成ステップ」と補正(以下、「補正事項d-3」という。)し、
「前記埋め込み層(105)はインダクタの一部を構成する」を、
「前記埋め込み層(105)、前記第1及び第2のドープ層はインダクタを構成する」と補正(以下、「補正事項d-4」という。)したものである。
2-1-2 補正事項e
補正事項eについての補正は、本件第2補正前の請求項11の「基板(100)内に形成された埋め込み層(105)」を、
「前記第1のドープ層(100)と第2のドープ層(110)の間の埋め込み層(105)」と補正(以下、「補正事項e-1」という。)し、
「集積回路において、」を、
「集積回路において、前記埋め込み層、前記第1及び第2のドープ層は、同じ導電型を有し」と補正(以下、「補正事項e-2」という。)し、
「前記埋め込み層と導電層がインダクタを構成する」を、
「前記埋め込み層と前記導電層がインダクタを構成する」と補正(以下、「補正事項e-3」という。)したものである。

2-2 補正の目的の適否及び新規事項の追加の有無についての検討
以下、補正事項d、eについて検討する。
2-2-1 補正事項dについて
補正事項dについての補正は、補正事項d-1ないし補正事項d-4からなるので、それぞれ検討する。
・補正事項d-1について
補正事項d-1についての補正は、本件第2補正前の請求項1では、「(a)」がなかったので、「(a)」を加えた補正である。
そして、本件第2補正前の請求項1では、「(b)」はあったにもかかわらず、「(a)」がなかったので、「(a)」を加えたものである。
したがって、補正事項d-1についての補正は、明りょうでない記載の釈明を目的とするものに該当するので、補正事項d-1についての補正は、特許法第17条の2第4項第4号に規定する要件を満たす。
・補正事項d-2について
補正事項d-2についての補正は、本件第2補正前の請求項1の「ここで前記埋め込み層(105)は、前記第1(100)及び第2(110)のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、」の後ろに「前記埋め込み層、前記第1及び第2のドープ層は、同じ導電型を有し」を加えて限定する補正であり、補正事項d-2についての補正は、特許請求の範囲の減縮を目的とするものに該当するので、補正事項d-2についての補正は、特許法第17条の2第4項第2号に規定する要件を満たす。
そして、補正後の請求項1の「前記埋め込み層、前記第1及び第2のドープ層は、同じ導電型を有し」については、本願の願書に最初に添付した明細書に、「この低ドープバルク基板100はたとえばP-シリコン基板」(【0009】段落)、「ドーパントは、その後1×10^(18)cm^(-3)以上のドーピング濃度を有するP+埋め込み層105を形成するよう選択される。」(【0010】段落)、「ステップ2170でP-低ドープ層110を埋め込み層105上に形成する。」(【0011】段落)と記載されており、また、「この低ドープバルク基板100は例えば、ボロンの濃度が1×10^(16)cm^(-3)以下で、好ましくは1×10^(15)cm^(-3)でドーピングしたシリコンである。」(【0012】段落)、「このドーパントはドーピング濃度が1×10^(18)cm^(-3)以上の濃度を有するP+埋め込み層105を形成するよう選択される。」「ステップ2250においてP-低ドープ層110を埋め込み層105の上に成長させる。この低ドープ層110は公知のプロセスを用いて形成される。低ドープ層110のドーピング濃度は1×10^(16)cm^(-3)以下で、好ましくは1×10^(15)cm^(-3)である。」(【0013】段落)と記載されている。
そうすると、補正事項d-2についての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるので、補正事項d-2についての補正は、特許法第17条の2第3項に規定する要件を満たす。
・補正事項d-3について
補正事項d-3についての補正は、本件第2補正前の請求項1の「インダクタ(130)」を「導電層(130)」と補正したものである。
そして、「インダクタ」については、本願の願書に最初に添付した明細書に、「インダクタは埋め込み層105と一つあるいは複数の導電層120a、b、cと導電層130とを有する。」(【0007】段落)、「インダクタは、導電層120a、120b、120c、導電層130から形成される。」(【0020】段落)と記載されているが、本件第2補正前の請求項1の「インダクタ(130)」は、「インダクタ」の後に、符号「(130)」が記載されており、必ずしも明りょうではなかったので、上記【0007】段落と【0020】段落にも記載されている、符号「(130)」を有する構成としてふさわしい、「導電層(130)」に補正したものである。
したがって、補正事項d-3についての補正は、明りょうでない記載の釈明を目的とするものに該当するので、補正事項d-3についての補正は、特許法第17条の2第4項第4号に規定する要件を満たす。
・補正事項d-4について
補正事項d-4についての補正は、本件第2補正前の請求項1の「前記埋め込み層(105)はインダクタの一部を構成する」を「前記埋め込み層(105)、前記第1及び第2のドープ層はインダクタを構成する」と補正したものである。
そして、「インダクタ」については、本願の願書に最初に添付した明細書に、「インダクタは埋め込み層105と一つあるいは複数の導電層120a、b、cと導電層130とを有する。」(【0007】段落)、「インダクタは、導電層120a、120b、120c、導電層130から形成される。」(【0020】段落)と記載されているが、本願の願書に最初に添付した明細書には、「前記第1及び第2のドープ層はインダクタを構成する」ことに関する記載は、見当たらないので、「前記埋め込み層(105)、前記第1及び第2のドープ層はインダクタを構成する」という補正事項d-4についての補正は、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、自明な事項でもない。
したがって、補正事項d-4についての補正は、特許法第17条の2第3項に規定する要件を満たさない。
以上のように、補正事項d-4についての補正を含む補正事項dについての補正は、特許法第17条の2第3項に規定する要件を満たさない。

3 むすび
以上のとおり、補正事項dについての補正を含む本件第2補正は、特許法第17条の2第3項に規定する要件を満たさない。
よって、補正事項eについての補正の検討をするまでもなく、本件第2補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により、却下されるべきものである。


第3 本願発明について
平成18年7月5日付けの手続補正及び平成17年10月6日付けの手続補正は上記「第2の1」「第2の2」のとおり却下されたので、本願の請求項1ないし23に係る発明は、平成17年1月12日付けの手続補正書の特許請求の範囲の請求項1ないし23に記載された事項により特定されるものであり、本願の請求項1ないし23に係る発明のうち、独立請求項である、請求項1、11、22、23に係る発明は、次のとおりのものである。
「【請求項1】 第1のドープ層(100)と第2のドープ層(110)の間に埋め込み層(105)を形成するステップと、ここで前記埋め込み層(105)は、前記第1(100)及び第2(110)のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、
(b)前記埋め込み層(105)の上方にインダクタ(130)を形成するステップと
からなり、
前記埋め込み層(105)はインダクタの一部を構成する
ことを特徴とする集積回路の形成方法。」
「【請求項11】 基板(100)内に形成された埋め込み層(105)と、
前記埋め込み層上に形成された導電層(130)と
からなる集積回路において、
前記埋め込み層と導電層がインダクタを構成する
ことを特徴とする集積回路。」
「【請求項22】 (a) 基板上に第1エピタキシャル層を形成するステップ(2310)と、
(b) 前記第1エピタキシャル層の上に第2エピタキシャル層を形成するステップ(2320)と、
(c) 前記第1エピタキシャル層がインダクタの一部を形成するように、前記第2エピタキシャル層上にインダクタを形成するステップと、
からなる埋め込み層(105)を有する集積回路の形成方法において、
前記第1エピタキシャル層は、前記第2エピタキシャル層と同一の導電型であり、第2エピタキシャル層と基板の平均ドーピング濃度以上のピークドーピング濃度を有する
ことを特徴とする集積回路の形成方法。
【請求項23】
(a) ドーパントをそれぞれ有する第1(100)及び第2(110)ドープ層間に埋め込み層(105)を形成するステップと、ここで前記埋め込み層(105)は、前記第1(100)及び第2(100)ドープ層のドーパント濃度より大きいドーパント濃度を有し、
(b) 前記埋め込み層(105)の上方に導電層(130)を形成するステップとからなり、
前記埋め込み層(105)及び前記導電層(130)はインダクタを形成する
ことを特徴とする集積回路の形成方法。」
なお、請求項1には「インダクタ(130)を形成ステップ」と記載されているが、「インダクタ(130)を形成するステップ」の誤記と認め、本願の請求項1に係る発明を上記のように認定した。
また、請求項23には「導電層(130)を形成ステップ」と記載されているが、「導電層(130)を形成するステップ」の誤記と認め、本願の請求項23に係る発明を上記のように認定した。

1 引用刊行物等及び該引用刊行物等記載の発明
刊行物1.特開昭50-1692号公報
刊行物等2.特願平11-58674号(特開2000-58712号公報参照)

本願の優先権主張日前の昭和50年1月9日に日本国内において頒布された刊行物1(特開昭50-1692号公報)には、第1図?第3図とともに、
「半導体装置」(発明の名称)に関して、
「半導体基体上に互いに電気的に分離された複数の半導体領域が形成され、一部半導体領域上にインダクタンスを有する半導体装置において、半導体上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され、スパイラルの中心部が半導体領域の一部に直接に接続されると共に、上記半導体領域の他部の上記スパイラル状インダクタンス外周より金属薄膜配線として引き出されていることを特徴とする半導体装置。」(特許請求の範囲)、
「本発明は半導体集積回路におけるインダクタンスの構造に関する。」(第1頁左下欄第14?15行)、
「従来は第3図に示すようにスパイラル1の中心にボンデイングパツド2を設けてここにワイヤ3をボンデイングすることにより空中に引き出す方法が採られ、ボンデイングのために中心部のスペースを十分に余祐をもたせ、かつ厚く形成する必要があり、そのためにコイルの大きなQが得られず、また工程数が増加することが欠点となつた。
本発明は上記の問題を解決するべくなされたもので、その目的は半導体集積回路内にインダクタンスを組みこむ際にスパイラル形状として、ボンデイング工程を要せず、しかもコイルのQを上昇させ、より高いインダクタンスの得られる構造を提供することにある。」(第1頁右下欄第8行?第2頁左上欄第1行)、
「第1図および第2図は本発明を適用した場合の半導体集積回路のインダクタンス部分を示す。
第2図において、4はｐ型シリコン基板、5はｐ^(+)型アイソレーシヨン(電気的分離)領域、6はn^(+)型埋込領域、7はエピタキシヤル成長シリコンよりなるn型領域で、一般にこの領域内にnｐnトランジスタやダイオド等の能動素子が形成される。8はシリコン酸化物(SiO_(2))等の絶縁膜であり、この上にアルミニウム蒸着膜が形成され、不要部をコンタクト・ホトエツチングすることにより、第1図に示すようなスパイラル状のインダクタンス1が形成される。インダクタンスのスパイラルの中心2は絶縁膜8の一部を除去しn型領域7と直接にオーミツク接続する。なおn型領域7の表面はコンタクトを良くし、かつ抵抗を小さくするために高濃度のリンを拡散してn^(+)型層9が形成されている。10は上記n型領域上にあつてスパイラルの外周位置に設けた前記スパイラル中心よりの外部取出し端子でアルミニウム蒸着膜の一部から形成され、絶縁膜のコンタクトホトエツチングにより、n^(+)型層9とオーミツク接続する。」(第2頁左上欄第13行?同頁右上欄第14行)、
「(3) コイルのQを大きくとることができる。すなわち、インダクタンスの主体は大部分金属であり、これとクロスする下層配線は半導体からなるが、エミツタ形成時にこの半導体と同導電型の不純物拡散を行うから、不純物濃度が大きく、したがつて抵抗は小さくなる。また、コレクタ埋込層と同時につくられたn^(+)型埋込層も併用できるためにさらに抵抗は小さくなり、したがつてQを大きくし得る。」(第2頁左下欄第10?18行)、
が、記載されている。
また、第1図及び第2図を参照すると、ｐ型シリコン基板4に、複数のn^(+)型埋込領域6が設けられ、それぞれのn^(+)型埋込領域6の上には、ｐ^(+)型アイソレーション領域5によって分離されているn型領域7が設けられ、n型領域7の表面にはn^(+)型層9が形成され、n^(+)型層9の表面であるｐ型シリコン基板4の表面には絶縁膜8が設けられ、絶縁膜8の上に形成されたスパイラル状のインダクタンス1のスパイラルの中心2は絶縁膜8の一部を除去してn^(+)型層9と直接にオーミツク接続し、スパイラル状インダクタンスの外周位置に絶縁膜8の一部を除去してn^(+)型層9の他部とオーミツク接続する外部取出し端子10を設けたことが、示されている。
また、上記「半導体基体上に互いに電気的に分離された複数の半導体領域が形成され、一部半導体領域上にインダクタンスを有する半導体装置において、半導体上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され、スパイラルの中心部が半導体領域の一部に直接に接続されると共に、上記半導体領域の他部の上記スパイラル状インダクタンス外周より金属薄膜配線として引き出されていることを特徴とする半導体装置。」(特許請求の範囲)の記載中には、「半導体領域が形成され」、「インダクタンスがスパイラル状に形成され」、「直接に接続される」等の、方法的な表現が多数あることから、刊行物1には、「半導体装置」の発明の他に、「半導体装置の製造方法」の発明も示唆されているものと認められる。そして、「半導体装置」は、「半導体集積回路」(第1頁右下欄第17行、第2頁左上欄第14行)のことであるから、「半導体装置の製造方法」は、「半導体集積回路の製造方法」のことである。

以上の記載から、刊行物1には、以下の第1及び第2発明が記載されている。
[第1発明]
「ｐ型シリコン基板4からなる半導体基体上に互いに電気的に分離された半導体領域が形成され、前記半導体領域上にインダクタンスを有する半導体集積回路において、前記半導体領域は、前記半導体基体に設けられたn^(+)型埋込領域6と、前記n^(+)型埋込領域6の上に設けられた、ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7と、前記n型領域7の表面に設けられたn^(+)型層9からなり、前記半導体領域上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され、前記スパイラルの中心部が前記半導体領域の前記n^(+)型層9にオーミック接続されると共に、前記スパイラル状インダクタンスの外周位置に前記n^(+)型層9の他部とオーミック接続される外部取出し端子を設けたことを特徴とする半導体集積回路。」
[第2発明]
「ｐ型シリコン基板4からなる半導体基体上に互いに電気的に分離された半導体領域が形成され、前記半導体領域上にインダクタンスを有する半導体集積回路の製造方法において、前記半導体領域は、前記半導体基体に設けられたn^(+)型埋込領域6と、前記n^(+)型埋込領域6の上に設けられた、ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7と、前記n型領域7の表面に設けられたn^(+)型層9から形成され、前記半導体領域上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され、前記スパイラルの中心部が前記半導体領域の前記n^(+)型層9にオーミック接続されると共に、前記スパイラル状インダクタンスの外周位置に前記n^(+)型層9の他部とオーミック接続される外部取出し端子を形成したことを特徴とする半導体集積回路の製造方法。」

本願の優先権主張の日前の平成11年3月5日の出願(パリ条約による優先権主張1998年3月5日、EP)である他の出願であって、その出願後に出願公開された特願平11-58674号(特開2000-58712号公報参照)の願書に最初に添付した明細書及び図面(以下、「先願明細書2」という。)には、図1?図8とともに、
「低損失導電性パタ?ンおよびその製造方法」(発明の名称)に関して、
「【請求項1】 所定の周波数領域における導電性パターンの電磁気信号に関する周波数特性の分散を減らすための素子であって、
導電性パターンと、
半導体材料の損失のある基板とを含み、前記導電性パターンが前記基板上に形成され、
前記導電性パターンと前記基板との間の少なくとも1つの絶縁層と、
所定の厚さの導電層と、前記導電層に実質的に0電位をかけるために電気的接点とを含み、ここで前記所定の周波数領域において、前記導電層が前記電磁気信号によって生じる電場を遮蔽し、前記電磁気信号によって生じる磁場に対して透明であるように前記導電層の前記所定の厚さが定められている素子。」、
「【請求項12】 所定の周波数領域における導電性パターンの電磁気信号に関する周波数特性の分散を減らす方法であって、
前記導電性パターンは、前記導電性パターンと前記基板の中間にある少なくとも1つの絶縁層を有する半導体材料の損失のある基板上に形成され、ここにおいて、周波数特性の前記分散は、所定の厚さの導電層を挿入することによって減らされ、
前記導電層は、前記絶縁層と前記基板との中間面またはその付近に配置され、
前記導電層の前記所定の厚さは、前記所定の周波数領域において、前記導電層が前記電磁気信号によって生じる電場を遮蔽し、前記電磁気信号によって生じる磁場に対して透明であるように前記導電層の所定の厚さは定められ、ここにおいて、前記導電層に実質的に0電位がかけられる、所定の周波数領域における導電性パターンの電磁気信号に関する周波数特性の分散を減らす方法。」、
「【0001】
【発明の属する技術分野】本発明は、例えばらせん形のインダクタまたは相互接続ラインのような低損失導電性パターン、さらに前記導電性パターンを製造する方法に関するものである。一般に導電性パターンは、集積回路の生産および設計において重要な構成部品である。それらは、幅広い用途において、特に遠距離通信用に頻繁に使用され、現行の半導体プロセスにおいて完全に統合されているのと同様に、MCMに挿入されることが可能である。」、
「【0007】
【発明が解決しようとする課題】例えば相互接続ラインおよびらせん形のインダクタのような、所定の周波数領域において損失のある基板上の導電性パターンに関する主なパラメーターに周波数が強く(共鳴さえも)依存する問題を克服するために、半透明遮蔽層を使用することが提案される。さらにこれらの半透明遮蔽層は、異なる相互接続ライン間、同様に相互接続ラインと基板間、同様に例えばアナログとデジタル部品を有する基板のような基板の異なる部品間のクロストークを抑制するために導入されることが可能である。さらに、これらの半透明遮蔽層を導入することによって、導電性パターン、つまりインダクタのノイズ性能と品質係数(Q)は、所定の周波数領域において改善されることが可能である。」、
「【0021】導電性パターンの第1例として、3回巻きの正方形のらせんインダクタが考慮され、図2(a)と2(b)において示される。このインダクタは、第3メタライゼーションレベル(31)において形成される。接続を容易にするために、前記インダクタの一端において第2メタライゼーションレベル(32)も使用される。基板接点は、基板の底面(35)と、基板の表面、つまり非常にドープされたｐ型領域(33)、つまりソース/ドレイン領域に設けられる。少しドープされたｐ型シリコン基板(21)に形成される中ぐらいにドープされたｐ型井戸領域(34)において、ソース/ドレイン領域が形成される。前記表面接点は、第3メタライゼーションレベル(31)における接触エリアを含み、第2レベルビアホール(30)、つまり第3と第2メタライゼーションレベルを短絡するビアホールと、第1レベルビアホール(29)、つまり第2と第1メタライゼーションレベル(28)を短絡するビアホールと、前記の非常にドープされたｐ型領域(33)と接触するために選択的接触メタライゼーションレベル(27)とを含む。前記インダクタは、複数の絶縁層によって前記基板から絶縁される。複数の絶縁層は、LOCOS層(22)および4つの金属間または金属内絶縁層、特に4つの酸化物層(23)、(24)、(25)および(26)である。
【0022】本発明はこの特定のインダクタに限定されないが、容易に同様の構造を作成できることは、当業者にとって明らかである。その同様の構造は、例えば前記インダクタが形成されるメタライゼーション層を変えることによって、絶縁層の数および/または厚さおよび/または組成を変えることによって、接触領域を変えることによって、任意の非常にドープされた表面領域、つまり基板のタイプに依存するn型もしくはｐ型領域のいずれかであることが可能である前記の非常にドープされた表面領域を使用することによって、またはインダクタの寸法を変えることによって作成される。図3において、当該インダクタの特性インピーダンスに関する周波数依存性が、3つのケースについて示されている。(11)は、前記インダクタの測定曲線であり、前記インダクタは(例えば図2(b)において図示されているような)半透明遮蔽層を含まない基板上に形成される。それに対して、(12)は、前記インダクタの模擬測定曲線である。(13)は、(例えば図4において図示されているような)半透明遮蔽層を有する基板上に形成されるインダクタの模擬測定曲線である。半透明遮蔽層の導入によって、周波数特性の分散が、特に1GHｚから10GHｚまでの周波数領域において、かなり減少する。
【0023】本発明に係る例(図4)として、導電性パターン、つまり3回巻のらせん形のインダクタは、基板上、つまり少しドープされたｐ型シリコンウェーハ(21)上の第3メタライゼーションレベル(31)に形成される。ここで酸化物層(22)、(23)、(24)、(25)が、前記ウェーハと前記インダクタの中間にある。半透明遮蔽層として、非常にドープされたｐ型層(36)は、つまり一般にほぼ3×10^(19)cm^(-3)から3×10^(20)cm^(-3)までのドーパント濃度を有して、前記基板と前記酸化物の中間面付近、つまり一般に前記中間面からほぼ1μmから5μmまでの距離にある前記基板に形成される。その代わりとして、非常にドープされたn型層も形成されることが可能である。前記半遮蔽層はほぼ0.3μmから2μmまでの厚さを有し、実質的に0電位にするために表面基板接点を使用して接触される。これおよび以下の例において記載される本発明は、特定のインダクタに限定されないが、容易に同様の構造を作成できることは、当業者にとって明らかである。その同様の構造は、例えば前記インダクタが形成されるメタライゼーション層を変えることによって、絶縁層の数および/または厚さおよび/または組成を変えることによって、任意の非常にドープされた表面領域、つまり基板のタイプに依存するn型もしくはｐ型領域のいずれかであることが可能である前記の非常にドープされた表面領域を使用することにより接触領域を変えることによって、またはインダクタの寸法を変えることによって作成される。」、
「【図4】 シリコンウェーハ上に導電性パターン、つまりらせん形のインダクタを含む素子の断面図を示す。本発明の実施態様に係る前記素子は、半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層をさらに含む。図2において上記で定義されたような同一のパラメーターが図4において示される。」(図面の簡単な説明)、
「【図8】 シリコンウェーハ上に導電性パターン、つまりコイル構造に基づくらせん形のインダクタを含む素子の断面図を示す。本発明の実施態様に係る前記素子は、半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層をさらに含む。図2において上記で定義されたような同一のパラメーターが図8において示される。」(図面の簡単な説明)、
が、記載されている。

以上の記載から、先願明細書2には、以下の第1及び第2発明が記載されている。
[第1発明]
「少しドープされたｐ型シリコンウェーハ(21)からなる半導体材料の損失のある基板と、前記基板上に形成されたらせん形のインダクタからなる導電性パターンと、前記導電性パターンと前記基板との間の少なくとも1つの絶縁層と、前記絶縁層と前記基板との中間面またはその付近に形成され、半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)とを有し、前記非常にドープされたｐ型の埋め込み層(36)に実質的に0電位がかけられることを特徴とする所定の周波数領域における前記導電性パターンの電磁気信号に関する周波数特性の分散を減らすための素子。」、
[第2発明]
「らせん形のインダクタからなる導電性パターンが少しドープされたｐ型シリコンウェーハ(21)からなる半導体材料の損失のある基板上に形成され、前記導電性パターンと前記基板との間には少なくとも1つの絶縁層が形成され、ここにおいて、周波数特性の前記分散は、所定の厚さの半透明遮蔽層を挿入することによって減らされ、前記半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)は、前記絶縁層と前記基板との中間面またはその付近に形成され、ここにおいて、前記半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)に実質的に0電位がかけられることを特徴とする、所定の周波数領域における導電性パターンの電磁気信号に関する周波数特性の分散を減らす方法。」

2 対比・判断
2-1 本願の請求項1に係る発明について
2-1-1 特許法第29条第1項第3号、同法第29条第2項について
本願の請求項1に係る発明(以下、「本願発明1」という。)と刊行物1に記載された第2発明(以下、「刊行物1第2発明」という。)とを対比すると、刊行物1第2発明の「ｐ型シリコン基板4からなる半導体基体」、「ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7」、「前記半導体基体に設けられたn^(+)型埋込領域6」は、それぞれ、本願発明1の「第1のドープ層(100)」、「第2のドープ層(110)」、「埋め込み層(105)」に相当し、刊行物1の第2図を参照すると、刊行物1第2発明の「前記半導体基体に設けられたn^(+)型埋込領域6」は、「ｐ型シリコン基板4からなる半導体基体」と「ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7」の間に形成されているので、刊行物1第2発明の「ｐ型シリコン基板4からなる半導体基体上に互いに電気的に分離された半導体領域」として、少なくとも「前記半導体基体に設けられたn^(+)型埋込領域6と、前記n^(+)型埋込領域6の上に設けられた、ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7」が「形成され」るとの構成は、本願発明1の「第1のドープ層(100)と第2のドープ層(110)の間に埋め込み層(105)を形成するステップ」に相当する。
刊行物1第2発明の「ｐ型シリコン基板4からなる半導体基体」、「ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7」、「前記半導体基体に設けられたn^(+)型埋込領域6」のそれぞれのドーパント濃度は、「前記半導体基体に設けられたn^(+)型埋込領域6」のドーパント濃度が、「n^(+)」であり、「ｐ型シリコン基板4からなる半導体基体」と「ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7」のドーパント濃度が、それぞれ「ｐ」、「n」であるので、「前記半導体基体に設けられたn^(+)型埋込領域6」のドーパント濃度が、「ｐ型シリコン基板4からなる半導体基体」と「ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7」のドーパント濃度よりも大きいので、刊行物1第2発明の「ｐ型シリコン基板4からなる半導体基体」、「ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7」、「前記半導体基体に設けられたn^(+)型埋込領域6」のそれぞれのドーパント濃度の大小については、本願発明1の「前記埋め込み層(105)は、前記第1(100)及び第2(110)のドープ層のドーパント濃度よりも大きいドーパント濃度を有」するとの構成に相当する。
刊行物1第2発明の「前記半導体領域上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され」るとの構成は、本願発明1の「前記埋め込み層(105)の上方にインダクタ(130)を形成するステップ」に相当する。
また、刊行物1第2発明の「半導体集積回路の製造方法」は、本願発明1の「集積回路の形成方法」に相当する。
すると、本願発明1と刊行物1第2発明とは、
「第1のドープ層と第2のドープ層の間に埋め込み層を形成するステップと、ここで前記埋め込み層は、前記第1及び第2のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、前記埋め込み層の上方にインダクタを形成するステップとからなることを特徴とする集積回路の形成方法。」
の点で一致し、以下の点で相違している。
相違点1
本願発明1は、「前記埋め込み層はインダクタの一部を構成する」との構成を備えているのに対して、刊行物1第2発明は、「前記スパイラルの中心部が前記半導体領域の前記n^(+)型層9にオーミック接続されると共に、前記スパイラル状インダクタンスの外周位置に前記n^(+)型層9の他部とオーミック接続される外部取出し端子を設けた」との構成を備えるものの、「n^(+)型埋込領域6」はインダクタの一部を構成するか否か不明である点(以下、「相違点1」という。)。
そこで、上記相違点1について検討する。
[相違点1について]
刊行物1第2発明は、「前記スパイラルの中心部が前記半導体領域の前記n^(+)型層9にオーミック接続されると共に、前記スパイラル状インダクタンスの外周位置に前記n^(+)型層9の他部とオーミック接続される外部取出し端子を形成した」との構成を備える。そして、「インダクタンス」は、「スパイラル状」の部分ばかりではなく、「外部取出し端子」までの部分の全体が「インダクタンス」となっているので、「前記n^(+)型層9」は、「前記スパイラルの中心部が」「オーミック接続される」部分と、「外部取出し端子」が「オーミック接続される」「前記n^(+)型層9の他部」との間で、「インダクタンス」の一部を構成しているものと認められる。
また、刊行物1の「(3)コイルのQを大きくとることができる。すなわち、インダクタンスの主体は大部分金属であり、これとクロスする下層配線は半導体からなるが、エミツタ形成時にこの半導体と同導電型の不純物拡散を行うから、不純物濃度が大きく、したがつて抵抗は小さくなる。また、コレクタ埋込層と同時につくられたn^(+)型埋込層も併用できるためにさらに抵抗は小さくなり、したがつてQを大きくし得る。」(第2頁左下欄第10?18行)という記載によれば、「エミツタ形成時にこの半導体と同導電型の不純物拡散を行」ったものが、刊行物1第2発明の「n^(+)型層9」であり、「コレクタ埋込層と同時につくられたn^(+)型埋込層」が、刊行物1第2発明の「n^(+)型埋込領域6」であり、「コレクタ埋込層と同時につくられたn^(+)型埋込層」が「併用できるためにさらに抵抗は小さくな」るのであるから、刊行物1第2発明の「n^(+)型埋込領域6」も、刊行物1第2発明の「n^(+)型層9」と同様に、「インダクタンス」の一部を構成することになる。
したがって、上記相違点1において、本願発明1と刊行物1第2発明とは、実質的に相違しているものとは認められない。
また、仮に、本願発明1と刊行物1第2発明とが、上記相違点1の点で相違するとしても、刊行物1の「(3)コイルのQを大きくとることができる。すなわち、インダクタンスの主体は大部分金属であり、これとクロスする下層配線は半導体からなるが、エミツタ形成時にこの半導体と同導電型の不純物拡散を行うから、不純物濃度が大きく、したがつて抵抗は小さくなる。また、コレクタ埋込層と同時につくられたn^(+)型埋込層も併用できるためにさらに抵抗は小さくなり、したがつてQを大きくし得る。」(第2頁左下欄第10?18行)という記載によれば、「下層配線」として、刊行物1第2発明の「n^(+)型埋込領域6」に対応する「コレクタ埋込層と同時につくられたn^(+)型埋込層も併用できる」ものである。
そして、「下層配線」が「インダクタンス」成分を有することは、明らかであるから、刊行物1第2発明の「n^(+)型埋込領域6」は、「下層配線」として「インダクタンス」成分を有し、本願発明1のごとく「インダクタの一部を構成する」ようにすることは、当業者が適宜なし得たことと認められる。

したがって、本願の請求項1に係る発明は、刊行物1に記載された第2発明であるので、特許法第29条第1項第3号の規定により特許を受けることができず、また、仮に、相違点1が実質的なものであるとしても、本願の請求項1に係る発明は、刊行物1に記載された第2発明に基づいて当業者が容易に発明をすることができたものでもあるので、同法第29条第2項の規定により特許を受けることができない。

2-1-2 特許法第29条の2について
本願発明1と先願明細書2に記載された第2発明(以下、「先願明細書2第2発明」という。)とを対比すると、先願明細書2第2発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」は、本願発明1の「埋め込み層(105)」に相当し、先願明細書2の図4を参照すると、「少しドープされたｐ型シリコンウェーハ(21)」が、下側の層と上側の層に分かれており、その間に、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」が形成されているので、「少しドープされたｐ型シリコンウェーハ(21)」の下側の層と上側の層とが、それぞれ、本願発明1の「第1のドープ層(100)」と「第2のドープ層(110)」に相当し、先願明細書2第2発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」と、「少しドープされたｐ型シリコンウェーハ(21)」の下側の層と上側の層との関係については、先願明細書2第2発明に「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)は、前記絶縁層と前記基板との中間面またはその付近に形成され」ると記載されているので、先願明細書2第2発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)は、前記絶縁層と前記基板との中間面またはその付近に形成され」ることは、本願発明1の「第1のドープ層(100)と第2のドープ層(110)の間に埋め込み層(105)を形成するステップ」に相当する。
先願明細書2第2発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」と、先願明細書2に記載の「少しドープされたｐ型シリコンウェーハ(21)」の下側の層と「少しドープされたｐ型シリコンウェーハ(21)」の上側の層のそれぞれのドーパント濃度は、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」のドーパント濃度が、「非常にドープされ」ているものであり、「少しドープされたｐ型シリコンウェーハ(21)」の下側の層と「少しドープされたｐ型シリコンウェーハ(21)」の上側の層のドーパント濃度が、いずれも「少しドープされ」ているものであるので、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」のドーパント濃度が、「少しドープされたｐ型シリコンウェーハ(21)」の下側の層と「少しドープされたｐ型シリコンウェーハ(21)」の上側の層のドーパント濃度よりも大きいので、先願明細書2第2発明の「少しドープされたｐ型シリコンウェーハ(21)」の下側の層、「少しドープされたｐ型シリコンウェーハ(21)」の上側の層、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」のそれぞれのドーパント濃度の大小については、本願発明1の「前記埋め込み層(105)は、前記第1(100)及び第2(110)のドープ層のドーパント濃度よりも大きいドーパント濃度を有」するとの構成に相当する。
先願明細書2第2発明の「らせん形のインダクタからなる導電性パターンが少しドープされたｐ型シリコンウェーハ(21)からなる半導体材料の損失のある基板上に形成され」るとの構成は、本願発明1の「前記埋め込み層(105)の上方にインダクタ(130)を形成するステップ」に相当する。
また、先願明細書2第2発明の「所定の周波数領域における導電性パターンの電磁気信号に関する周波数特性の分散を減らす方法」は、先願明細書2の発明の名称である「低損失導電性パタ?ンおよびその製造方法」の記載からみて、製造方法を示唆していることは明らかであり、その製造方法は、先願明細書2の「一般に導電性パターンは、集積回路の生産および設計において重要な構成部品である。」(【0001】段落)という記載からもわかるように、集積回路の製造方法であるので、本願発明1の「集積回路の形成方法」に相当する。
すると、本願発明1と先願明細書2第2発明とは、
「第1のドープ層と第2のドープ層の間に埋め込み層を形成するステップと、ここで前記埋め込み層は、前記第1及び第2のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、前記埋め込み層の上方にインダクタを形成するステップとからなることを特徴とする集積回路の形成方法。」
の点で一致し、以下の点で一応相違している。
相違点2
本願発明1は、「前記埋め込み層はインダクタの一部を構成する」との構成を備えているのに対して、先願明細書2第2発明は、「前記半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)に実質的に0電位がかけられる」との構成を備えているものの、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」はインダクタの一部を構成するか否か不明である点(以下、「相違点2」という。)。
そこで、上記相違点2について検討する。
[相違点2について]
本願の明細書には、「図1、2に示すように、インダクタは埋め込み層105と一つあるいは複数の導電層120a、b、cと導電層130とを有する。」(【0007】段落)という記載があり、この記載が、本願発明1の「前記埋め込み層(105)はインダクタの一部を構成する」との構成の根拠になっているものと認められる。そして、本願の明細書には、「埋め込み層105」が、インダクタを形成する導電層130と導電的に接続されて、一体としてインダクタの一部となっているという記載はなく、また、本願の明細書の「本発明の基板は低濃度にドープした層の間に高濃度にドープした埋め込み層を具備する。この構成により、デバイスのラッチアップ特性を維持しながら高Q値のインダクタが得られる。」(【0005】段落)、「埋め込み層105のドーピング量はインダクタの品質係数Q値が増加するよう、かつラッチアップ抵抗を維持できるよう選択されている。」(【0007】段落)、「埋め込み層105のドーピング量はインダクタの品質係数Q値が増加するよう、かつラッチアップ抵抗を維持できるよう選択されている。」(【0015】段落)、「埋め込み層105のドーパントのドーズ量は、ラッチアップ耐性とインダクタの性能(Q値を増加させる)の間のトレードオフの関係にある。」(【0017】段落)、「図10に示すように8nHのインダクタのピークQ値は、標準基板の4nHから修正基板の10nHにまで増加し、そのピーク位置では0.8GHｚから1.5GHｚまで増加する。」(【0029】段落)という記載にみられるように、「埋め込み層105」は「インダクタの品質係数Q値が増加する」ように作用するものであるから、本願発明1の「前記埋め込み層(105)はインダクタの一部を構成する」との構成は、「埋め込み層(105)」は「インダクタの一部」として品質係数Q値が増加するように構成すると解することができる。
これに対して、先願明細書2の「半透明遮蔽層を導入することによって、導電性パターン、つまりインダクタのノイズ性能と品質係数(Q)は、所定の周波数領域において改善されることが可能である」(【0007】段落)の記載によると、「半透明遮蔽層」が「インダクタの品質係数(Q)」を「改善」するのであり、先願明細書2第2発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」も、「前記半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)に実質的に0電位がかけられる」ことにより、「インダクタの品質係数(Q)」を「改善」するものであるから、先願明細書2第2発明の「実質的に0電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」と、「埋め込み層(105)」は「インダクタの一部」として品質係数Q値が増加するように構成すると解することができる本願発明1の「前記埋め込み層(105)はインダクタの一部を構成する」との構成とは、「埋め込み層(105)」は「インダクタの一部」として品質係数Q値を増加させるためのものという点で同じであり、先願明細書2第2発明の「実質的に0電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」は、インダクタの一部を構成することになる。
したがって、上記相違点2において、本願発明1と先願明細書2第2発明とは、実質的に相違しているものとは認められない。

よって、本願発明1は、先願明細書2第2発明と同一であり、しかも、本願発明1の発明者が上記先願明細書2第2発明の発明者と同一であるとも、また、本願の出願時に、その出願人が上記他の出願の出願人と同一であるとも認められないので、本願発明1は、特許法第29条の2の規定により特許を受けることができない。

2-2 本願の請求項11に係る発明について
2-2-1 特許法第29条第1項第3号、同法第29条第2項について
本願の請求項11に係る発明(以下、「本願発明11」という。)と刊行物1に記載された第1発明(以下、「刊行物1第1発明」という。)とを対比すると、刊行物1第1発明の「ｐ型シリコン基板4からなる」「半導体基体に設けられたn^(+)型埋込領域6」は、本願発明11の「基板(100)内に形成された埋め込み層(105)」に相当し、刊行物1第1発明の「前記半導体領域上の絶縁膜上に金属薄膜によ」り「スパイラル状に形成され」た「インダクタンス」は、本願発明11の「前記埋め込み層上に形成された導電層(130)」と、「導電層がインダクタを構成する」ことに相当する。
また、刊行物1第1発明の「半導体集積回路」は、本願発明11の「集積回路」に相当する。
すると、本願発明11と刊行物1第1発明とは、
「基板内に形成された埋め込み層と、前記埋め込み層上に形成された導電層とからなる集積回路において、前記導電層がインダクタを構成することを特徴とする集積回路。」
の点で一致し、以下の点で相違している。
相違点3
本願発明11は、「前記埋め込み層と導電層がインダクタを構成する」こととの構成を備えているのに対して、刊行物1第1発明は、「金属薄膜によ」り「スパイラル状に形成され」た「インダクタンス」を備える点(以下、「相違点3」という。)。
そこで、上記相違点3について検討する。
[相違点3について]
刊行物1第1発明は、「前記スパイラルの中心部が前記半導体領域の前記n^(+)型層9にオーミック接続されると共に、前記スパイラル状インダクタンスの外周位置に前記n^(+)型層9の他部とオーミック接続される外部取出し端子を設けた」との構成を備える。そして、「インダクタンス」は、「スパイラル状」の部分ばかりではなく、「外部取出し端子」までの部分の全体が「インダクタンス」となっているので、「前記n^(+)型層9」は、「前記スパイラルの中心部が」「オーミック接続される」部分と、「外部取出し端子」が「オーミック接続される」「前記n^(+)型層9の他部」との間で、「インダクタンス」を構成しているものと認められる。
また、刊行物1の「(3)コイルのQを大きくとることができる。すなわち、インダクタンスの主体は大部分金属であり、これとクロスする下層配線は半導体からなるが、エミツタ形成時にこの半導体と同導電型の不純物拡散を行うから、不純物濃度が大きく、したがつて抵抗は小さくなる。また、コレクタ埋込層と同時につくられたn^(+)型埋込層も併用できるためにさらに抵抗は小さくなり、したがつてQを大きくし得る。」(第2頁左下欄第10?18行)という記載によれば、「エミツタ形成時にこの半導体と同導電型の不純物拡散を行」ったものが、刊行物1第1発明の「n^(+)型層9」であり、「コレクタ埋込層と同時につくられたn^(+)型埋込層」が、刊行物1第1発明の「n^(+)型埋込領域6」であり、「コレクタ埋込層と同時につくられたn^(+)型埋込層」が「併用できるためにさらに抵抗は小さくな」るのであるから、刊行物1第1発明の「n^(+)型埋込領域6」も、刊行物1第1発明の「n^(+)型層9」と同様に、「インダクタンス」を構成することになる。
すると、上記したように、刊行物1第1発明の「前記半導体領域上の絶縁膜上に金属薄膜によ」り「スパイラル状に形成され」た「インダクタンス」は、本願発明11の「導電層がインダクタを構成する」ことに相当しており、かつ、刊行物1第1発明の「n^(+)型埋込領域6」も、「インダクタンス」を構成することになるので、刊行物1第1発明は、本願発明11の「前記埋め込み層と導電層がインダクタを構成する」こととの構成を備えることになる。
したがって、上記相違点3において、本願発明11と刊行物1第1発明とは、実質的に相違しているものとは認められない。
また、仮に、本願発明11と刊行物1第1発明とが、上記相違点3の点で相違するとしても、刊行物1の「(3)コイルのQを大きくとることができる。すなわち、インダクタンスの主体は大部分金属であり、これとクロスする下層配線は半導体からなるが、エミツタ形成時にこの半導体と同導電型の不純物拡散を行うから、不純物濃度が大きく、したがつて抵抗は小さくなる。また、コレクタ埋込層と同時につくられたn^(+)型埋込層も併用できるためにさらに抵抗は小さくなり、したがつてQを大きくし得る。」(第2頁左下欄第10?18行)という記載によれば、「下層配線」として、刊行物1第1発明の「n^(+)型埋込領域6」に対応する「コレクタ埋込層と同時につくられたn^(+)型埋込層も併用できる」ものである。
そして、「下層配線」が「インダクタンス」成分を有することは、明らかであるから、刊行物1第1発明の「n^(+)型埋込領域6」は、「下層配線」として「インダクタンス」成分を有し、本願発明11のごとく「埋め込み層」も「インダクタを構成する」ようにすることは、当業者が適宜なし得たことと認められる。

したがって、本願の請求項11に係る発明は、刊行物1に記載された第1発明であるので、特許法第29条第1項第3号の規定により特許を受けることができず、また、仮に、相違点3が実質的なものであるとしても、本願の請求項11に係る発明は、刊行物1に記載された第1発明に基づいて当業者が容易に発明をすることができたものでもあるので、同法第29条第2項の規定により特許を受けることができない。

2-2-2 特許法第29条の2について
本願発明11と先願明細書2に記載された第1発明(以下、「先願明細書2第1発明」という。)とを対比すると、先願明細書2第1発明の「前記絶縁層と前記基板との中間面またはその付近に形成され、半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」は、本願発明11の「基板(100)内に形成された埋め込み層(105)」に相当し、
先願明細書2第1発明の「前記基板上に形成されたらせん形のインダクタからなる導電性パターン」は、本願発明11の「前記埋め込み層上に形成された導電層(130)」と「導電層がインダクタを構成する」ことに相当する。
また、先願明細書2第1発明の「所定の周波数領域における前記導電性パターンの電磁気信号に関する周波数特性の分散を減らすための素子」は、先願明細書2の「一般に導電性パターンは、集積回路の生産および設計において重要な構成部品である。」(【0001】段落)の記載からもわかるように、「集積回路」の「構成部品」であるので、本願発明11の「集積回路」に相当する。
すると、本願発明11と先願明細書2第1発明とは、
「基板内に形成された埋め込み層と、前記埋め込み層上に形成された導電層とからなる集積回路において、前記導電層がインダクタを構成することを特徴とする集積回路。」
の点で一致し、以下の点で一応相違している。
相違点4
本願発明11は、「前記埋め込み層と導電層がインダクタを構成する」こととの構成を備えているのに対して、先願明細書2第1発明は、「らせん形のインダクタからなる導電性パターン」はインダクタを構成し、「前記非常にドープされたｐ型の埋め込み層(36)に実質的に0電位がかけられる」こととの構成を備えているものの、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」はインダクタを構成するか否か不明である点(以下、「相違点4」という。)。
そこで、上記相違点4について検討する。
[相違点4について]
本願の明細書には、「図1、2に示すように、インダクタは埋め込み層105と一つあるいは複数の導電層120a、b、cと導電層130とを有する。」(【0007】段落)という記載があり、この記載が、本願発明11の「前記埋め込み層と導電層がインダクタを構成する」こととの構成の根拠になっているものと認められる。そして、本願の明細書には、「埋め込み層105」が、インダクタを形成する導電層130と導電的に接続されて、一体としてインダクタとなっているという記載はなく、また、本願の明細書の「本発明の基板は低濃度にドープした層の間に高濃度にドープした埋め込み層を具備する。この構成により、デバイスのラッチアップ特性を維持しながら高Q値のインダクタが得られる。」(【0005】段落)、「埋め込み層105のドーピング量はインダクタの品質係数Q値が増加するよう、かつラッチアップ抵抗を維持できるよう選択されている。」(【0007】段落)、「埋め込み層105のドーピング量はインダクタの品質係数Q値が増加するよう、かつラッチアップ抵抗を維持できるよう選択されている。」(【0015】段落)、「埋め込み層105のドーパントのドーズ量は、ラッチアップ耐性とインダクタの性能(Q値を増加させる)の間のトレードオフの関係にある。」(【0017】段落)、「図10に示すように8nHのインダクタのピークQ値は、標準基板の4nHから修正基板の10nHにまで増加し、そのピーク位置では0.8GHｚから1.5GHｚまで増加する。」(【0029】段落)という記載にみられるように、「埋め込み層105」は「インダクタの品質係数Q値が増加する」ように作用するものであるから、本願発明11の「前記埋め込み層と導電層がインダクタを構成する」こととの構成のうちの、「前記埋め込み層」「がインダクタを構成する」ことは、「埋め込み層(105)」が「インダクタ」として品質係数Q値が増加するように構成することと解することができる。
これに対して、先願明細書2の「半透明遮蔽層を導入することによって、導電性パターン、つまりインダクタのノイズ性能と品質係数(Q)は、所定の周波数領域において改善されることが可能である」(【0007】段落)という記載によると、「半透明遮蔽層」が「インダクタの品質係数(Q)」を「改善」することが示されており、先願明細書2第1発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」も、「前記半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)に実質的に0電位がかけられる」ことにより、「インダクタの品質係数(Q)」を「改善」するものであるから、先願明細書2第1発明の「実質的に0電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」と、「埋め込み層(105)」が「インダクタ」として品質係数Q値が増加するように構成すると解することができる本願発明11の「前記埋め込み層」「がインダクタを構成する」こととの構成とは、「埋め込み層(105)」が「インダクタ」として品質係数Q値を増加させるためのものという点で同じであり、先願明細書2第1発明の「実質的に0電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」は、インダクタを構成することになる。
すると、上記したように、先願明細書2第1発明の「前記基板上に形成されたらせん形のインダクタからなる導電性パターン」は、本願発明11の「導電層がインダクタを構成する」ことに相当しており、かつ、先願明細書2第1発明の「実質的に0電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」も、インダクタを構成することになるので、刊行物1第1発明は、本願発明11の「前記埋め込み層と導電層がインダクタを構成する」こととの構成を備えることになる。
したがって、上記相違点4において、本願発明11と先願明細書2第1発明とは、実質的に相違しているものとは認められない。

よって、本願発明11は、先願明細書2第1発明と同一であり、しかも、本願発明11の発明者が上記先願明細書2第1発明の発明者と同一であるとも、また、本願の出願時に、その出願人が上記他の出願の出願人と同一であるとも認められないので、本願発明11は、特許法第29条の2の規定により特許を受けることができない。

2-3 本願の請求項23に係る発明について
2-3-1 特許法第29条第1項第3号、同法第29条第2項について
本願の請求項23に係る発明(以下、「本願発明23」という。)と刊行物1第2発明とを対比すると、刊行物1第2発明の「ｐ型シリコン基板4からなる半導体基体」、「ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7」、「前記半導体基体に設けられたn^(+)型埋込領域6」は、それぞれ、本願発明23の「ドーパントを」「有する第1(100)」「ドープ層」、「ドーパントを」「有する」「第2(110)ドープ層」、「埋め込み層(105)」に相当し、刊行物1の第2図を参照すると、刊行物1第2発明の「前記半導体基体に設けられたn^(+)型埋込領域6」は、「ｐ型シリコン基板4からなる半導体基体」と「ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7」の間に形成されているので、刊行物1第2発明の「ｐ型シリコン基板4からなる半導体基体上に互いに電気的に分離された半導体領域」として、少なくとも「前記半導体基体に設けられたn^(+)型埋込領域6と、前記n^(+)型埋込領域6の上に設けられた、ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7」が「形成され」るとの構成は、本願発明23の「ドーパントをそれぞれ有する第1(100)及び第2(110)ドープ層間に埋め込み層(105)を形成するステップ」に相当する。
刊行物1第2発明の「ｐ型シリコン基板4からなる半導体基体」、「ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7」、「前記半導体基体に設けられたn^(+)型埋込領域6」のそれぞれのドーパント濃度は、「前記半導体基体に設けられたn^(+)型埋込領域6」のドーパント濃度が、「n^(+)」であり、「ｐ型シリコン基板4からなる半導体基体」と「ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7」のドーパント濃度が、それぞれ「ｐ」、「n」であるので、「前記半導体基体に設けられたn^(+)型埋込領域6」のドーパント濃度が、「ｐ型シリコン基板4からなる半導体基体」と「ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7」のドーパント濃度よりも大きいので、刊行物1第2発明の「ｐ型シリコン基板4からなる半導体基体」、「ｐ^(+)型アイソレーション領域5によって分離されているエピタキシヤル成長シリコンよりなるn型領域7」、「前記半導体基体に設けられたn^(+)型埋込領域6」のそれぞれのドーパント濃度の大小については、本願発明23の「前記埋め込み層(105)は、前記第1(100)及び第2(100)ドープ層のドーパント濃度より大きいドーパント濃度を有」するとの構成に相当する。
刊行物1第2発明の「前記半導体領域上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され」るとの構成は、本願発明23の「前記埋め込み層(105)の上方に導電層(130)を形成するステップ」と、「前記導電層(130)はインダクタを形成する」との構成に相当する。
また、刊行物1第2発明の「半導体集積回路の製造方法」は、本願発明23の「集積回路の形成方法」に相当する。
すると、本願発明23と刊行物1第2発明とは、
「ドーパントをそれぞれ有する第1及び第2ドープ層間に埋め込み層を形成するステップと、ここで前記埋め込み層は、前記第1及び第2ドープ層のドーパント濃度より大きいドーパント濃度を有し、前記埋め込み層の上方に導電層を形成するステップとからなり、前記導電層はインダクタを形成することを特徴とする集積回路の形成方法。」
の点で一致し、以下の点で相違している。
相違点5
本願発明23は、「前記埋め込み層(105)及び前記導電層(130)はインダクタを形成する」との構成を備えているのに対して、刊行物1第2発明は、「前記半導体領域上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され」るとの構成を備えるものの、「n^(+)型埋込領域6」はインダクタを形成するか否か不明である点(以下、「相違点5」という。)。
そこで、上記相違点5について検討する。
[相違点5について]
刊行物1第2発明は、「前記スパイラルの中心部が前記半導体領域の前記n^(+)型層9にオーミック接続されると共に、前記スパイラル状インダクタンスの外周位置に前記n^(+)型層9の他部とオーミック接続される外部取出し端子を設けた」との構成を備える。そして、「インダクタンス」は、「スパイラル状」の部分ばかりではなく、「外部取出し端子」までの部分の全体が「インダクタンス」を形成しているので、「前記n^(+)型層9」は、「前記スパイラルの中心部が」「オーミック接続される」部分と、「外部取出し端子」が「オーミック接続される」「前記n^(+)型層9の他部」との間で、「インダクタンス」を形成しているものと認められる。
また、刊行物1の「(3)コイルのQを大きくとることができる。すなわち、インダクタンスの主体は大部分金属であり、これとクロスする下層配線は半導体からなるが、エミツタ形成時にこの半導体と同導電型の不純物拡散を行うから、不純物濃度が大きく、したがつて抵抗は小さくなる。また、コレクタ埋込層と同時につくられたn^(+)型埋込層も併用できるためにさらに抵抗は小さくなり、したがつてQを大きくし得る。」(第2頁左下欄第10?18行)という記載によれば、「エミツタ形成時にこの半導体と同導電型の不純物拡散を行」ったものが、刊行物1第2発明の「n^(+)型層9」であり、「コレクタ埋込層と同時につくられたn^(+)型埋込層」が、刊行物1第2発明の「n^(+)型埋込領域6」であり、「コレクタ埋込層と同時につくられたn^(+)型埋込層」が「併用できるためにさらに抵抗は小さくな」るのであるから、刊行物1第2発明の「n^(+)型埋込領域6」も、刊行物1第2発明の「n^(+)型層9」と同様に、「インダクタンス」を形成していることになる。
すると、上記したように、刊行物1第2発明の「前記半導体領域上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され」るとの構成は、本願発明23の「前記導電層(130)はインダクタを形成する」との構成に相当しており、かつ、刊行物1第2発明の「n^(+)型埋込領域6」も、「インダクタンス」を形成しているので、刊行物1第2発明は、本願発明23の「前記埋め込み層及び前記導電層はインダクタを形成する」との構成を備えることになる。
したがって、上記相違点5において、本願発明23と刊行物1第2発明とは、実質的に相違しているものとは認められない。
また、仮に、本願発明23と刊行物1第2発明とが、上記相違点5の点で相違するとしても、刊行物1の「(3)コイルのQを大きくとることができる。すなわち、インダクタンスの主体は大部分金属であり、これとクロスする下層配線は半導体からなるが、エミツタ形成時にこの半導体と同導電型の不純物拡散を行うから、不純物濃度が大きく、したがつて抵抗は小さくなる。また、コレクタ埋込層と同時につくられたn^(+)型埋込層も併用できるためにさらに抵抗は小さくなり、したがつてQを大きくし得る。」(第2頁左下欄第10?18行)という記載によれば、「下層配線」として、刊行物1第2発明の「n^(+)型埋込領域6」に対応する「コレクタ埋込層と同時につくられたn^(+)型埋込層も併用できる」ものである。
そして、「下層配線」が「インダクタンス」成分を有することは、明らかであるから、刊行物1第2発明の「n^(+)型埋込領域6」は、「下層配線」として「インダクタンス」成分を有し、本願発明23のごとく「前記埋め込み層及び前記導電層はインダクタを形成する」ようにすることは、当業者が適宜なし得たことと認められる。

したがって、本願の請求項23に係る発明は、刊行物1に記載された第2発明であるので、特許法第29条第1項第3号の規定により特許を受けることができず、また、仮に、相違点5が実質的なものであるとしても、本願の請求項23に係る発明は、刊行物1に記載された第2発明に基づいて当業者が容易に発明をすることができたものでもあるので、同法第29条第2項の規定により特許を受けることができない。

2-3-2 特許法第29条の2について
本願発明23と先願明細書2第2発明とを対比すると、先願明細書2第2発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」は、本願発明23の「埋め込み層(105)」に相当し、先願明細書2の図4を参照すると、「少しドープされたｐ型シリコンウェーハ(21)」が、下側の層と上側の層に分かれており、その間に、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」が形成されているので、「少しドープされたｐ型シリコンウェーハ(21)」の下側の層と上側の層とが、それぞれ、本願発明23の「ドーパントを」「有する第1(100)」「ドープ層」と「ドーパントを」「有する」「第2(110)ドープ層」に相当し、先願明細書2第2発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」と、「少しドープされたｐ型シリコンウェーハ(21)」の下側の層と上側の層との関係については、先願明細書2第2発明に「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)は、前記絶縁層と前記基板との中間面またはその付近に形成され」ると記載されているので、先願明細書2第2発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)は、前記絶縁層と前記基板との中間面またはその付近に形成され」ることは、本願発明23の「ドーパントをそれぞれ有する第1(100)及び第2(110)ドープ層間に埋め込み層(105)を形成するステップ」に相当する。
先願明細書2第2発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」と、先願明細書2に記載の「少しドープされたｐ型シリコンウェーハ(21)」の下側の層と「少しドープされたｐ型シリコンウェーハ(21)」の上側の層のそれぞれのドーパント濃度は、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」のドーパント濃度が、「非常にドープされ」ているものであり、「少しドープされたｐ型シリコンウェーハ(21)」の下側の層と「少しドープされたｐ型シリコンウェーハ(21)」の上側の層のドーパント濃度が、いずれも「少しドープされ」ているものであるので、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」のドーパント濃度が、「少しドープされたｐ型シリコンウェーハ(21)」の下側の層と「少しドープされたｐ型シリコンウェーハ(21)」の上側の層のドーパント濃度よりも大きいので、先願明細書2第2発明の「少しドープされたｐ型シリコンウェーハ(21)」の下側の層、「少しドープされたｐ型シリコンウェーハ(21)」の上側の層、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」のそれぞれのドーパント濃度の大小については、本願発明23の「前記埋め込み層(105)は、前記第1(100)及び第2(100)ドープ層のドーパント濃度より大きいドーパント濃度を有」するとの構成に相当する。
先願明細書2第2発明の「らせん形のインダクタからなる導電性パターンが少しドープされたｐ型シリコンウェーハ(21)からなる半導体材料の損失のある基板上に形成され」るとの構成は、本願発明23の「前記埋め込み層(105)の上方に導電層(130)を形成するステップ」と「前記導電層(130)はインダクタを形成する」ことに相当する。
また、先願明細書2第2発明の「所定の周波数領域における導電性パターンの電磁気信号に関する周波数特性の分散を減らす方法」は、先願明細書2の発明の名称である「低損失導電性パタ?ンおよびその製造方法」の記載からみて、製造方法を示唆していることは明らかであり、その製造方法は、先願明細書2の「一般に導電性パターンは、集積回路の生産および設計において重要な構成部品である。」(【0001】段落)に記載からもわかるように、集積回路の製造方法であるので、本願発明23の「集積回路の形成方法」に相当する。
すると、本願発明23と先願明細書2第2発明とは、
「ドーパントをそれぞれ有する第1及び第2ドープ層間に埋め込み層を形成するステップと、ここで前記埋め込み層は、前記第1及び第2ドープ層のドーパント濃度より大きいドーパント濃度を有し、前記埋め込み層の上方に導電層を形成するステップとからなり、前記導電層(130)はインダクタを形成することを特徴とする集積回路の形成方法。」
の点で一致し、以下の点で一応相違している。
相違点6
本願発明23は、「前記埋め込み層(105)及び前記導電層(130)はインダクタを形成する」との構成を備えているのに対して、先願明細書2第2発明は、「らせん形のインダクタからなる導電性パターン」はインダクタを形成し、「前記半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)に実質的に0電位がかけられる」との構成を備えているものの、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」はインダクタを形成するか否か不明である点(以下、「相違点6」という。)。
そこで、上記相違点6について検討する。
[相違点6について]
本願の明細書には、「図1、2に示すように、インダクタは埋め込み層105と一つあるいは複数の導電層120a、b、cと導電層130とを有する。」(【0007】段落)という記載があり、この記載が、本願発明23の「前記埋め込み層(105)及び前記導電層(130)はインダクタを形成する」との構成の根拠になっているものと認められる。そして、本願の明細書には、「埋め込み層105」が、インダクタを形成する導電層130と導電的に接続されて、一体としてインダクタの一部となっているという記載はなく、また、本願の明細書の「本発明の基板は低濃度にドープした層の間に高濃度にドープした埋め込み層を具備する。この構成により、デバイスのラッチアップ特性を維持しながら高Q値のインダクタが得られる。」(【0005】段落)、「埋め込み層105のドーピング量はインダクタの品質係数Q値が増加するよう、かつラッチアップ抵抗を維持できるよう選択されている。」(【0007】段落)、「埋め込み層105のドーピング量はインダクタの品質係数Q値が増加するよう、かつラッチアップ抵抗を維持できるよう選択されている。」(【0015】段落)、「埋め込み層105のドーパントのドーズ量は、ラッチアップ耐性とインダクタの性能(Q値を増加させる)の間のトレードオフの関係にある。」(【0017】段落)、「図10に示すように8nHのインダクタのピークQ値は、標準基板の4nHから修正基板の10nHにまで増加し、そのピーク位置では0.8GHｚから1.5GHｚまで増加する。」(【0029】段落)という記載にみられるように、「埋め込み層105」は「インダクタの品質係数Q値が増加する」ように作用するものであるから、本願発明23の「前記埋め込み層(105)及び前記導電層(130)はインダクタを形成する」との構成のうちの、「前記埋め込み層(105)」「はインダクタを形成する」との構成は、「埋め込み層(105)」は「インダクタ」として品質係数Q値が増加するように形成すると解することができる。
これに対して、先願明細書2の「半透明遮蔽層を導入することによって、導電性パターン、つまりインダクタのノイズ性能と品質係数(Q)は、所定の周波数領域において改善されることが可能である」(【0007】段落)の記載によると、「半透明遮蔽層」が「インダクタの品質係数(Q)」を「改善」するのであり、先願明細書2第2発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」も、「前記半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)に実質的に0電位がかけられる」ことにより、「インダクタの品質係数(Q)」を「改善」するものであるから、先願明細書2第2発明の「実質的に0電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」と、「埋め込み層(105)」は「インダクタ」として品質係数Q値が増加するように形成すると解することができる本願発明23の「前記埋め込み層(105)」「はインダクタを形成する」との構成とは、「埋め込み層(105)」は「インダクタ」として品質係数Q値を増加させるためのものという点で同じであり、先願明細書2第2発明の「実質的に0電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」は、インダクタを形成することになる。
すると、上記したように、先願明細書2第2発明の「らせん形のインダクタからなる導電性パターンが少しドープされたｐ型シリコンウェーハ(21)からなる半導体材料の損失のある基板上に形成され」るとの構成は、本願発明23の「前記導電層(130)はインダクタを形成する」ことに相当しており、かつ、先願明細書2第2発明の「実質的に0電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層(36)」も、インダクタを形成しているので、先願明細書2第2発明は、本願発明23の「前記埋め込み層及び前記導電層はインダクタを形成する」との構成を備えることになる。
したがって、上記相違点6において、本願発明23と先願明細書2第2発明とは、実質的に相違しているものとは認められない。

よって、本願発明23は、先願明細書2第2発明と同一であり、しかも、本願発明23の発明者が上記先願明細書2第2発明の発明者と同一であるとも、また、本願の出願時に、その出願人が上記他の出願の出願人と同一であるとも認められないので、本願発明23は、特許法第29条の2の規定により特許を受けることができない。


第4 むすび
以上のとおり、本願の請求項1、11及び23に係る発明は、特許法第29条第1項第3号の規定により特許を受けることができず、また、仮に、相違点が実質的なものであるとしても、同法第29条第2項の規定により特許を受けることができず、さらに、同法第29条の2の規定により特許を受けることができないものでもあるので、他の請求項に係る発明についての検討をするまでもなく、本願は拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2008-03-25 
結審通知日 2008-03-26 
審決日 2008-04-10 
出願番号 特願平11-311181
審決分類 P 1 8・ 161- WZ (H01L)
P 1 8・ 57- WZ (H01L)
P 1 8・ 121- WZ (H01L)
P 1 8・ 113- WZ (H01L)
P 1 8・ 561- WZ (H01L)
最終処分 不成立  
前審関与審査官 宇多川 勉、北島 健次、大嶋 洋一  
特許庁審判長 河合 章
特許庁審判官 井原 純
橋本 武
発明の名称 集積回路の形成方法  
代理人 岡部 正夫  
代理人 朝日 伸光  
代理人 越智 隆夫  
代理人 加藤 伸晃  
代理人 本宮 照久  
代理人 臼井 伸一  

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