• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 4項3号特許請求の範囲における誤記の訂正 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L
審判 査定不服 4項4号特許請求の範囲における明りょうでない記載の釈明 特許、登録しない。 H01L
審判 査定不服 4項1号請求項の削除 特許、登録しない。 H01L
管理番号 1185727
審判番号 不服2005-17006  
総通号数 107 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2008-11-28 
種別 拒絶査定不服の審決 
審判請求日 2005-09-05 
確定日 2008-10-08 
事件の表示 平成10年特許願第541987号「半導体基板内の分離溝に隣接するコンタクト用開口の形成方法」拒絶査定不服審判事件〔平成10年10月 8日国際公開、WO98/44548、平成13年10月 2日国内公表、特表2001-517374〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、1998年3月31日(パリ条約による優先権主張外国庁受理1997年4月3日、米国)を国際出願日とする出願であって、平成17年5月26日付けで拒絶査定がなされ、これに対して同年9月5日に拒絶査定に対する審判請求がなされるとともに、同年10月5日に手続補正がなされ、その後当審において、平成19年5月11日付けで審尋がなされ、同年8月13日に回答書が提出されたものである。

2.平成17年10月5日付けの手続補正(以下、「本件補正」という。)について
[補正却下の決定の結論]
平成17年10月5日付けの手続補正を却下する。
[理由]
(1)本件補正の内容
本件補正は、補正前の請求項1ないし57を補正後の請求項1ないし33と補正するものであり、補正前の請求項39、45及び56と、これらに対応する補正後の請求項15、21及び32は、以下のとおりである。
〈補正前の請求項39、45及び56〉
「39.半導体構造体であって、該構造体は、
その中に形成された分離トレンチと基板表面とを有する半導体基板と、
前記分離トレンチ内に受け入れられ、前記基板から外側に向かって突出するフィールド分離マスであって、該フィールド分離マスは、前記基板表面の下側位置から該基板表面の上側位置に延在しているほぼ垂直な側壁を有し、第一の電気的に絶縁性のエッチングストップ材料からなり少なくとも1つの側壁を有するキャップによって、その上部が覆われたフィールド分離マスと、
前記フィールド分離マス側壁及びキャップ側壁を覆う電気的に絶縁性の第二のエッチングストップ材料からなるカバーであって、前記第二のエッチングストップ材料は前記第一のエッチングストップ材料とは異なる材料であるカバーと、
を具備することを特徴とする半導体構造体。」
「45.半導体構造体であって、該構造体は、
その中に形成された分離トレンチと基板表面とを有する半導体基板と、
前記分離トレンチ内に受け入れられ、前記基板から外側に向かって突出するフィールド分離マスであって、該フィールド分離マスは、前記基板表面の下側位置から該基板表面の上側位置に延在しているほぼ垂直な側壁を有し、第一の電気的に絶縁性のエッチングストップ材料からなるキャップによって、その上部が覆われたフィールド分離マスと、
前記フィールド分離マス側壁を覆う電気的に絶縁性の第二のエッチングストップ材料からなるカバーであって、前記第二のエッチングストップ材料は前記第一のエッチングストップ材料とは異なる材料であるカバーと、を具備し、
前記キャップは、前記フィールド分離マスのほぼ垂直な側壁部分に正確に位置が合わされる横方向の最外側壁を有することを特徴とする半導体構造体。」
「56.半導体構造体であって、該構造体は、
その中に形成された分離トレンチと基板表面とを有する半導体基板と、
前記分離トレンチ内に受け入れられ、前記基板から外側に向かって突出するフィールド分離マスであって、該フィールド分離マスは、前記基板表面の下側位置から該基板表面の上側位置に延在している側壁を有し、第一の電気的に絶縁性の材料からなるキャップによってその上部が覆われた分離マスと、
前記フィールド分離マス側壁及びキャップ側壁を覆う第二の電気的に絶縁性の材料からなるカバーであって、前記第二の材料は前記第一の材料とは異なる材料であるカバーと、を具備することを特徴とする半導体構造体。」

〈補正後の請求項15、21及び32〉
「【請求項15】半導体構造体であって、該構造体は、
その中に形成された分離トレンチと基板表面とを有する半導体基板と、
前記分離トレンチ内に受け入れられ、前記基板から外側に向かって突出するフィールド分離マスであって、該フィールド分離マスは、前記基板表面の下側位置から該基板表面の上側位置に延在しているほぼ垂直な側壁を有し、第一の電気的に絶縁性のエッチングストップ材料からなり少なくとも1つの側壁を有するキャップによって、その上部が覆われたフィールド分離マスと、
前記フィールド分離マス側壁及びキャップ側壁を覆う電気的に絶縁性の第二のエッチングストップ材料からなるカバーと、
を具備することを特徴とする半導体構造体。」
「【請求項21】半導体構造体であって、該構造体は、
その中に形成された分離トレンチと基板表面とを有する半導体基板と、
前記分離トレンチ内に受け入れられ、前記基板から外側に向かって突出するフィールド分離マスであって、該フィールド分離マスは、前記基板表面の下側位置から該基板表面の上側位置に延在しているほぼ垂直な側壁を有し、第一の電気的に絶縁性のエッチングストップ材料からなるキャップによって、その上部が覆われたフィールド分離マスと、
前記フィールド分離マス側壁を覆う電気的に絶縁性の第二のエッチングストップ材料からなるカバーと、を具備し、
前記キャップは、前記フィールド分離マスのほぼ垂直な側壁部分に正確に位置が合わされる横方向の最外側壁を有することを特徴とする半導体構造体。」
「【請求項32】半導体構造体であって、該構造体は、
その中に形成された分離トレンチと基板表面とを有する半導体基板と、
前記分離トレンチ内に受け入れられ、前記基板から外側に向かって突出するフィールド分離マスであって、該フィールド分離マスは、前記基板表面の下側位置から該基板表面の上側位置に延在している側壁を有し、第一の電気的に絶縁性の材料からなるキャップによってその上部が覆われた分離マスと、
前記フィールド分離マス側壁及びキャップ側壁を覆う第二の電気的に絶縁性の材料からなるカバーと、を具備することを特徴とする半導体構造体。」

(2)補正内容の整理
(2-1)補正前の請求項39についての補正
本件補正のうち、補正前の請求項39についてなされた補正の内容を、以下に整理する。
〈補正事項1〉
補正前の請求項39の項番である「39.」を、補正後の請求項15の項番である「【請求項15】」と補正すること。
〈補正事項2〉
補正前の請求項39の「第二のエッチングストップ材料からなるカバーであって、前記第二のエッチングストップ材料は前記第一のエッチングストップ材料とは異なる材料であるカバーと、」を、補正後の請求項15の「第二のエッチングストップ材料からなるカバーと、」と補正すること。

(2-2)補正前の請求項45についての補正
本件補正のうち、補正前の請求項45についてなされた補正の内容を、以下に整理する。
〈補正事項3〉
補正前の請求項45の項番である「45.」を、補正後の請求項21の項番である「【請求項21】」と補正すること。
〈補正事項4〉
補正前の請求項45の「第二のエッチングストップ材料からなるカバーであって、前記第二のエッチングストップ材料は前記第一のエッチングストップ材料とは異なる材料であるカバーと、」を、補正後の請求項21の「第二のエッチングストップ材料からなるカバーと、」と補正すること。

(2-3)補正前の請求項56についての補正
本件補正のうち、補正前の請求項56についてなされた補正の内容を、以下に整理する。
〈補正事項5〉
補正前の請求項56の項番である「56.」を、補正後の請求項32の項番である「【請求項32】」と補正すること。
〈補正事項6〉
補正前の請求項56の「第二の電気的に絶縁性の材料からなるカバーであって、前記第二の材料は前記第一の材料とは異なる材料であるカバーと、」を、補正後の請求項32の「第二の電気的に絶縁性の材料からなるカバーと、」と補正すること。

(3)補正の目的の適否について
(3-1)補正事項2について
補正事項2ついての補正は、実質的に、「カバー」の材料について「前記第二のエッチングストップ材料は前記第一のエッチングストップ材料とは異なる材料である」との特定事項を削除するものであるから、特許法第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではない。よって、補正事項2についての補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当せず、また、同法第17条の2第4項第1号、第3号、第4号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明を目的とするものにも該当しないから、補正前の請求項39を補正後の請求項15とする補正は、同法第17条の2第4項に規定する要件を満たしていない。

(3-2)補正事項4について
補正事項4ついての補正は、実質的に、「カバー」の材料について「前記第二のエッチングストップ材料は前記第一のエッチングストップ材料とは異なる材料である」との特定事項を削除するものであるから、特許法第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではない。よって、補正事項4についての補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当せず、また、同法第17条の2第4項第1号、第3号、第4号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明を目的とするものにも該当しないから、補正前の請求項45を補正後の請求項21とする補正は、同法第17条の2第4項に規定する要件を満たしていない。

(3-3)補正事項6について
補正事項6ついての補正は、実質的に、「カバー」の材料について「前記第二の材料は前記第一の材料とは異なる材料である」との特定事項を削除するものであるから、特許法第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではない。よって、補正事項6についての補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当せず、また、同法第17条の2第4項第1号、第3号、第4号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明を目的とするものにも該当しないから、補正前の請求項56を補正後の請求項32とする補正は、同法第17条の2第4項に規定する要件を満たしていない。

(4)小むすび
したがって、その他の補正事項及びその他の請求項についての補正について検討するまでもなく、補正事項2、4及び6についての補正を含む本件補正は、特許法第17条の2第4項に規定する要件を満たしておらず、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明
平成17年10月5日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし57に係る発明は、平成16年3月29日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし57に記載された事項により特定されるものであり、その請求項33に係る発明(以下、「本願発明」という。)は、その請求項33に記載されている事項により特定される以下のとおりのものである。
「33.フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法であって、該方法は、
トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に電気的に導電性のマスキング層を形成する工程であって、前記フィールド分離マスの側壁は前記基板マスキング層によって覆われ、前記フィールド分離マス及びマスキング層はほぼ平坦な外表面を形成する工程と、
マスキング層平坦外表面から内側方向に離れたフィールド分離マス表面を形成するのに十分な量のフィールド分離マスを除去する工程と、
前記フィールド分離マス表面上にエッチングストップキャップを形成する工程と、
分離マスから間隔を置いてデバイス要素の少なくとも一部を形成するために、分離マスから分けて基板マスキング層をパターンニングする工程と、
分離マス及びデバイス要素上に絶縁層を形成する工程と、
前記分離マスエッチングストップキャップに対して選択的に、前記絶縁層を貫通して分離マス側壁とデバイス要素の間に達するコンタクト用開口をエッチング開口する工程と、を具備し、前記除去工程は外表面に対してフィールド分離マス中に凹部を形成し、エッチングストップキャップを形成する工程は、フィールド分離マス表面上にエッチングストップ層を形成することと、前記凹部を充填することからなることを特徴とする半導体製造方法。」

4.刊行物記載の発明
4-1.刊行物1:特開平08-097171号公報
原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である特開平08-097171号公報(以下、「刊行物1」という。)には、図1ないし7とともに以下の事項が記載されている。
「【0031】
【実施例】図1は本発明の一実施例にかかる半導体装置の平面図である。半導体基板上に素子領域51と素子分離領域52が形成され、さらにゲート電極8とコンタクト53が形成されトランジスタを構成している。
【0032】以下に、図2乃至図7を用いながら、本発明の実施例にかかる製造工程を説明する。まず、シリコン基板1上に10-50nmのバッファ酸化膜2のバッファ酸化膜2を形成し、その上に100-500nmの厚さの多結晶シリコン3及び100-500nmのCVDシリコン酸化膜4を順次堆積する。この多結晶シリコン3及びCVDシリコン酸化膜4は、後に述べる溝(トレンチ)6を形成するトレンチ・エッチング工程においてマスク材としての役目を果たすものである。
【0033】次に、この上にレジスト30を塗布した後、フォトリソグラフィによりトレンチパターンを転写・形成する(図2(a))。このパターニングされたレジスト30をマスクとして、CVDシリコン酸化膜4及び多結晶シリコン膜3及びバッファ酸化膜2をRIEによりエッチングする(図2(b))。このときのエッチングは、レジスト30をマスクにしてCVDシリコン酸化膜4及び多結晶シリコン膜3及びバッファ酸化膜2をエッチングし、最後にレジストを剥離しても良いし、あるいは、レジスト30をマスクにしてCVDシリコン酸化膜4をエッチングした後、レジストを剥離し、その後にCVDシリコン酸化膜をマスクとして多結晶シリコン膜3及びバッファ酸化膜2をエッチングしても良い。
【0034】次に、素子分離の役目を果たす溝6をシリコン基板1上にRIEにて形成する(図3(a))。このときCVDシリコン酸化膜4がマスクとしての役目をする。シリコン基板上に形成される溝6の深さは0.3-0.7umにするのが望ましい。
【0035】次に、溝6の側壁を保護するため、及びシリコン基板1の表面の溝6の入り口にある角を丸めるために、20-50nmの熱酸化を行なう。このとき、この熱酸化膜を通して、素子分離能力を高めるための不純物イオン注入を行なってもよい。
【0036】次に、上記熱酸化の後、CVDシリコン酸化膜(たとえばTEOS)7を溝6の底部からCVDシリコン酸化膜4の上方まで堆積させる(図3(b))。次に、マスク材の多結晶シリコン3が露出し、多結晶シリコン3とCVDシリコン酸化膜7との高さの差が100-200nmになるまで、エッチバックを行なう。このエッチバックには、レジストを用いたエッチバックの技術を用いても良いし、またポリッシングを用いても良い。
【0037】図4(a)のようにトレンチ埋め込み材のCVDシリコン酸化膜がエッチングされ、マスク材の多結晶シリコン3が露出し、多結晶シリコン3とCVDシリコン酸化膜7との高さの差が100-200nmになったら、次にシリコン窒化物8を多結晶シリコン3の上方まで堆積させる(図4(b))。
【0038】その後、多結晶シリコン3が露出するまでシリコン窒化物8のエッチバックを行なう(図5(a))。これによって、素子分離領域上にシリコン窒化物8の層が出来上がる。このシリコン窒化物の層が後のコンタクトRIE時に素子分離領域を保護する保護膜として働く。このエッチバックには、レジストを用いたエッチバックの技術を用いても良いし、またポリッシングを用いても良い。
【0039】そして次に、マスク材の多結晶シリコン3をCDEにより取り除き、バッファ酸化膜2をNH4Fにてエッチングする(図5(b))。そして、公知の技術により素子形成領域にトランジスタを形成する。トランジスタゲート電極9の形成後の図1におけるA-A´の断面図を図6(a)に示す。
【0040】この後、平坦化及び絶縁のためにCVDシリコン酸化膜10を500-1000nm堆積し、表面をポリッシングまたは850℃程度の温度での再溶融により平坦化する。この時のA-A´間の工程断面図を図6(b)に示す。この工程では平坦化及び絶縁のためにCVDシリコン酸化膜の代わりにボロンを含んだ燐ガラス(BPSG)を用いても良い。
【0041】次に、CVDシリコン酸化膜の上にレジストを塗布し、フォトリソグラフィの技術によりコンタクトホールを開孔する部分だけレジストを取り除く。このとき、コンタクトをとろうとする素子領域の幅が狭く十分なコンタクトのサイズが取れないような所では、レジストを少し大きめに開孔する。CVDシリコン酸化膜10はコンタクトRIEの時にレジストパターンの通りにエッチングされ、素子領域上ではこのエッチングによりシリコン基板1まで到達するコンタクトホールが形成される。しかし、コンタクトRIEの条件としてシリコン酸化膜のエッチングレートに比べてシリコン窒化物のエッチングレートが十分遅い様な条件選べば、素子分離領域上ではコンタクトRIEはシリコン窒化物8に到達した所でそれ以上進まなくなる。従って、図7(a)に示されるようにコンタクトホールは素子分離領域に対して自己整合的に形成される。この断面は図1のB-B´断面である。
【0042】この後、Alをスパッタリングして配線層を形成しパターニングすると素子間の配線が完成し(図7(b))、さらにパッシベーション膜をこの上に形成し、パット開孔すると全工程が終了する。
【0043】以上、この実施例に示したように、本発明を用いればコンタクトを素子分離領域に対して自己整合的に形成することができる。これによって、狭い幅の素子領域に対しても、素子領域の幅と同じ幅のコンタクトを開孔することが可能である。また、コンタクトホールの開口部(図7(a))においてl(エル)で示された部分)を実際のコンタクトあるいは素子領域の幅より大きくとれるため、従来に比べ、素子微細化に伴ってコンタクトホールのアスペクト比が高くなるのを押えることができる。また、コンタクト開孔のプロセスで合わせずれが生じても、素子分離領域が窒化シリコン膜によって保護されているためコンタクトRIEによって削られることは無く、トランジスタの拡散層と基板の間の短絡不良は回避される。」

(ア)刊行物1の0041段落の「従って、図7(a)に示されるようにコンタクトホールは素子分離領域に対して自己整合的に形成される。」との記載、及び図7(a)より、刊行物1に記載の「コンタクトホール」が、「素子分離領域」にある「CVDシリコン酸化膜7」に隣接する領域に形成されるものであることは明らかである。
(イ)刊行物1の0036段落の「マスク材の多結晶シリコン3が露出し」との記載、0039段落の「マスク材の多結晶シリコン3をCDEにより取り除き」との記載、及び、図3(a)より、刊行物1の0034段落に記載の「素子分離の役目を果たす溝6をシリコン基板1上にRIEにて形成する」工程において、「CVDシリコン酸化膜4」だけではなく「多結晶シリコン3」も「マスクとしての役目をする」ことは明らかである。
(ウ)刊行物1の図4(a)より、刊行物1の0037段落に記載の「トレンチ埋め込み材のCVDシリコン酸化膜がエッチングされ、マスク材の多結晶シリコン3が露出し、多結晶シリコン3とCVDシリコン酸化膜7との高さの差が100-200nmにな」る工程において、「CVDシリコン酸化膜7」が「多結晶シリコン3」よりも低くなることは明らかである。
(エ)刊行物1の図4(b)及び図5(a)より、「シリコン窒化物8の層」が「素子分離領域」にある「CVDシリコン酸化膜7」の上に形成されることは明らかである。
(オ)刊行物1の0039段落の「素子形成領域にトランジスタを形成する。トランジスタゲート電極9の形成後の図1におけるA-A´の断面図を図6(a)に示す。」との記載、図1及び図6(a)より、「トランジスタゲート電極9」が「素子形成領域」に形成されることは明らかである。
(カ)刊行物1の0040段落に記載された工程において、「CVDシリコン酸化膜10」は「平坦化及び絶縁のために」堆積されるものだから、「CVDシリコン酸化膜10」が「CVDシリコン酸化膜7」及び「トランジスタゲート電極9」の上を含む領域に堆積されることは明らかである。
(キ)刊行物1の0041段落に記載の「コンタクトホール」を「開孔する」ために「CVDシリコン酸化膜10」をエッチングする工程は、「シリコン酸化膜のエッチングレートに比べてシリコン窒化物のエッチングレートが十分遅い様な条件」で、「シリコン窒化物8に到達した所でそれ以上進まなくなる」ように実行されるから、「CVDシリコン酸化膜10」が「シリコン窒化物8の層」に対して選択的にエッチングされることは明らかである。
(ク)刊行物1の0041段落の「図7(a)に示されるようにコンタクトホールは素子分離領域に対して自己整合的に形成される。この断面は図1のB-B´断面である。」との記載、図1及び図7(a)より、「コンタクトホール」が「素子分離領域」及び「トランジスタゲート電極9」により囲まれた領域に形成されることは明らかである。そして、「素子分離領域」には「CVDシリコン酸化膜7」が形成されるから、「コンタクトホール」が「素子分離領域」にある「CVDシリコン酸化膜7」と、「トランジスタゲート電極9」との間に形成されることも明らかである。

したがって、刊行物1には以下の発明(以下、「刊行物発明」という。)が記載されている。
「素子分離領域にあるCVDシリコン酸化膜7に隣接する領域にコンタクトホールを形成する半導体装置の製造方法であって、該製造方法は、
シリコン基板1上にバッファ酸化膜2を形成し、その上に多結晶シリコン3及びCVDシリコン酸化膜4を順次堆積し、パターニングされたレジスト30をマスクとして、前記CVDシリコン酸化膜4、前記多結晶シリコン3及び前記バッファ酸化膜2をRIEによりエッチングし、前記レジスト30を剥離する工程と、
前記CVDシリコン酸化膜4及び前記多結晶シリコン3をマスクとして、前記シリコン基板1上の素子分離領域に溝6をRIEにて形成する工程と、
前記溝6の側壁及び入り口を熱酸化した後、CVDシリコン酸化膜7を前記溝6の底部から前記CVDシリコン酸化膜4の上方まで堆積させる工程と、
前記多結晶シリコン3が露出し、前記CVDシリコン酸化膜7が前記多結晶シリコン3よりも低くなり、前記多結晶シリコン3と前記CVDシリコン酸化膜7との高さの差が100-200nmになるまで、エッチバックを行なう工程と、
シリコン窒化物8を前記多結晶シリコン3の上方まで堆積させ、前記多結晶シリコン3が露出するまで前記シリコン窒化物8のエッチバックを行ない、前記素子分離領域にある前記CVDシリコン酸化膜7上に前記シリコン窒化物8の層を形成する工程と、
前記多結晶シリコン3及び前記バッファ酸化膜2を除去して、素子形成領域を露出し、前記素子形成領域にトランジスタゲート電極9を形成する工程と、
前記素子分離領域にある前記CVDシリコン酸化膜7及び前記トランジスタゲート電極9上にCVDシリコン酸化膜10を堆積する工程と、
前記シリコン窒化物8の層に対して選択的に、前記CVDシリコン酸化膜10を、レジストパターンを用いてエッチングし、前記CVDシリコン酸化膜10を貫通し、前記素子分離領域にある前記CVDシリコン酸化膜7と、前記トランジスタゲート電極9との間に達するコンタクトホールを形成する工程とを具備したことを特徴とする半導体装置の製造方法。」

4-2.刊行物2:特開平01-125971号公報
本願の優先権主張日前に日本国内において頒布された刊行物である特開平01-125971号公報(以下、「刊行物2」という。)には、第2図とともに以下の事項が記載されている。
「(2)実施例2(第2図)
第2図には本発明によるCMOSの製造工程順断面図を示す。第2図(a)はp型Si基板1にnウェル210を選択的に設け表面を露出して、ゲート酸化膜3,n^(+)ポリSi(第1低抵抗導電膜)4,窒化膜(第1絶縁膜)5を順次堆積後、分離領域を形成すべく上記3層膜に続き基板1を選択エッチしてトレンチ30を設けた状態である。トレンチ30は反応性イオンエッチ(RIE)などの方法で一方の側面がnウェル210に、他方が基板1に接するように設けられる。この例ではトレンチ30はnウェル210以上の深さで、例えばnウェル210の深さ3.0μに対し4.0?5.0μである。第2図(b)は露出されたトレンチ30の側面および底面に選択MLEによってp^(+)成長層20を設けた断面である。p^(+)成長層20は例えばBが10^(17)?10^(19)cm^(-3)程度添加され、10?100nmの厚みをもつ。第2図(c)ではトレンチ30を酸化膜(第2絶縁膜)17で埋めた状態を示す。これは例えば酸化膜17のCVDおよびエッチバックで行われ、エッチバックは窒化膜5が露出されるまでなされる。この工程には従来の平坦化技術が応用できる。第2図(d)は上記窒化膜5を除去した後、n^(+)ポリSi4上に第2n^(+)ポリSi(第2低抵抗導電膜)40を堆積した断面である。第2図(e)では2層がn^(+)ポリSi4,40を選択エッチしてNMOS100、PMOS200のゲート電極104,204を形成した状態で、同時にトレンチ30を横切るポリSi配線304を第2n^(+)ポリSi40で形成している。第2図(f)は従来と同様にイオン注入などを利用してNMOS100のn^(+)ソース・ドレイン領域111,112,PMOS200のp^(+)ソース・ドレイン領域211,212を設けたものである。あとは通常のようにコンタクト開孔、電極形成によってCMOSが完成する。
前記第2図(a)の工程で窒化膜5、n^(+)ポリSi4、ゲート絶縁膜3の3層膜に続く基板1のトレンチ・エッチの際、3層膜のエッチ後n^(+)ポリSi4の側壁を酸化またはCVDなどで絶縁膜で被覆することも可能である。これによりトレンチ・エッチの時にn^(+)ポリSi4のサイドエッチを防止できるだけでなく、p^(+)選択成長層20がn^(+)ポリSi4の側壁に堆積することを防ぐことができる。
この例ではnウェル210形成後全面を露出しているが、必要に応じフィールド絶縁膜を設けて必要部分を露出してゲート絶縁膜3を形成することもできる。その際の上記3層膜の最下層はゲート絶縁膜またはフィールド絶縁膜となる。」(第3頁左下欄第20行ないし第4頁右上欄第6行)

5.当審の判断
5-1.対比
本願発明と刊行物発明とを対比する。
(ア)刊行物発明の「素子分離領域にあるCVDシリコン酸化膜7」及び「コンタクトホール」は、本願発明の「フィールド分離マス」及び「コンタクト用開口」に相当する。よって、刊行物発明の「素子分離領域にあるCVDシリコン酸化膜7に隣接する領域にコンタクトホールを形成する半導体装置の製造方法」は、本願発明の「フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法」に相当する。
(イ)刊行物発明の「シリコン基板1上にバッファ酸化膜2を形成し、その上に多結晶シリコン3及びCVDシリコン酸化膜4を順次堆積し、パターニングされたレジスト30をマスクとして、前記CVDシリコン酸化膜4、前記多結晶シリコン3及び前記バッファ酸化膜2をRIEによりエッチングし、前記レジスト30を剥離する工程と、 前記CVDシリコン酸化膜4及び前記多結晶シリコン3をマスクとして、前記シリコン基板1上の素子分離領域に溝6をRIEにて形成する工程」は、「シリコン基板1」に「溝6」を形成するための工程であるから、本願発明の「トレンチ形成」工程に相当する。
(ウ)刊行物発明の「前記溝6の側壁及び入り口を熱酸化した後、CVDシリコン酸化膜7を前記溝6の底部から前記CVDシリコン酸化膜4の上方まで堆積させる工程と、 前記多結晶シリコン3が露出し、前記CVDシリコン酸化膜7が前記多結晶シリコン3よりも低くなり、前記多結晶シリコン3と前記CVDシリコン酸化膜7との高さの差が100-200nmになるまで、エッチバックを行なう工程」は、「溝6」内に「CVDシリコン酸化膜7」を埋め込むための工程であるから、本願発明のトレンチの「埋め込み法」に相当する。
(エ)刊行物発明の「多結晶シリコン3」は、マスクとして機能するから、本願発明の「電気的に導電性のマスキング層」及び「基板マスキング層」に相当する。そして、刊行物発明の前記5-1.(イ)及び(ウ)に記載の工程の結果、「シリコン基板1」の「溝6」の中に「CVDシリコン酸化膜7」が形成されること、及び、「素子分離領域」にある「CVDシリコン酸化膜7」に隣接した「シリコン基板1」上に「多結晶シリコン3」が形成されることは明らかであるから、刊行物発明の「シリコン基板1上にバッファ酸化膜2を形成し、その上に多結晶シリコン3及びCVDシリコン酸化膜4を順次堆積し、パターニングされたレジスト30をマスクとして、前記CVDシリコン酸化膜4、前記多結晶シリコン3及び前記バッファ酸化膜2をRIEによりエッチングし、前記レジスト30を剥離する工程と、 前記CVDシリコン酸化膜4及び前記多結晶シリコン3をマスクとして、前記シリコン基板1上の素子分離領域に溝6をRIEにて形成する工程と、 前記溝6の側壁及び入り口を熱酸化した後、CVDシリコン酸化膜7を前記溝6の底部から前記CVDシリコン酸化膜4の上方まで堆積させる工程と、 前記多結晶シリコン3が露出し、前記CVDシリコン酸化膜7が前記多結晶シリコン3よりも低くなり、前記多結晶シリコン3と前記CVDシリコン酸化膜7との高さの差が100-200nmになるまで、エッチバックを行なう工程」は、本願発明の「トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に電気的に導電性のマスキング層を形成する工程」及び「マスキング層平坦外表面から内側方向に離れたフィールド分離マス表面を形成するのに十分な量のフィールド分離マスを除去する工程」に相当する。
(オ)刊行物発明において「CVDシリコン酸化膜10」は「シリコン窒化物8の層」に対して選択的にエッチングされるから、刊行物発明の「シリコン窒化物8の層」は本願発明の「エッチングストップキャップ」または「エッチングストップ層」に相当する。そして、刊行物発明の「シリコン窒化物8を前記多結晶シリコン3の上方まで堆積させ、前記多結晶シリコン3が露出するまで前記シリコン窒化物8のエッチバックを行ない、前記素子分離領域にある前記CVDシリコン酸化膜7上に前記シリコン窒化物8の層を形成する工程」は、本願発明の「前記フィールド分離マス表面上にエッチングストップキャップを形成する工程」に相当する。
(カ)刊行物発明の「トランジスタゲート電極9」は本願発明の「デバイス要素」に相当する。
(キ)刊行物発明の「前記CVDシリコン酸化膜7及び前記トランジスタゲート電極9上にCVDシリコン酸化膜10を堆積する工程」は本願発明の「分離マス及びデバイス要素上に絶縁層を形成する工程」に相当する。
(ク)刊行物発明の「前記素子分離領域にある前記CVDシリコン酸化膜7と、前記トランジスタゲート電極9との間に達するコンタクトホール」が、「前記素子分離領域にある前記CVDシリコン酸化膜7」の側壁と、「前記トランジスタゲート電極9」との間にあることは明らかであるから、刊行物発明の「前記シリコン窒化物8の層に対して選択的に、前記CVDシリコン酸化膜10を、レジストパターンを用いてエッチングし、前記CVDシリコン酸化膜10を貫通し、前記素子分離領域にある前記CVDシリコン酸化膜7と、前記トランジスタゲート電極9との間に達するコンタクトホールを形成する工程」は、本願発明の「前記分離マスエッチングストップキャップに対して選択的に、前記絶縁層を貫通して分離マス側壁とデバイス要素の間に達するコンタクト用開口をエッチング開口する工程」に相当する。
(ケ)刊行物発明の「前記多結晶シリコン3が露出し、前記CVDシリコン酸化膜7が前記多結晶シリコン3よりも低くなり、前記多結晶シリコン3と前記CVDシリコン酸化膜7との高さの差が100-200nmになるまで、エッチバックを行なう工程」により、「CVDシリコン酸化膜7」が「多結晶シリコン3」に対し凹部となるように形成されることは明らかである。よって、刊行物発明の「前記多結晶シリコン3が露出し、前記CVDシリコン酸化膜7が前記多結晶シリコン3よりも低くなり、前記多結晶シリコン3と前記CVDシリコン酸化膜7との高さの差が100-200nmになるまで、エッチバックを行なう工程」は、本願発明の如く、「外表面に対してフィールド分離マス中に凹部を形成」する工程を有するものである。
(コ)刊行物発明の「シリコン窒化物8を前記多結晶シリコン3の上方まで堆積させ、前記多結晶シリコン3が露出するまで前記シリコン窒化物8のエッチバックを行ない、前記素子分離領域にある前記CVDシリコン酸化膜7上に前記シリコン窒化物8の層を形成する工程」が、「前記素子分離領域にある前記CVDシリコン酸化膜7」の表面上に「シリコン窒化物8」を堆積するものであり、さらに「多結晶シリコン3」に対する「CVDシリコン酸化膜7」の凹部を充填するものであることは明らかである。よって、刊行物発明の「シリコン窒化物8を前記多結晶シリコン3の上方まで堆積させ、前記多結晶シリコン3が露出するまで前記シリコン窒化物8のエッチバックを行ない、前記素子分離領域にある前記CVDシリコン酸化膜7上に前記シリコン窒化物8の層を形成する工程」は、本発明の如く、「フィールド分離マス表面上にエッチングストップ層を形成することと、前記凹部を充填することからなる」ものである。

よって、本願発明と刊行物発明とは、
「フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法であって、該方法は、
トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に電気的に導電性のマスキング層を形成する工程と、
マスキング層平坦外表面から内側方向に離れたフィールド分離マス表面を形成するのに十分な量のフィールド分離マスを除去する工程と、
前記フィールド分離マス表面上にエッチングストップキャップを形成する工程と、
デバイス要素の少なくとも一部を形成する工程と、
分離マス及びデバイス要素上に絶縁層を形成する工程と、
前記分離マスエッチングストップキャップに対して選択的に、前記絶縁層を貫通して分離マス側壁とデバイス要素の間に達するコンタクト用開口をエッチング開口する工程と、を具備し、前記除去工程は外表面に対してフィールド分離マス中に凹部を形成し、エッチングストップキャップを形成する工程は、フィールド分離マス表面上にエッチングストップ層を形成することと、前記凹部を充填することからなることを特徴とする半導体製造方法。」である点で一致し、以下の点で相違する。

〈相違点1〉
本願発明は、「基板上に電気的に導電性のマスキング層を形成」するのに対し、刊行物発明は、「シリコン基板1上にバッファ酸化膜2を形成し、その上に多結晶シリコン3」を堆積するものであり、「シリコン基板1」上に「多結晶シリコン3」の他に「バッファ酸化膜2」をも形成する点。

〈相違点2〉
本願発明は、「トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に電気的に導電性のマスキング層を形成する工程であって、前記フィールド分離マスの側壁は前記基板マスキング層によって覆われ、前記フィールド分離マス及びマスキング層はほぼ平坦な外表面を形成する工程」を有するのに対し、刊行物発明は、「シリコン基板1上にバッファ酸化膜2を形成し、その上に多結晶シリコン3及びCVDシリコン酸化膜4を順次堆積し、パターニングされたレジスト30をマスクとして、前記CVDシリコン酸化膜4、前記多結晶シリコン3及び前記バッファ酸化膜2をRIEによりエッチングし、前記レジスト30を剥離する工程と、 前記CVDシリコン酸化膜4及び前記多結晶シリコン3をマスクとして、前記シリコン基板1上の素子分離領域に溝6をRIEにて形成する工程と、 前記溝6の側壁及び入り口を熱酸化した後、CVDシリコン酸化膜7を前記溝6の底部から前記CVDシリコン酸化膜4の上方まで堆積させる工程と、 前記多結晶シリコン3が露出し、前記CVDシリコン酸化膜7が前記多結晶シリコン3よりも低くなり、前記多結晶シリコン3と前記CVDシリコン酸化膜7との高さの差が100-200nmになるまで、エッチバックを行なう工程」において、「素子分離領域」にある「CVDシリコン酸化膜7」の側壁が「多結晶シリコン3」によって覆われ、「素子分離領域」にある「CVDシリコン酸化膜7」及び「多結晶シリコン3」が平坦な外表面を形成することが特定されていない点。

〈相違点3〉
本願発明は、「分離マスから間隔を置いてデバイス要素の少なくとも一部」が形成されるのに対し、刊行物発明は、「素子分離領域」の「CVDシリコン酸化膜7」と、「トランジスタゲート電極9」との位置関係が特定されていない点。

〈相違点4〉
本願発明は、「デバイス要素の少なくとも一部を形成するために、分離マスから分けて基板マスキング層をパターンニングする」のに対し、刊行物発明は、「多結晶シリコン3」及び「バッファ酸化膜2」を除去した後に「トランジスタゲート電極9」を形成している点。

5-2.相違点の検討
以下、相違点1ないし4について検討する。
〈相違点1について〉
本願の願書に添付された明細書の第5頁第3行ないし第15行及び図4には、「バルク半導体基板26」の上に「ゲート酸化層28」及び「電気的導電性複合マスキング層33」を順次形成することが記載されており、「バルク半導体基板26」及び「電気的導電性複合マスキング層33」は、本願発明の「基板」及び「電気的に導電性のマスキング層」に相当するから、本願発明において、「基板上に電気的に導電性のマスキング層を形成」するとは、「基板」と「導電性のマスキング層」とが直接接する構造のみではなく、他の層が間に存在する構造を排除しないものである。よって、相違点1は実質的なものではない。

〈相違点2について〉
刊行物発明は、「前記溝6の側壁及び入り口を熱酸化した後、CVDシリコン酸化膜7を前記溝6の底部から前記CVDシリコン酸化膜4の上方まで堆積させる工程」の後に、「前記多結晶シリコン3が露出し、前記CVDシリコン酸化膜7が前記多結晶シリコン3よりも低くなり、前記多結晶シリコン3と前記CVDシリコン酸化膜7との高さの差が100-200nmになるまで、エッチバックを行なう工程」を実行しており、「エッチバック」する途中の「多結晶シリコン3」が露出した時点では、「多結晶シリコン3」と「CVDシリコン酸化膜7」とがほぼ平坦な表面を有し、「多結晶シリコン3」が「CVDシリコン酸化膜7」の側壁を覆うことは明らかである。すなわち、刊行物発明の「前記多結晶シリコン3が露出し、前記多結晶シリコン3と前記CVDシリコン酸化膜7との高さの差が100-200nmになるまで、エッチバックを行なう工程」は、その過程において「多結晶シリコン3」と「CVDシリコン酸化膜7」とがほぼ平坦な表面を有し、「多結晶シリコン3」が「CVDシリコン酸化膜7」の側壁を覆う状態を形成するものであり、本願発明の「前記フィールド分離マスの側壁は前記基板マスキング層によって覆われ、前記フィールド分離マス及びマスキング層はほぼ平坦な外表面を形成する工程」を含むものであるから、前記相違点2は実質的なものではない。

〈相違点3及び4について〉
刊行物2には、「p型Si基板1」の「表面を露出して、ゲート酸化膜3,n^(+)ポリSi(第1低抵抗導電膜)4,窒化膜(第1絶縁膜)5を順次堆積後、分離領域を形成すべく上記3層膜に続き基板1を選択エッチしてトレンチ30を設け」ること(第3頁右下欄第2行ないし第7行)、「酸化膜17のCVDおよびエッチバック」により「トレンチ30を酸化膜(第2絶縁膜)17で埋め」ること(第3頁右下欄第16行ないし第19行)、「エッチバックは窒化膜5が露出されるまでなされる」こと(第3頁右下欄第19行ないし第20行)が記載されていることから、「n^(+)ポリSi4」が、「トレンチ30」を形成し、「酸化膜17」をエッチバックするためのマスクの一部として機能していることは明らかである。また、刊行物2の、「上記窒化膜5を除去した後、n^(+)ポリSi4上に第2n^(+)ポリSi(第2低抵抗導電膜)40を堆積し」、「n^(+)ポリSi4,40を選択エッチしてNMOS100、PMOS200のゲート電極104,204を形成し」との記載(第4頁左上欄第1行ないし第6行)、及び、第2図(c)ないし(f)より、「n^(+)ポリSi4」は「酸化膜17」から間隔を置いて分けるようにパターニングされ、「ゲート電極104,204」の一部となることは明らかである。
よって、刊行物2には、「トレンチ30」を形成し、「酸化膜17」をエッチバックするためのマスクとして用いた「n^(+)ポリSi4」を、「酸化膜17」から間隔を置いて分けるようにパターニングし、「ゲート電極104,204」の一部とすることが記載されており、刊行物2に記載の「n^(+)ポリSi4」、「トレンチ30」、「酸化膜17」及び「ゲート電極104,204」はそれぞれ、本願発明の「基板マスキング層」、「トレンチ」、「分離マス」及び「デバイス要素」に相当する。
そして、一般に工程の簡略化は半導体装置の製造方法において周知の課題であるから、刊行物発明の「前記多結晶シリコン3及び前記バッファ酸化膜2を除去して、素子形成領域を露出し、前記素子形成領域に公知の技術によりトランジスタゲート電極9を形成する工程」において、「前記多結晶シリコン3及び前記バッファ酸化膜2を除去して、素子形成領域を露出」する工程を省き、工程を簡略化するために、「前記多結晶シリコン3及び前記バッファ酸化膜2を除去して、素子形成領域を露出し、前記素子形成領域に公知の技術によりトランジスタゲート電極9を形成する工程」に替えて、刊行物2に記載の、「トレンチ30」を形成し、「酸化膜17」をエッチバックするためのマスクとして用いた「n^(+)ポリSi4」を「酸化膜17」から間隔を置いて分けるようにパターニングし、「ゲート電極104,204」の一部とする工程を採用し、本願発明の如く、「分離マスから間隔を置いてデバイス要素の少なくとも一部を形成するために、分離マスから分けて基板マスキング層をパターンニングする工程」を備えたものとすることは、当業者が容易に想到し得たことである。
なお、刊行物発明に刊行物2に記載の発明を適用することによる、工程の簡単化は、予測し得た範囲内のものであり、格別なものとは認められない。

5-3.小むすび
本願発明は、刊行物1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2008-05-12 
結審通知日 2008-05-15 
審決日 2008-05-28 
出願番号 特願平10-541987
審決分類 P 1 8・ 571- Z (H01L)
P 1 8・ 121- Z (H01L)
P 1 8・ 573- Z (H01L)
P 1 8・ 574- Z (H01L)
P 1 8・ 572- Z (H01L)
最終処分 不成立  
前審関与審査官 齋藤 恭一北島 健次  
特許庁審判長 河合 章
特許庁審判官 棚田 一也
橋本 武
発明の名称 半導体基板内の分離溝に隣接するコンタクト用開口の形成方法  
代理人 西尾 務  
代理人 ▲高▼荒 新一  
代理人 武川 隆宣  
代理人 廣江 武典  
代理人 石原 昌典  
  • この表をプリントする

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ