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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 特17 条の2 、4 項補正目的 特許、登録しない。 G11C
管理番号 1186617
審判番号 不服2005-25330  
総通号数 108 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2008-12-26 
種別 拒絶査定不服の審決 
審判請求日 2005-12-28 
確定日 2008-10-24 
事件の表示 平成11年特許願第169276号「複写、移動機能を有するフラッシュメモリ」拒絶査定不服審判事件〔平成13年 1月12日出願公開、特開2001- 6379〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成11年6月16日の出願であって、平成17年11月18日付けで拒絶査定がなされ、これに対して同年12月28日に拒絶査定に対する審判請求がなされるとともに、平成18年1月24日付けで手続補正がなされ、平成19年11月27日付けで審尋がなされ、平成20年2月4日に回答書が提出されたものである。

第2 平成18年1月24日付けの手続補正(以下、「本件補正」という。)について
[補正却下の決定の結論]
平成18年1月24日付けの手続補正を却下する。
[理由]
1.本件手続補正の内容
本件補正は、補正前の特許請求の範囲の請求項1ないし4を、補正後の特許請求の範囲の請求項1ないし3と補正するものであって、補正後の特許請求の範囲の請求項1ないし3(以下、「補正後請求項1」ないし「補正後請求項3」という。)に係る発明は以下のとおりである。
「【請求項1】
複数の不揮発性メモリセルを有するフラッシュメモリにおいて、
前記複数の不揮発性メモリセルを有する複数のセルブロックと、
前記セルブロックに接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路と、
外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して、前記複写先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該複写先のセルブロックを消去し、前記複写元のアドレスにより選択されるセルブロックのデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択されるセルブロックに書き込む制御回路を有することを特徴とするフラッシュメモリ。
【請求項2】
複数の不揮発性メモリセルを有するフラッシュメモリにおいて、
前記複数の不揮発性メモリセルを有する複数のセルブロックと、
前記セルブロックに接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路と、
外部からの移動元のアドレスと、移動先のアドレスとを含む移動コマンドに応答して、前記移動先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該移動先のセルブロックを消去し、前記移動元のアドレスにより選択されるセルブロックのデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記移動先のアドレスにより選択されるセルブロックに書き込み、前記移動元のセルブロックを消去する制御回路を有することを特徴とするフラッシュメモリ。
【請求項3】
複数の不揮発性メモリセルを有するフラッシュメモリにおいて、
前記複数の不揮発性メモリセルを有する複数のセルブロックと、
前記セルブロックに接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路と、
外部からの複数の移動元のアドレスと、移動先のアドレスとを含む統合コマンドに応答して、前記移動先のアドレスで選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該移動先のセルブロックを消去し、第1の移動元アドレスで選択されるセルブロックのデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記移動先のアドレスで選択されるセルブロックに書き込み、第2の移動元アドレスで選択されるセルブロックのデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記移動先のアドレスで選択されるセルブロックに書き込み、前記第1及び第2の移動元セルブロックを消去する制御回路を有することを特徴とするフラッシュメモリ。」

2.補正事項の整理
補正事項1
補正前の請求項1の「前記複写先のアドレスにより選択されるセルブロックを消去し」を、補正後請求項1の「前記複写先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該複写先のセルブロックを消去し」と補正すること。
補正事項2
補正前の請求項2の「記移動先のアドレスにより選択されるセルブロックを消去し」を、補正後請求項2の「前記移動先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該移動先のセルブロックを消去し」と補正すること。
補正事項3
補正前の請求項3の「前記移動先のアドレスにより選択されるセルブロックを消去し」を、補正後請求項3の「前記移動先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該移動先のセルブロックを消去し」と補正すること。
補正事項4
補正前の請求項4を削除すること。

3.本件補正についての検討
(1)補正の目的の適否及び新規事項の追加について
補正事項1について
補正事項1について検討すると、この補正は、補正前の請求項1の「前記複写先のアドレスにより選択されるセルブロックを消去し」を、補正後請求項1の「前記複写先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該複写先のセルブロックを消去し」として、補正前の請求項1の「消去」の条件を限定するものであるから、この補正は、特許請求の範囲の減縮を目的とするものであり、特許法第17条の2第4項第2号に掲げる事項を目的とするものに該当する。
補正事項2について
補正事項2について検討すると、この補正は、補正前の請求項2の「記移動先のアドレスにより選択されるセルブロックを消去し」を、補正後請求項2の「前記移動先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該移動先のセルブロックを消去し」として、補正前の請求項2の「消去」の条件を限定するものであるから、この補正は、特許請求の範囲の減縮を目的とするものであり、特許法第17条の2第4項第2号に掲げる事項を目的とするものに該当する。
補正事項3について
補正事項3について検討すると、この補正は、補正前の請求項3の「前記移動先のアドレスにより選択されるセルブロックを消去し」を、補正後請求項3の「前記移動先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該移動先のセルブロックを消去し」として、補正前の請求項3の「消去」の条件を限定するものであるから、この補正は、特許請求の範囲の減縮を目的とするものであり、特許法第17条の2第4項第2号に掲げる事項を目的とするものに該当する。
補正事項4について
補正事項4についての補正は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。

以上のとおり、本件補正は、特許法第17条の2第4項に規定する要件を満たすものであり、かつ同条同項第2号に掲げる事項を目的とするものを含むものであるから、以下において、同条第5項で準用する同法第126条第5項の要件について検討する。

(2)独立特許要件の検討
(2-1)刊行物に記載された発明
刊行物1.特開平7-122092号公報
本願の出願前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平7-122092号公報には、図1、図2、図10,図13ないし図15とともに以下の事項が記載されている。

「【0004】以下、これらの問題点を詳説するため、NAND型フラッシュメモリを例にとり、従来の不揮発性半導体記憶装置を説明する。図10(a)はNAND型フラッシュメモリのセル構造を示す回路図である。浮遊ゲートを有するMOSトランジスタからなる不揮発性のメモリセルM1?M16が直列に接続され、一端が選択トランジスタQ11を介してビット線BLに、多端が選択トランジスタQ12を介して共通ソース線Sに接続されている。それぞれのトランジスタは同一のウェル基板(ウェル領域)W上に形成されている。各々のメモリセルM1?M16の制御電極はワード線WL1?WL16に接続されており、選択トランジスタQ11の制御電極は選択線SL1に、選択トランジスタQ12の制御電極は選択線SL2に接続されている。」
「【0013】図13は図10のメモリセルへの読み出し、書き込みの動作を説明する従来の回路図である。この図は簡略化のためビット線1本分、複数のNAND型メモリセルの各ユニット分が示されている。実際にはビット線数千本併設され、NAND型メモリセルがアレイ状に配置される。
【0014】フリップフロップ回路(F.F )はCK,BCK (CKの反転)のクロック信号でアクティブ制御されるクロックトCMOSインバータ回路1,2 で構成され、書き込みデータを一時的に保持する。ビット線BLにはFIG.1で説明したのと同様のNAND型メモリセル(MC)それぞれが接続されている。さらにビット線BLを充電するPチャネルトランジスタQ21と、ビット線BLとF.F 回路とを接続するトランジスタQ22が接続されている。F.F 回路の両端子はトランスファゲートを介して、I/O線13,14に接続される。
【0015】書き込みは次のようである。F.F 回路をアクティブ(CKを“H”レベル)にセットし、I/O線13,14からデータを書き込む。“0”書きするセルに対応するビット線BLに接続されているF.F には、ビット線に接続されている端子15が“L”となるようにセットしてトランジスタQ22をオンさせる。ビット線には0Vが印加され、セルには“0”が書き込まれる。一方、“1”のまま保持すべきセルに対応するビット線BLには、端子15が“H”になるように設定する。この時点でPMOSトランジスタのソース16の電圧値を9VにセットしてトランジスタQ22をオンさせる。ビット線BLに9Vが印加され前記図11に示した書き込みのバイアス条件を得る。
【0016】一方、読み出しは次のようである。図14の波形図を参照すると、まず、F.F回路をディセーブル(CKを“L”レベル)として、ビット線BLを5Vまでプリチャージする。次にトランジスタQ22をオンさせて、選択セルの制御ゲートを0V、非選択セルの制御ゲートを5Vとする。すると、しきい値が0Vを越えたセルが接続されたビット線電位は変化せず、しきい値が0V以下のセルの接続されたビット線については曲線18のように、セルの電流に伴い時間と共に低下していく。ここで適当なインターバルをおいた後、例えば時刻t1 の時点でF.F 回路をアクティブとすることによりビット線BLの電位はF.F 回路内に取り込まれる。すなわち、端子15の電圧は“0”データならば“H”、“1”データならば“L”となるようにラッチされる。
【0017】図15は上記メモリセルアレイとセンス系回路のレイアウトを示す平面図である。上記F.F 回路からなるセンスアンプ31は、メモリセルアレイ32に対して一方の辺に複数個例えば4k個配置され、あるロウ33方向のセルのデータが一括してセンスアンプ31に取り込まれる。また、逆にセンスアンプを形成するF.F 回路に外部からデータを書き込み、ロウ33のセルに一括して書き込むことができる。
【0018】ところが、あるアプリケーションによってはロウ33のデータをすべて、全く別のロウ34に一括してコピーしたい場合が生じる。これをコピーバックと称する。この機能を従来回路のセンスアンプ31を用いて実現することを考える。まず、ロウ33のデータをセンスアンプ31に取り込む。このとき、図13に示すように“0”の書かれたメモリセルを読出すビット線端子15は“H”レベル、“1”の書き込まれたメモリセルの端子15は“L”レベルと検知される。この状態でロウ34に書き込みを行うと、端子15が“H”のビット線は中間電位であるのでここに接続されているセルに書き込みは起こらず、端子15が“L”のビット線に接続されているセルは“0”が書き込まれることになる。この結果、もし、34のロウのセルが消去された状態にあったとしても、ロウ34には反転のデータが書き込まれてしまう。すなわち、従来回路でコピーバックを正確に実現しようとすると、まず、セルのデータを一括してセンスアンプ31に取り込んだ後、外部にこれを読み出し、データを反転させて再びセンスアンプ31に書き込み、その後一括してセルにデータを書き込む必要があった。この方式は外部にデータの制御器が必要となる上に、データをメモリコアから読み出し、また書き込むといった膨大な時間のロスが生じるという問題がある。」
「【0020】この発明は上記のような事情を考慮してなされたものであり、その目的は、メモリデータを一括して他のロウにコピーするコピーバック等を、外部のCPUパワーを使わずに行い、コピーバック動作時間のロスの大幅低減化を実現する不揮発制半導体記憶装置を提供することにある。」
「【0022】
【作用】この発明では、NAND型メモリセル構造において、あるセルデータを他のセルへコピーする場合、外部へ読み出しデータを持ち出さず、反転データ出力手段によりデータ保持手段のデータをビット線に伝達する。
【0023】
【実施例】以下、図面を参照してこの発明を実施例により説明する。図1はこの発明の第1実施例に係る不揮発性半導体記憶装置の要部であり、データ書き込み、読み出しに関係するセンス系回路の構成を示す回路図である。この図は簡略化のため、ビット線に共通にドレインが接続される複数のNAND型メモリセルの各ユニット分が示されている。実際には一点鎖線で囲んだ回路ARYが並列接続されており、ビット線数千本が併設され、NAND型メモリセルがアレイ状に設置される。
【0024】すなわち、書き込みデータを一時的に保持するフリップフロップ回路1と、ビット線BLと、ビット線BLに接続される図10において説明したNAND型メモリセル2各々と、ビット線BLを所定電位にプリチャージするPチャネルトランジスタQ1と、ビット線BLとフリップフロップ回路1とを接続するNチャネルトランジスタQ2と、フリップフロップ回路1におけるビット線BLと反対側のノードとトランジスタQ2のビット線側の一端との間に両端が接続されたNチャネルトランジスタQ3とからなる。このトランジスタQ3が読み出しデータ保持後、その反転データに応じた電位をビット線BLに出力するように設けられている。フリップフロップ回路1における各端子はカラムゲート3を介してI/O線、BI/O線(I/Oの反転信号線)に接続されている。
【0025】トランジスタQ1のゲートにはφ1信号線が接続されプリチャージを制御する。また、トランジスタQ2のゲートにはφ2信号線が、Q3のゲートにはφ3信号線が接続され、所定のタイミングで制御される。トランジスタQ1のソースは書き込み動作時9V、それ以外の時は5Vとなる電源に接続されている。また、フリップフロップ回路1の電源も書き込み動作時は9V、それ以外の時は5Vとなるように構成される。フリップフロップ回路1は例えば図2のようなクロックトインバータで構成される。
【0026】上記図1の構成において、メモリセル2-Xのデータをメモリセル2-1にコピーする動作を説明する。コピー先のセル2-1はあらかじめ消去された状態、すなわち、オン状態にあるとする。まず、セル2-Xの情報を読み出す。このとき、フリップフロップ回路1は図2に示されるクロックCK,BCK(CKの反転)を入力するトランジスタがカットオフされ、ディセーブル状態にある。ビット線BLと接続されているトランジスタQ2はオン、トランジスタQ3はオフに設定されている。いま、トランジスタQ2をオンさせ、ビット線BLをプリチャージして“H”レベルにおき、フリーランニング状態とする。
【0027】ある適当な時間経過後、フリップフロップ回路1をイネーブル状態にする。その時のビット線BLの電位がフリップフロップ回路1のしきい値電圧より高い、すなわち、セル2-Xにデータが書き込まれていてしきい値が高ければ、ビット線BLとフリップフロップ回路1の接続ノード4は“H”レベルに設定される。また、セル2-Xが消去状態すなわちでオン状態のままであれば、ビット線BLは放電するため、ノード4は“L”レベルに設定される。これにより、読み出し動作は完了する。すなわち、読み出したセル2-Xのデータはフリップフロップ回路1にラッチされたことになる。
【0028】このフリップフロップ回路1のデータをセル2-1にコピーする場合は、フリップフロップ回路1の電源電位を上げ(9V)、そしてトランジスタQ2をオフ、トランジスタQ3をオンにする。すると、ノード4と相補な信号、つまりノード5の信号がビット線BL先に現れることになる。すなわち、読み出したセル2-Xがオン状態(“1”データ)によりノード4が“L”に設定されていれば、反対側のノード5は“H”である。この結果、ビット線BLは中間電位にプリチャージされ、セル2-1の選択ゲート(図10で示すところの選択トランジスタQ11)をオンさせて書き込み動作に入ってもセル2-1には十分な電位差が与えられないためデータが書き込まれず、オン状態(“1”データ)のままである。一方、セル2-Xがオフ状態(“0”データ)によりノード4の“H”が設定されていれば、反対側のノード5は“L”である。すなわち、書き込み動作に入ったときビット線BLは“L”にプリチャージされ、セル2-1には十分な電位差が与えられることにより“0”データが書き込まれることになる。
【0029】上記実施例によればフリップフロップ1に取り込んだメモリセル2-Xの内容が外部に読み出されることなしに、他のメモリセル2-1にコピーされる。このコピーバック動作は並列接続されたフリップフロップ1を含むこの発明のセンス系回路で一括に行われるわけで、短時間でのページ単位のコピーが可能となる。」

よって、刊行物1には以下の発明が記載されている。
「多数のビット線BLのそれぞれに接続された多数のNAND型メモリセル2-1?2-Xをアレイ状に設置する半導体記憶装置において、
前記ビット線BLに接続されたフリップフロップ回路1を備え、
メモリセル2-Xのデータをあらかじめ消去された状態のメモリセル2-1にページ単位でコピーする場合には、
まず、前記メモリセル2-Xの情報を読み出して、この読み出した前記メモリセル2-Xのデータを前記フリップフロップ回路1にラッチし、
次いで、このフリップフロップ1に取り込んだ前記メモリセル2-Xの内容を外部に読み出すことなしに、他の前記メモリセル2-1にページ単位でコピーすることを特徴とする半導体記憶装置。」

刊行物2.特開平7-334992号公報
本願の出願前に日本国内において頒布された特開平7-334992号公報には、図1及び図3とともに以下の事項が記載されている。
「【0021】図3は、本実施例の半導体デバイスへのプログラム方法を示すフローチャートである。半導体デバイスにプログラム装置を接続した後に、以下の処理を行うことにより、プログラムが行われる。
【0022】ステップQ1において、プログラム装置にプログラムコマンドを入力し、所望のメモリブロックを示すアドレスとプログラムデータを指示する。ステップQ2では、プログラムコマンドにより指示されたアドレスの設定を行い、メモリブロックを特定する。
【0023】ステップQ3では、特定されたメモリブロックの消去データ格納領域から消去フラグを読み出す。ステップQ4では、読み出された消去フラグがセット状態かリセット状態かを調べる。消去フラグがセット状態であれば、既にデータ消去されていることを示すので、ブロック消去は行わない。初期状態においては、全てのデータ領域がブロック消去されており、消去フラグがセットされているので、第1回目のプログラムではデータ消去は行われない。
【0024】消去フラグがリセットされているときは、ブロックに前のデータが残っているので、ステップQ5でブロック消去を実行する。その後、ステップQ6において、プログラムコマンドにより指示されたプログラムデータが、特定されたメモリブロックに転送される。ステップQ7では、メモリブロックのデータ領域に転送されたデータがプログラムされる。
【0025】ステップQ8では、プログラムの終了に伴い、データ領域にデータがプログラムされた状態になるので、消去フラグをリセットする。消去フラグをリセットすることにより、半導体デバイスへのプログラム処理は終了する。
【0026】以上のプログラムコマンドを用いれば、初期状態は必ずデータ領域がデータ消去された状態であることから、各メモリブロックに対しての第1回目のプログラムコマンドはブロック消去(ステップQ5)をスキップする。そのため、ブロック消去の処理に要する時間が0になり、プログラムコマンド入力による全所要時間は短縮される。
【0027】メモリブロックに1度プログラムされると、消去フラグがリセットされ、それ以後はリセット状態のままであるため、第2回目以降のプログラムコマンドについては処理時間の短縮を図ることができない。しかし、各メモリブロックに1度プログラムをするだけで、その後は書き換えを行わないような用途に半導体デバイスを用いるのであれば、これで十分である。」

刊行物3.特開平11-3274号公報
本願の出願前に日本国内において頒布され、原査定の拒絶理由に引用された特開平11-3274号公報には、図1及び図3とともに以下の事項が記載されている。
「【0011】図1を参照して、図示の電子計算機は、中央制御装置(CPU)1、メモリ2、及び他LSI3を備えており、これらCPU1、メモリ2、及び他LSI3はバス4で互いに接続されている。
【0012】図2を参照して、メモリ2は、データを記憶する内部メモリセル5を備えており、さらに、メモリ2はI/Oバッファ6及び制御回路7を備えている。I/Oバッファ6は図1に示すバス4に接続されており、制御回路7は内部メモリセル5及びI/Oバッファ6を制御して、データの読み出し、データの書き込み、及びコピーを行う。
【0013】ここで、図3も参照して、図1に示すバス4は、n本の信号線から構成されており、例えば、バス4には電子計算機全体のシステムクロック8、コマンドバス9、アドレスバス10、データバス11、データコピー中を表わすコピー12が備えられている。」
「【0016】データコピーの際には、図3(c)に示すプロトコルが実行され、メモリ2ににおいて、任意のバイト数BのデータがアドレスA1からアドレスA2へ転送される。」
「【0025】データコピーの際には、図3(c)に示すプロトコルが実行される。いま、CPU1がコマンドバス9にコマンドCP(データのコピーを示す特定のビット列)を送出したとする。この際、CPU1はアドレスバス10上にデータのコピー元を示すアドレスA1を送出するとともに続いてデータのコピー先を示すアドレスA2を送出する。そして、CPU1はデータバス11上にコピーを行うバイト数Bを送出する。
【0026】メモリ2においては、コマンドバス9上のコマンドCPを受け取るとともにI/Oバッファ6にシステムクロック8の立ち上がりエッジでアドレスA1をラッチし、システムクロック8の次の立ち上がりエッジでアドレスA2をラッチする。さらに、データバス11上のバイト数(転送バイト数)Bをラッチする。
【0027】制御回路7はコマンドバス9上のコマンドがCPであるので、システムクロック8に合わせてデータのコピーを開始する。制御回路7はシステムクロック8に合わせて内部メモリセル5のアドレスA1からデータを読み出し、アドレスA2へデータを書き出す(コピーする)。
【0028】次に、制御回路7はアドレスA1及びA2をそれぞれ“1”増加させるとともに転送バイト数Bを“1”減少させてコピー元からコピー先へデータをコピーする。
【0029】このようにして、データをコピーを繰り返して転送バイト数Bが“0”になるまでデータのコピーを実行する。この際、つまり、コピー中においては、制御回路7はデータコピー中を示す信号をコピー12上に送出する。つまり、制御回路7はコピー12をハイレベルとしてデータのコピーが終了するまでコマンドバス9上の信号を受け付けない。」

(2-2)
補正後請求項1に係る発明(以下、「補正発明」という。)と刊行物1に記載された発明(以下、「刊行物発明」という。)とを対比する。
(a)刊行物発明の「多数のビット線BLのそれぞれに接続された多数のNAND型メモリセル2-1?2-Xをアレイ状に設置する半導体記憶装置」に於ける「NAND型メモリセル2-1?2-X」は、摘記事項【0004】段落の「以下、これらの問題点を詳説するため、NAND型フラッシュメモリを例にとり、従来の不揮発性半導体記憶装置を説明する。」の記載から、「NAND型フラッシュメモリ」であることは明らかであるので、刊行物発明の「多数のビット線BLのそれぞれに接続された多数のNAND型メモリセル2-1?2-Xをアレイ状に設置する半導体記憶装置」は、補正発明の「複数の不揮発性メモリセルを有するフラッシュメモリ」に相当する。

(b)刊行物発明における「ページ単位」と、補正発明における「セルブロック」とは、共にメモリセルが多数集合した集合体であるといえる。
そして、刊行物発明において「ページ単位」における「ページ」は複数存在していることは明らかであるから、両者は、「複数の不揮発性メモリセルを有する複数」のメモリセルが多数集合した集合体である点で共通する。
(c)刊行物発明の「前記ビット線BLに接続されたフリップフロップ回路1を備え」の記載から、刊行物発明は、「前記ビット線BL」に接続された複数の不揮発性メモリセルによって「ページ単位」が形成されていることは明らかであり、また、刊行物発明の「フリップフロップ回路1」は、読み出しまたは書き込みデータをラッチしているので、刊行物発明の「前記ビット線BLに接続されたフリップフロップ回路1」は、補正発明の「前記セルブロックに接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路」に対応しており、両者は、メモリセルが多数集合した集合体に接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路である点で共通する。

(d)刊行物発明において、「メモリセル2-Xのデータをあらかじめ消去された状態のメモリセル2-1にページ単位でコピーする場合には、 まず、前記メモリセル2-Xの情報を読み出して、この読み出した前記メモリセル2-Xのデータを前記フリップフロップ回路1にラッチし、 次いで、このフリップフロップ1に取り込んだ前記メモリセル2-Xの内容を外部に読み出すことなしに、他の前記メモリセル2-1にページ単位でコピーすること」は、当然、制御回路を用いて実行されているものと認めるから、刊行物発明の「メモリセル2-Xのデータをあらかじめ消去された状態のメモリセル2-1にページ単位でコピーする場合には、 まず、前記メモリセル2-Xの情報を読み出して、この読み出した前記メモリセル2-Xのデータを前記フリップフロップ回路1にラッチし、 次いで、このフリップフロップ1に取り込んだ前記メモリセル2-Xの内容を外部に読み出すことなしに、他の前記メモリセル2-1にページ単位でコピーすること」は、補正発明の「外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して、前記複写先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該複写先のセルブロックを消去し、前記複写元のアドレスにより選択されるセルブロックのデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択されるセルブロックに書き込む制御回路を有すること」に対応し、
両者は、外部からの複写元のアドレスと、複写先のアドレスとに応答して、前記複写元のアドレスにより選択される、メモリセルが多数集合した集合体のデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択される、メモリセルが多数集合した集合体に書き込む制御回路を有する点で共通する。

よって、補正発明と刊行物発明とは、
「複数の不揮発性メモリセルを有するフラッシュメモリにおいて、
前記複数の不揮発性メモリセルを有する複数のメモリセルが多数集合した集合体と、
前記メモリセルが多数集合した集合体に接続され、選択されたメモリセルが多数集合した集合体の読み出しまたは書き込みデータを保持するデータラッチ回路と、
外部からの複写元のアドレスと、複写先のアドレスとに応答して、前記複写元のアドレスにより選択されるメモリセルが多数集合した集合体のデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択されるメモリセルが多数集合した集合体に書き込む制御回路を有することを特徴とするフラッシュメモリ。」である点で一致し、以下の点で相違する。

[相違点1]
補正発明では、メモリセルが多数集合した集合体が、「セルブロック」であるのに対して、刊行物発明では、メモリセルが多数集合した集合体が、「ページ単位」である点。
[相違点2]
補正発明は、「外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して」複写処理を行うとの構成を備えているのに対して、刊行物発明は、上記構成を備えるか否か明らかでない点。
[相違点3]
補正発明は、「複写先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該複写先のセルブロックを消去」するとの構成を備えているのに対して、刊行物発明は、上記構成を備えていない点。

(2-3)相違点の検討
以下、各相違点について検討する。
相違点1について
ブロック単位で、データの書き込み、データの読み出し及びデータの消去を行うことのできる不揮発性半導体記憶装置(所謂、フラッシュメモリ)は、例えば、特開平8-329695号公報(「【0003】このような個別ブロック消去方式あるいは複数ブロック一括消去方式を有するEEPROMにおいては、ブロック毎に読み出し、書き込み、消去を行うことが可能なように、ブロック毎に選択/非選択を行うような回路構成を有する。」参照)又は特開平9-17189号公報(「【0026】【発明が解決しようとする課題】上記したようにセルブロック単位で独立に読み出し・書込み・消去を行うためにセルブロックに対応して設けられたロウデコーダを有するEEPROMにおいて、メモリセルの書込み時や消去時にセルトランジスタの制御ゲートを電源電圧Vccより高い電圧Vppあるいは接地電位Vssに設定するような方式を採用する場合には、書込み時や消去時にロウサブデコーダ内の特定のトランジスタのゲート絶縁膜に多大な電界ストレスを受けることになり、その信頼性に与える影響が大きいという問題があった。」参照)に記載されているように従来周知の技術事項であるから、刊行物発明の「ページ単位」での管理を「セルブロック」の管理に代えることにより、刊行物発明が、補正発明の如く「複数の不揮発性メモリセルを有する複数のセルブロック」を備えたものとすることは、当業者が容易になし得たものである。

相違点2について
メモリ装置において、CPU1から、コマンドCP(データのコピーを示す特定のビット列)と共に、データのコピー元を示すアドレスA1及びデータのコピー先を示すアドレスA2が送出された時に、データのコピー処理を行うことは、例えば、刊行物3に記載されているように従来周知の技術事項であって、上記「コマンドCP(データのコピーを示す特定のビット列)」が補正発明の「複写コマンド」に相当することは明らかであるから、刊行物発明において、「このフリップフロップ1に取り込んだ前記メモリセル2-Xの内容を外部に読み出すことなしに、他の前記メモリセル2-1にページ単位でコピーする」処理を行う際に、上記従来周知の技術を用いることにより、刊行物発明が、補正発明の如く、「外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して」複写処理を行なうように構成することは当業者が容易になし得たものである。

相違点3について
データをプログラム(書き込み)しようとするメモリブロックが消去されているか否かを確認し、消去されていない場合には、当該メモリブロックの消去を行なってから、当該メモリブロックにデータのプログラム(書き込み)を行うことは、刊行物2の【0023】段落ないし【0025】段落に記載されているように、従来行われている技術事項である。
そして、フラッシュメモリにおいて、データを書き込む際には、消去を行ってから書き込む必要があることは、例えば、特開平7-160569号公報(「【0003】また、従来の不揮発性メモリ記憶装置に関する発明としては、例えば特開平03-259498がある。この従来例の不揮発性メモリ記憶装置は、不揮発性メモリであるEEPROMとその前段に通常のFIFOメモリを用いた一時記憶手段とを設けている。このEEPROMは、チップ単位又はブロック単位で消去可能なフラッシュメモリを用いている。ホストから書き込む場合は、データを一旦一時記憶装置に書き込み、さらに別回路が一時記憶装置から読み出して自動的にEEPROMへの書き込みを行う。これによりホストが不揮発性メモリの書き込みに占有される時間を減少しようとしている。その際フラッシュメモリを用いているので、すでに存在するデータを消去してから書き込みを行なう必要がある。」参照)又は特開平7-21788号公報(「【0002】【従来の技術】パーソナルコンピュータ等の情報処理装置においては、IPL(イニシャル・プログラム・ローダ)プログラムを搭載するため、フラッシュROMが使用される場合がある。フラッシュROMは、通常は、ROM(リード・オンリ・メモリ)として動作し、書き込み時はデータを一斉消去した後、書き込むことが可能である。フラッシュROMは、このような特殊なROMであるので、専用の書き込み制御回路が必要である。」参照)に記載されているように従来周知の技術事項であるから、刊行物発明の「ページ単位」をセルブロックに代える際に、刊行物発明が、補正発明の如く、「複写先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該複写先のセルブロックを消去」するような構成を備えたものとすることは、当業者がその必要に応じて適宜なし得たものである。

したがって、補正発明は、刊行物1及び刊行物2に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項に規定する要件を満たさず、その特許出願の際、独立して特許を受けることができないから、特許法第17条の2第5項により準用する同法第126条第5項の規定に適合しない。

4.むすび
以上のとおりであるから、補正後請求項1に係る発明は、特許法第29条第2項に規定する要件を満たさず、その特許出願の際、独立して特許を受けることができないから、特許法第17条の2第5項により準用する同法第126条第5項の規定に適合しない。
よって、本件補正は、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明
平成18年1月24日付の手続補正は上記のとおり却下されたので、本願の請求項1ないし4に係る発明は、平成17年7月6日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし4に記載された事項により特定されるものであり、その請求項1に係る発明は、その請求項1に記載されている事項により特定される以下のとおりのものである。
「【請求項1】
複数の不揮発性メモリセルを有するフラッシュメモリにおいて、
前記複数の不揮発性メモリセルを有する複数のセルブロックと、
前記セルブロックに接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路と、
外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して、前記複写先のアドレスにより選択されるセルブロックを消去し、前記複写元のアドレスにより選択されるセルブロックのデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択されるセルブロックに書き込む制御回路を有することを特徴とするフラッシュメモリ。」

第4 刊行物に記載された発明
刊行物1の特開平1-229497号公報には、「第2 3.(2)(2-1)刊行物に記載された発明」に記載した事項及び以下の発明が記載されている。
「多数のビット線BLのそれぞれに接続された多数のNAND型メモリセル2-1?2-Xをアレイ状に設置する半導体記憶装置において、
前記ビット線BLに接続されたフリップフロップ回路1を備え、
メモリセル2-Xのデータをあらかじめ消去された状態のメモリセル2-1にページ単位でコピーする場合には、
まず、前記メモリセル2-Xの情報を読み出して、この読み出した前記メモリセル2-Xのデータを前記フリップフロップ回路1にラッチし、
次いで、このフリップフロップ1に取り込んだ前記メモリセル2-Xの内容を外部に読み出すことなしに、他の前記メモリセル2-1にページ単位でコピーすることを特徴とする半導体記憶装置。」

第5 対比
本願の請求項1に係る発明(以下、「本願発明」という。)と刊行物発明とを対比する。
(a)刊行物発明の「多数のビット線BLのそれぞれに接続された多数のNAND型メモリセル2-1?2-Xをアレイ状に設置する半導体記憶装置」に於ける「NAND型メモリセル2-1?2-X」は、摘記事項【0004】段落の「以下、これらの問題点を詳説するため、NAND型フラッシュメモリを例にとり、従来の不揮発性半導体記憶装置を説明する。」の記載から、「NAND型フラッシュメモリ」であることは明らかであるので、刊行物発明の「多数のビット線BLのそれぞれに接続された多数のNAND型メモリセル2-1?2-Xをアレイ状に設置する半導体記憶装置」は、本願発明の「複数の不揮発性メモリセルを有するフラッシュメモリ」に相当している。
(b)刊行物発明における「ページ単位」と、本願発明における「セルブロック」とは、共にメモリセルが多数集合した集合体であるといえる。
そして、刊行物発明において「ページ単位」における「ページ」は複数存在していることは明らかであるから、両者は、「複数の不揮発性メモリセルを有する複数」のメモリセルが多数集合した集合体である点で共通している。

(c)刊行物発明の「前記ビット線BLに接続されたフリップフロップ回路1を備え」の記載から、刊行物発明は、「前記ビット線BL」に接続された複数の不揮発性メモリセルによって「ページ単位」が形成されていることは明らかであり、また、刊行物発明の「フリップフロップ回路1」は、読み出しまたは書き込みデータをラッチしているので、刊行物発明の「前記ビット線BLに接続されたフリップフロップ回路1」は、本願発明の「前記セルブロックに接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路」に対応しており、両者は、メモリセルが多数集合した集合体に接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路である点で共通している。
(d)刊行物発明において、「メモリセル2-Xのデータをあらかじめ消去された状態のメモリセル2-1にページ単位でコピーする場合には、 まず、前記メモリセル2-Xの情報を読み出して、この読み出した前記メモリセル2-Xのデータを前記フリップフロップ回路1にラッチし、 次いで、このフリップフロップ1に取り込んだ前記メモリセル2-Xの内容を外部に読み出すことなしに、他の前記メモリセル2-1にページ単位でコピーすること」は、当然、制御回路を用いて実行されているものと認めるから、刊行物発明の「メモリセル2-Xのデータをあらかじめ消去された状態のメモリセル2-1にページ単位でコピーする場合には、 まず、前記メモリセル2-Xの情報を読み出して、この読み出した前記メモリセル2-Xのデータを前記フリップフロップ回路1にラッチし、 次いで、このフリップフロップ1に取り込んだ前記メモリセル2-Xの内容を外部に読み出すことなしに、他の前記メモリセル2-1にページ単位でコピーすること」は、本願発明の「外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して、前記複写先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該複写先のセルブロックを消去し、前記複写元のアドレスにより選択されるセルブロックのデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択されるセルブロックに書き込む制御回路を有すること」に対応し、
両者は、外部からの複写元のアドレスと、複写先のアドレスとに応答して、前記複写元のアドレスにより選択される、メモリセルが多数集合した集合体のデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択される、メモリセルが多数集合した集合体に書き込む制御回路を有する点で共通している。

よって、本願発明と刊行物発明とは、
「複数の不揮発性メモリセルを有するフラッシュメモリにおいて、
前記複数の不揮発性メモリセルを有する複数のメモリセルが多数集合した集合体と、
前記メモリセルが多数集合した集合体に接続され、選択されたメモリセルが多数集合した集合体の読み出しまたは書き込みデータを保持するデータラッチ回路と、
外部からの複写元のアドレスと、複写先のアドレスとに応答して、前記複写元のアドレスにより選択されるメモリセルが多数集合した集合体のデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択されるメモリセルが多数集合した集合体に書き込む制御回路を有することを特徴とするフラッシュメモリ。」である点で一致し、以下の点で相違する。

[相違点1]
本願発明では、メモリセルが多数集合した集合体が、「セルブロック」であるのに対して、刊行物発明では、メモリセルが多数集合した集合体が、「ページ単位」である点。
[相違点2]
本願発明は、「外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して」複写処理を行うとの構成を備えているのに対して、刊行物発明は、上記構成を備えるか否か明らかでない点。
[相違点3]
本願発明は、「前記複写先のアドレスにより選択されるセルブロックを消去」するとの構成を備えているのに対して、刊行物発明は、上記構成を備えていない点。

第6 当審の判断
以下、各相違点について検討する。
相違点1について
ブロック単位で、データの書き込み、データの読み出し及びデータの消去を行うことのできる不揮発性半導体記憶装置(所謂、フラッシュメモリ)は、例えば、特開平8-329695号公報(「【0003】このような個別ブロック消去方式あるいは複数ブロック一括消去方式を有するEEPROMにおいては、ブロック毎に読み出し、書き込み、消去を行うことが可能なように、ブロック毎に選択/非選択を行うような回路構成を有する。」参照)又は特開平9-17189号公報(「【0026】【発明が解決しようとする課題】上記したようにセルブロック単位で独立に読み出し・書込み・消去を行うためにセルブロックに対応して設けられたロウデコーダを有するEEPROMにおいて、メモリセルの書込み時や消去時にセルトランジスタの制御ゲートを電源電圧Vccより高い電圧Vppあるいは接地電位Vssに設定するような方式を採用する場合には、書込み時や消去時にロウサブデコーダ内の特定のトランジスタのゲート絶縁膜に多大な電界ストレスを受けることになり、その信頼性に与える影響が大きいという問題があった。」参照)に記載されているように従来周知の技術事項であるから、刊行物発明の「ページ単位」での管理を「セルブロック」の管理に代えることにより、刊行物発明が、本願発明の如く「複数の不揮発性メモリセルを有する複数のセルブロック」を備えたものとすることは、当業者が容易になし得たものである。
相違点2について
メモリ装置において、CPU1から、コマンドCP(データのコピーを示す特定のビット列)と共に、データのコピー元を示すアドレスA1及びデータのコピー先を示すアドレスA2が送出された時に、データのコピー処理を行うことは、例えば、刊行物3に記載されているように従来周知の技術事項であって、上記「コマンドCP(データのコピーを示す特定のビット列)」が補正発明の「複写コマンド」に相当することは明らかであるから、刊行物発明において、「このフリップフロップ1に取り込んだ前記メモリセル2-Xの内容を外部に読み出すことなしに、他の前記メモリセル2-1にページ単位でコピーする」処理を行う際に、上記従来周知の技術を用いることにより、刊行物発明が、本願発明の如く、「外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して」複写処理を行なうように構成することは当業者が容易になし得たものである。

相違点3について
フラッシュメモリにおいて、データを書き込む際には、消去を行ってから書き込む必要があることは、例えば、特開平7-160569号公報(「【0003】また、従来の不揮発性メモリ記憶装置に関する発明としては、例えば特開平03-259498がある。この従来例の不揮発性メモリ記憶装置は、不揮発性メモリであるEEPROMとその前段に通常のFIFOメモリを用いた一時記憶手段とを設けている。このEEPROMは、チップ単位又はブロック単位で消去可能なフラッシュメモリを用いている。ホストから書き込む場合は、データを一旦一時記憶装置に書き込み、さらに別回路が一時記憶装置から読み出して自動的にEEPROMへの書き込みを行う。これによりホストが不揮発性メモリの書き込みに占有される時間を減少しようとしている。その際フラッシュメモリを用いているので、すでに存在するデータを消去してから書き込みを行なう必要がある。」参照又は特開平7-21788号公報(「【0002】【従来の技術】パーソナルコンピュータ等の情報処理装置においては、IPL(イニシャル・プログラム・ローダ)プログラムを搭載するため、フラッシュROMが使用される場合がある。フラッシュROMは、通常は、ROM(リード・オンリ・メモリ)として動作し、書き込み時はデータを一斉消去した後、書き込むことが可能である。フラッシュROMは、このような特殊なROMであるので、専用の書き込み制御回路が必要である。」参照)に記載されているように、従来周知の技術事項であるから、刊行物発明の「ページ単位」をセルブロックに代える際に、刊行物発明が、本願発明の如く、「複写先のアドレスにより選択されるセルブロックを消去」するような構成を備えたものとすることは、当業者がその必要に応じて適宜なし得たものである。

よって、本願発明は、刊行物1に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第7 むすび
以上のとおりであるから、本願は、請求項2ないし4に係る発明は検討するまでもなく、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2008-07-17 
結審通知日 2008-07-22 
審決日 2008-09-04 
出願番号 特願平11-169276
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 57- Z (G11C)
最終処分 不成立  
前審関与審査官 小松 正  
特許庁審判長 河合 章
特許庁審判官 北島 健次
井原 純
発明の名称 複写、移動機能を有するフラッシュメモリ  
代理人 土井 健二  
代理人 林 恒徳  
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