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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1186971 |
| 審判番号 | 不服2005-22806 |
| 総通号数 | 108 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2008-12-26 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2005-11-25 |
| 確定日 | 2008-10-30 |
| 事件の表示 | 特願2001-366527「強誘電体メモリ」拒絶査定不服審判事件〔平成15年 6月20日出願公開、特開2003-173673〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成13年11月30日の出願であって、平成17年10月26日付けで拒絶査定がなされ、これに対して同年11月25日に拒絶査定に対する審判請求がなされたものである。 第2.本願発明 本願の請求項1ないし3に係る発明は、平成17年9月21日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし3に記載された事項により特定されるものであり、その請求項1に係る発明は、その請求項1に記載されている事項により特定される以下のとおりのものである。 「【請求項1】 ビット線と、前記ビット線と交差するように配置されたワード線と、前記ビット線と前記ワード線との間に配置され、正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするスイッチ素子と、前記ビット線と前記ワード線との間に配置され、前記スイッチ素子と直列に接続された強誘電体キャパシタとを含むメモリセルと、 前記強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスを前記メモリセルに印加するためのパルス印加手段とを備え、 データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する、強誘電体メモリ。」 第3.刊行物に記載された発明 刊行物1.特開平7-106450号公報 原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開平7-106450号公報には、図1ないし図6及び図17とともに、以下の事項が記載されている。 「【0001】 【産業上の利用分野】本発明は、強誘電体ゲートトランジスタメモリに係り、特にメモリ情報の非破壊読出しに好適する2端子スイッチを用いた強誘電体メモリの構造及びその駆動方法方法に関する。」 「【0007】さらに強誘電体は、その抗電圧以下の電圧であっても、多数のくり返しパルスによってその特性が徐々に劣化していくという現象が知られている。このため、従来ではパスゲートFETを使用せず、単純マトリックス構造のみでメモリを構成する事は困難と言われていた。」 「【0014】また、特開平4-192173号公報に記載された図17に示す構造には、ゲート電極を共通接続するワードライン群WLとソース/ドレインの一方を共通接続するビットライン群BLと各列のトランジスタのソース/ドレインの他方を共通接続すると共に各トランジスタのウェル電位を供給し共通接続するプレートライン群PLと、同時に、このワードラインとプレートラインで構成する単純マトリックス構成され、従来例としては唯一、選択セルを選択する方法がとられている。 【0015】しかし、このワードラインとプレートライン間にかける電圧は、書込み時も読出し時も“H”レベル又は“L”レベルと記載されているのみで、本電圧の大きさ、決定方法について何も記載されていない。 【0016】(1)非選択セルには“H”レベルと“L”レベルの中間の電圧がかかってしまい、たとえこの電圧が抗電圧Vc以下であっても“lack ｏf ｔｒｕe Ec”と言う現象によってくり返しのパルスによって分極特性が劣化してしまう事が薄膜でも起こる。これによって選択セル以外の非選択セルが書込み時にどんどん劣化してしまう。 【0017】(2)本方法では非破壊で読出す事は不可能である。読出し後に読出されたセルの分極情報は消却される。かつ読出し時にも他の非選択セルは劣化する。また特開平4-192173号公報の図17(a),(b)には致命的な欠点がある。すなわち、図17(a)に示すようにPLにつながるソースとウェルが同一に接続されているが、この公報ではウェルとPLが同一のため該公報に記載されるようにPLを選択のために“H”,“L”へ変化させようとすると、ウェル領域を合せてのメモリセル又はPLにつながる全セルライン毎にアイソレーションしなくてはならず、メモリセルの面積が全く小さくならない。 【0018】従って、従来の公知においては、前述した3つの問題点について、何も解決されていない。そこで本発明は、1メモリセルに1FゲートFETを用いて高密度化され、低電圧で書込み且つ、非破壊読出し可能な不揮発性メモリとなる2端子スイッチを用いた強誘電体メモリの構造及びその駆動方法を提供することを目的とする。」 「【0021】 【実施例】以下、図面を参照して本発明の実施例を詳細に説明する。まず図1を参照して、本発明の強誘電体ゲートトランジスタメモリの構造及びその駆動方法の概要について説明する。 【0022】この強誘電体ゲートトランジスタメモリのメモリセルの構造は、公知なFゲートFETに、薄膜から成る2端子スイッチデバイスを用いており、半導体基板1上に形成されたソース2、ドレイン3、強誘電体キャパシタ4、ゲート電極5、2端子スイッチ13により構成される。この例では、ワードライン(Xライン)6は、ゲート電極5に接続される。次にデータライン(Yライン)7は、FゲートFETのドレイン3に接続され、ソース2はGNDレベル、半導体基板1は集積回路中で最も低い電圧に固定される。 【0023】そしてYデータライン7は、CD負荷容量8を介して接地(GND)され、且つアンプ10の入力端に接続される。このアンプ10は端子9からのレファレンスレベル(Vｒef)とYデータライン7の入力との差を検出し、出力端子11に出力する。このXワードライン6とYデータライン7とは、X-Yの単純マトリックス構造となっている。 【0024】ここで、書込み用のパルスV_(W)^((X)),V_(W)^((Y))は、それぞれXワードライン6へ加える電圧、Yデータライン7へ加える電圧である。読出し用パルスVｒ^((X)),Vｒ^((Y))は、それぞれXワードライン6、Yデータライン7へ加える。本発明では、このV_(W)^((X)),V_(W)^((Y)),Vｒ^((X)),Vｒ^((Y))の値を決定する事が極めて重要であり、且つ書込みと、非破壊の読出しを可能にする。 【0025】図2は、本発明による第1実施例としての強誘電体メモリの駆動方法を説明するためのFゲートFETの構造とCV特性を示す。この強誘電体メモリは、図2(a)に示すようなｐ型の半導体基板1上にn^(+)型半導体からなるソース領域及びドレイン領域2,3が形成され、これらソース及びドレイン領域2,3間のチャネル領域上に強誘電体薄膜4を形成し、その上層に2端子スイッチ13が形成され、その上層に導電性電極からなるゲート電極5を形成した強誘電体ゲートトランジスタ構造を有する強誘電体ゲートトランジスタメモリセル(以下、メモリセルとする)12である。 【0026】図2(b)は、本強誘電体メモリの回路図を示すソース2、ドレイン3、SUBはウェル領域の電極1a、強誘電体層(以下、FFと称する)4、2端子スイッチ(以下、2端子SWと称する)13、ゲート電極5を示す。ここで、ゲート電極5は、図2(a)の構造上積層型のため、またメモリセルの構造を最少にするため、チャネル領域の上にFF4と2端子SW13を積層して上部電極としてゲート5と称しているだけであり、本来ゲート5は2端子SW13の上層でも下層でも同等になる。」 「【0028】図3(a)乃至(c)は、本実施例の2端子SWの特性を示したものである。図3(a)は2端子SW13のI-V特性を示し、対称的なI-V曲線であり、V_(ON)の電圧で低電流I_(OFF)からI_(ON)に移る特性を持っている。次に図3(b)はその容量C-V特性である。理想的には同図(b)に示す低電圧ではC_(OFF)の低い値すなわち、ON側では単なる容量でなく、電流が流れる事による大きな電流拡散容量となる。しかし実際のデバイスではショットキーバリア、PN接合等を使用するため、図3(c)に示すように0バイアスではC_(OFF)、電圧を大きくすると一時的にCminという最低値を持ち、その後、電流拡散容量を持つ。」 「【0036】図5は、この2端子SWの効果を示した図である。この図5は、いわゆる“lach ｏf ｔｒｕe E_(C)”の効果の評価方法と本実施例のデバイスの結果について示したものである。 【0037】図5(a)を参照して評価方法について説明する。すなわち、書込みパルス15にて書込んだ後、反対方向でかつ抗電圧V_(C)以下の電圧で外乱パルス16をN回加える。その後、読出しパルス17を加えて読出す。もし外乱パルス16によって分極状態が劣化した場合、読出しパルス17によって読出されるスイッチ量Q_(SW)は外乱パルス前に比べて劣化すると推測される。 【0038】図5(b)はその結果であり、図中(A)は、2端子SW13が設けられていない例であり、読出しにV_(C)の50%の電圧をかけているが、Q_(SW)は10^(3)?10^(6)回のパルスで1/2?1/3まで劣化している。この確認に使用した強誘電体は、Sｏl-Gel法で形成したPZT膜でTi組成60%、ｔ=280nmのものである。 【0039】一方図5に示す(B)は、2端子SW13を使用した例で、2端子SWのON電圧V_(ON)とV_(C)の和の50%の電圧をかけたものであり、この場合、Q_(SW)の劣化は10^(12)回までない。実際には、ほとんど無限にないであろう。なぜなら、2端子SWはON状態までは極めて小さな容量を持ち、FFには電圧がほとんどかからないためである。 【0040】以上、本実施例にで説明したように、強誘電体に2端子SW13を設けた場合には、劣化が減少するという極めて大きな効果があることがわかる。さらに、もう1つの問題である、高密度化すなわちウェル領域の同一電位化について説明する。すなわちウェル領域、基板電圧をn-MOSの場合ｐ型でICメモリ内の最も低い電位、ｐ-MOSの場合ICメモリ内の最も高い電位に固定することにより、n-MOSの場合、ｐ型のウェル領域を分離(ｐ-MOSは逆)が不要となる。」 「【0049】図6(a)では、Xiワードライン6をゲート電極5へ、Yjデータライン7をFゲートFETのソース/ドレインの両方にかけるものであり、図4(b)では、Xワードラインはゲート電極5、Yゲートライン7はドレイン3又はソース2に電圧を印加し、ソース2又はドレイン3は共通接続(共通素子)されるものである。この共通端子化は、セルの縮少を図るには重要である。この場合、ゲート電極5とドレイン3間に挟まれた部分のみが分極し、作用する。 【0050】また、図6(c),(d)は、駆動方法を説明するための図であり、同図(c)に示す1/2V_(W)方式で、選択セルにV_(W)が半選択セルに1/2V_(W)が非選択セルには0Vがかかるように設定される。さらに、図6(d)は、1/3V_(W)方式であり、選択セルV_(W)が半選択セルおよび非選択セルは共に1/3V_(W)が印加される。」 「【0060】前述したように読み出す場合においては、非破壊読出しを行うために次のような制限が加わる。すなわち強誘電体にかかる電圧を図5(f)で示す外乱パルスによって劣化しないうような値に制限する必要がある。 【0061】例えば、10回のくり返しパルスで50%劣化する電圧を(V_(ON)+V_(C))の0.6倍と見込んでいるため、実質的な強誘電体にかかる電圧を0.6(V_(C)+V_(ON))以下にしなくてはならない。ここでVgｓ^(+,-)は、【0062】【数15】0＜Vgｓ^(+、-)＜系数×0.6(V_(C)-V_(ON))となる。ここで系数はVgｓ電圧と実際に強誘電体にかかる電圧の比率であり通常1?3である。」 そして、刊行物1の図3の(a)の記載(特性図)から、刊行物1の2端子スイッチ13は、印加電圧が、正の電圧V_(ON)(+)及び負の電圧V_(ON)(-)を越えると急激に大電流I_(ON)を流すような電圧-電流特性を有していることは明らかである。 したがって、刊行物1には、以下の発明が記載されている。 「半導体基板1上に形成されたソース2、ドレイン3、強誘電体キャパシタ4からなるFゲートFETと、該FゲートFET上に形成され、ゲート端子5を有する薄膜から成る2端子スイッチ13とから構成されるFゲートFETの強誘電体メモリと、 前記ゲート電極5に接続されるワードライン(Xライン)6と、 前記ワードライン(Xライン)6とによってX-Yの単純マトリックス構造を形成する、前記ドレイン3に接続されるデータライン(Yライン)7と、 前記ソース2に接続されるGNDラインとからなり、 選択セルにV_(W)が印加され、半選択セルに1/2V_(W)が、非選択セルには0Vがかかるように設定される1/2V_(W)方式、又は選択セルにVWが印加され、半選択セルおよび非選択セルは共に1/3V_(W)が印加される1/3V_(W)方式によって駆動される強誘電体ゲートトランジスタメモリにおいて、 前記2端子スイッチ13は、ショットキーバリア、PN接合等で構成されており、印加電圧が、正の電圧V_(ON)(+)及び負の電圧V_(ON)(-)を越えると急激に大電流I_(ON)を流す、対照的な電圧-電流特性を有するものであり、このような特性の前記2端子スイッチ13を、前記FゲートFETに直列に挿入して、 前記FゲートFETに対して、書込みパルス15にて書込んだ後、反対方向でかつ抗電圧V_(C)以下の電圧の外乱パルス16をN回加え、その後、読出しパルス17を加えて読出したとしても、この読出されるスイッチ量Q_(SW)の劣化がほとんど無いことを特徴とする、強誘電体ゲートトランジスタメモリ。」 本件の請求項1に係る発明(以下、「本願発明」という。)と刊行物1に記載された発明(以下、「刊行物発明」という。)とを対比する。 (a)刊行物発明の「データライン(Yライン)7」は、本願発明の「ビット線」に相当している。 (b)また、刊行物発明の「前記ワードライン(Xライン)6とによってX-Yの単純マトリックス構造を形成する、前記ドレイン3に接続されるデータライン(Yライン)7」から、刊行物発明の「ワードライン(Xライン)6」は、本願発明の「前記ビット線と交差するように配置されたワード線」に相当している。 (c)また、刊行物発明の「2端子スイッチ13」は、「データライン(Yライン)7」と「ワードライン(Xライン)6」との間に配置され、なおかつ、対照的なI-V特性を有しており、正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするものであるから、本願発明の「正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするスイッチ素子」に相当している。 (d)また、刊行物発明の「半導体基板1上に形成されたソース2、ドレイン3、強誘電体キャパシタ4からなるFゲートFET」は、「データライン(Yライン)7」と「ワードライン(Xライン)6」との間に配置され、「2端子スイッチ13」と直列に接続されているので、本願発明の「前記ビット線と前記ワード線との間に配置され、前記スイッチ素子と直列に接続された強誘電体キャパシタとを含むメモリセル」に相当している。 (e)また、刊行物発明の「前記FゲートFETに対して、書込みパルス15にて書込んだ後」の構成における「書込」み動作は、「FゲートFET」内の「強誘電体キャパシタ4」に高い電圧を印加して分極反転を生じさせるが、前記「FゲートFET」内の「強誘電体キャパシタ4」に低い電圧を印加した場合には実質的に分極反転を生じさせないことは、明らかである。 そして、刊行物発明において、「書込みパルス15」を生じさせるための「パルス印加手段」を備えることは、明らかであるから、刊行物発明は、「FゲートFET」内の「強誘電体キャパシタ4」に高い電圧を印加した場合には分極反転を生じるとともに、前記「強誘電体キャパシタ4」に低い電圧を印加した場合には実質的に分極反転を生じないような「書込みパルス15」を「FゲートFET」に印加するための「パルス印加手段」を、実質的に備えているものと認める。 (f)また、刊行物発明の「反対方向でかつ抗電圧V_(C)以下の電圧の外乱パルス16をN回加え、その後、読出しパルス17を加えて読出したとしても、この読出されるスイッチ量Q_(SW)の劣化がほとんど無い」における「外乱パルス16」は、どの程度分極状態が悪化するかを調べるために刊行物発明の「FゲートFET」に、「FゲートFET」が選択状態でないときに印加されるパルスであることは明らかであり、また、このパルス電圧値は、選択された「FゲートFET」に供給されるパルス電圧値よりも低い値であることは明らかである。 更に、刊行物発明は、「選択セルにV_(W)が印加され、半選択セルに1/2V_(W)が、非選択セルには0Vがかかるように設定される1/2V_(W)方式、又は選択セルにV_(W)が印加され、半選択セルおよび非選択セルは共に1/3V_(W)が印加される1/3V_(W)方式によって駆動され」ていることから、刊行物発明において、非選択の「FゲートFET」には、選択されている「FゲートFET」より低いパルス電圧が供給されていることは明らかである。 したがって、刊行物発明において、データの読み出し時に、選択された「FゲートFET」には、高い電圧のパルスが印加され、非選択の「FゲートFET」には、「抗電圧」以下の低い電圧のパルスが印加されていることは明らかである。 (g)刊行物発明の「強誘電体ゲートトランジスタメモリ」は、本願発明の「強誘電体メモリ」に相当している。 よって、本願発明と刊行物発明とは、 「ビット線と、前記ビット線と交差するように配置されたワード線と、前記ビット線と前記ワード線との間に配置され、正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするスイッチ素子と、前記ビット線と前記ワード線との間に配置され、前記スイッチ素子と直列に接続された強誘電体キャパシタとを含むメモリセルと、 前記強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないようなパルスを前記メモリセルに印加するためのパルス印加手段とを備え、 データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、高い電圧のパルスを印加するとともに、非選択のメモリセルには、低い電圧のパルスを印加する、強誘電体メモリ。」である点で一致し、以下の点で相違する。 相違点 本願発明は、「データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する」との構成を備える、言い換えると、「パルス印加手段」から出力する「パルス」を「前記強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような」「所定のパルス幅」としているのに対して、刊行物発明は、実質的に備えるパルス印加手段から出力されるパルスのパルス幅をどのような値にするかについて明記されていない点。 第4.当審の判断 以下、相違点について検討する。 強誘電体メモリにおける、強誘電体キャパシタの分極反転量は、強誘電体キャパシタに印加するパルス電圧のパルス幅に依存して変化するということは、例えば、国際公開第99/798号パンフレット(「第7図は、書き込み、書き換え動作時における電圧信号のパルス幅に対する分極差Pnｖの変化について調べた結果を示す図である。」(第17頁第5行?同第6行)及び「図7及び図8のデータから、低電圧、低温での分極反転(書き換え)には時間がかかることがわかる。」(第17頁第20行?同第22行)参照)又は国際公開第99/26252号パンフレット(「1/3・Vccのディスターブパルスが印加されても充分に検出できるための電荷量を保持するためには、2つの線の交差する電圧の約2倍程度の電圧をVccとするのが最も適している。ただし、この特性は、強誘電体の飽和特性や膜厚などによって変化するため、膜に適したVccを定めるというよりは、Vccに適した膜厚、材料を選択するとよいと考えられる。今回の検討膜では、電源電圧Vccが3.3V、書込みパルス幅が100nｓ以下が最も適していると考えられる。 このように、一定方向のディスターブ電圧の印加がある回数以上繰り返されると、非選択セルに書き込まれたデータが消去される虞れがあり、しかもこれはパルス幅やパルスの大きさにも大きく依存している。」(第12頁第2行?同第11行)参照)に記載されているように従来周知の技術事項であるから、刊行物発明が実質的に備える「パルス印加手段」から出力される「書込パルス15」又は「読出しパルス17」を所定のパルス幅にして、強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないようにして、刊行物発明が、本願発明の如く「データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する」との構成を備えたものとすることは、当業者が容易になし得たものである。 よって、本願発明は、刊行物1に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 第5.請求項2に係る発明の容易性について 本願の請求項2に係る発明は、以下のとおりのものである。 「【請求項2】 電界効果トランジスタのゲート部分に接続された強誘電体キャパシタと、前記強誘電体キャパシタに直列に接続され、正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするスイッチ素子とを含むメモリセルと、 前記強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスを前記メモリセルに印加するためのパルス印加手段とを備え、 データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する、強誘電体メモリ。」 本願の請求項2に係る発明と上記刊行物発明とを対比する。 (a)刊行物発明の「半導体基板1上に形成されたソース2、ドレイン3」からなる素子は、本願の請求項2に係る発明の「電界効果トランジスタ」に相当している。 (b)刊行物発明の「強誘電体キャパシタ4」は、本願の請求項2に係る発明の「電界効果トランジスタのゲート部分に接続された強誘電体キャパシタ」に相当している。 (c)刊行物発明の「2端子スイッチ13」は、「データライン(Yライン)7」と「ワードライン(Xライン)6」との間に配置され、なおかつ、対照的なI-V特性を有しており、正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするものであるから、本願の請求項2に係る発明の「前記強誘電体キャパシタに直列に接続され、正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするスイッチ素子」に相当し、刊行物発明の「FゲートFET」は、本願の請求項2に係る発明の「メモリセル」に相当している。 (d)また、刊行物発明の「前記FゲートFETに対して、書込みパルス15にて書込んだ後」の構成における「書込」み動作は、「FゲートFET」内の「強誘電体キャパシタ4」に高い電圧を印加して分極反転を生じさせるが、前記「FゲートFET」内の「強誘電体キャパシタ4」に低い電圧を印加した場合には実質的に分極反転を生じさせないことは、明らかである。 そして、刊行物発明において、「書込みパルス15」を生じさせるために「パルス印加手段」を備えることは、明らかであるから、刊行物発明は、「FゲートFET」内の「強誘電体キャパシタ4」に高い電圧を印加した場合には分極反転を生じるとともに、前記「強誘電体キャパシタ4」に低い電圧を印加した場合には実質的に分極反転を生じないような「書込みパルス15」を「FゲートFET」に印加するための「パルス印加手段」を、実質的に備えているものと認める。 (e)また、刊行物発明の「反対方向でかつ抗電圧V_(C)以下の電圧の外乱パルス16をN回加え、その後、読出しパルス17を加えて読出したとしても、この読出されるスイッチ量Q_(SW)の劣化がほとんど無い」における「外乱パルス16」は、「FゲートFET」が非選択状態のときに印加されるパルスであることは明らかであり、このパルス電圧値は、選択された「FゲートFET」に供給されるパルス電圧値よりも低い値であることは明らかであり、また、刊行物発明の「選択セルにV_(W)が印加され、半選択セルに1/2V_(W)が、非選択セルには0Vがかかるように設定される1/2V_(W)方式、又は選択セルにV_(W)が印加され、半選択セルおよび非選択セルは共に1/3V_(W)が印加される1/3V_(W)方式によって駆動される」ことから、刊行物発明において、非選択の「FゲートFET」には、選択されている「FゲートFET」より低いパルス電圧が供給されていることは明らかである。 したがって、刊行物発明において、データの読み出し時に、選択された「FゲートFET」には、高い電圧のパルスが印加され、非選択の「FゲートFET」には、「抗電圧」以下の低い電圧のパルスが印加されていることは明らかである。 (g)刊行物発明の「強誘電体ゲートトランジスタメモリ」は、本願の請求項2に係る発明の「強誘電体メモリ」に相当している。 よって、本願の請求項2に係る発明と刊行物発明とは、 「電界効果トランジスタのゲート部分に接続された強誘電体キャパシタと、前記強誘電体キャパシタに直列に接続され、正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするスイッチ素子とを含むメモリセルと、 前記強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないようなパルスを前記メモリセルに印加するためのパルス印加手段とを備え、 データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、高い電圧のパルスを印加するとともに、非選択のメモリセルには、低い電圧のパルスを印加する、強誘電体メモリ。」である点で一致し、以下の点で相違する。 相違点 本願の請求項2に係る発明は、「データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する」との構成を備える、言い換えると、「パルス印加手段」から出力する「パルス」を「前記強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような」「所定のパルス幅」としているのに対して、刊行物発明は、実質的に備えるパルス印加手段から出力されるパルスのパルス幅をどのような値にするかについて明記されていない点。 第6.当審の判断 以下、相違点について検討する。 強誘電体メモリにおける、強誘電体キャパシタの分極反転量は、強誘電体キャパシタに印加するパルス電圧のパルス幅に依存して変化するということは、例えば、国際公開第99/798号パンフレット(「第7図は、書き込み、書き換え動作時における電圧信号のパルス幅に対する分極差Pnｖの変化について調べた結果を示す図である。」(第17頁第5行?同第6行)及び「図7及び図8のデータから、低電圧、低温での分極反転(書き換え)には時間がかかることがわかる。」(第17頁第20行?同第22行)参照)又は国際公開第99/26252号パンフレット(「1/3・Vccのディスターブパルスが印加されても充分に検出できるための電荷量を保持するためには、2つの線の交差する電圧の約2倍程度の電圧をVccとするのが最も適している。ただし、この特性は、強誘電体の飽和特性や膜厚などによって変化するため、膜に適したVccを定めるというよりは、Vccに適した膜厚、材料を選択するとよいと考えられる。今回の検討膜では、電源電圧Vccが3.3V、書込みパルス幅が100nｓ以下が最も適していると考えられる。 このように、一定方向のディスターブ電圧の印加がある回数以上繰り返されると、非選択セルに書き込まれたデータが消去される虞れがあり、しかもこれはパルス幅やパルスの大きさにも大きく依存している。」(第12頁第2行?同第11行)参照)に記載されているように従来周知の技術事項であるから、刊行物発明が実質的に備える「パルス印加手段」から出力される「書込パルス15」又は「読出しパルス17」を所定のパルス幅にして、強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないようにして、刊行物発明が、本願の請求項2に係る発明の如く「データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する」との構成を備えたものとすることは、当業者が容易になし得たものである。 よって、本願の請求項2に係る発明は、刊行物1に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 第7.請求項3に係る発明の容易性について 本願の請求項3に係る発明は、以下のとおりのものである。 「【請求項3】 前記スイッチ素子は、ショットキーダイオードを含む、請求項1または2に記載の強誘電体メモリ。」 本願の請求項3に係る発明と上記刊行物発明とを対比すると、刊行物発明の「前記2端子スイッチ13は、ショットキーバリア、PN接合等で構成されており」は、請求項3に係る発明の「前記スイッチ素子は、ショットキーダイオードを含む」に相当しており、また、本願の請求項3は、「請求項1または2」を引用するものであるから、本願の請求項3に係る発明と刊行物発明とは、上記第3又は第5で検討した、本願の請求項1又は2と刊行物発明との相違点と同様な点で相違する。 そして、それらの相違点については、上記第4及び第6で検討したとおりである。 よって、本願の請求項3に係る発明は、刊行物1に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 第8.むすび 以上のとおり、本願の請求項1ないし3に係る発明は、特許法第29条第2項の規定により特許を受けることができないものであるから、本願は、拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2008-08-27 |
| 結審通知日 | 2008-09-02 |
| 審決日 | 2008-09-18 |
| 出願番号 | 特願2001-366527(P2001-366527) |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光 |
| 特許庁審判長 |
河合 章 |
| 特許庁審判官 |
北島 健次 井原 純 |
| 発明の名称 | 強誘電体メモリ |
| 代理人 | 宮園 博一 |