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| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1187306 |
| 審判番号 | 不服2006-133 |
| 総通号数 | 108 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2008-12-26 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2006-01-04 |
| 確定日 | 2008-11-06 |
| 事件の表示 | 平成 8年特許願第223983号「半導体素子のキャパシタ製造方法」拒絶査定不服審判事件〔平成 9年 5月 6日出願公開、特開平 9-121035〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成8年8月26日(優先権主張 1995年9月1日、韓国)の出願であって、平成17年10月4日付けで拒絶査定がなされ、これに対して平成18年1月4日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成20年1月15日付けで審尋がなされ、その後同年4月15日に回答書が提出されたものである。 2.平成18年1月4日付けの手続補正(以下、「本件補正」という。)について [補正却下の決定の結論] 平成18年1月4日付けの手続補正を却下する。 [理由] (1)本件補正の内容 補正前の請求項1ないし4を補正後の請求項1ないし3と補正するものであって、補正後の請求項1は以下のとおりである。 「【請求項1】 ストレージ電極の形成された半導体基板上にTa_(2)O_(5)膜を形成する第1段階と、 前記Ta_(2)O_(5)膜の形成された前記半導体基板に200℃?400℃の温度でUV-O_(3)アニーリングを施す第2段階と、 前記第1段階及び第2段階を一回以上繰り返し施す第3段階と、 前記第3段階後、前記半導体基板を600℃?800℃の温度でドライ-O_(2)アニーリングする第4段階とを含み、 前記第1段階における前記Ta_(2)O_(5)膜の厚さは10Å?500Åであることを特徴とする半導体素子のキャパシタ製造方法。」 (2)本件補正の内容の整理 補正事項を整理すると以下のとおりである。 (a)補正事項1 補正前の請求項1に「前記第1段階における前記Ta_(2)O_(5)膜の厚さは10Å?500Åである」を追加すること。 (b)補正事項2 補正前の請求項3を削除すること。 (c)補正事項3 補正前の請求項4を補正後の請求項3と補正すること。 (3)本件補正についての検討 (3-1)補正の目的の適否及び新規事項の追加について (a)補正事項1について 補正事項1についての補正は、補正前の請求項1の「第1段階」で形成される「Ta_(2)O_(5)膜」の膜厚を限定するものであって、特許請求の範囲の減縮を目的とする。 また、願書に最初に添付した明細書の【0015】には、「前記第1段階における前記Ta_(2)O_(5)膜の厚さは10Å?500Åで形成することが望ましい。」と記載されているから、補正事項1についての補正は、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。 (b)補正事項2について 補正事項2についての補正は、補正前の請求項3を削除することであるから、請求項の削除を目的とするものである。 (c)補正事項3について 補正事項3についての補正は、補正前の請求項3を削除することに伴い、補正前の請求項4を補正後の請求項3に繰り上げるものであるが、補正後の請求項3が引用する請求項1は、上記(a)に記載したとおり、特許請求の範囲の減縮がなされているから、結果として、補正後の請求項3も補正前の請求項4に対して特許請求の範囲の減縮がなされているものである。 したがって、補正事項1ないし3についての補正を含む本件補正は、特許法第17条の2第4項第1号及び第2号に掲げる事項を目的とし、同法同条第3項に規定する要件を満たすものである。 ここで、補正事項1及び3についての補正を含む本件補正は、特許法第17条の2第3項に規定する要件を満たし、かつ同法同条第4項第2号に掲げる事項(特許請求の範囲の減縮)を目的とするものであるから、本件補正について、同法同条第5項で準用する同法第126条第5項の規定に適合するか否かについて更に検討する。 (3-2)独立特許要件の検討 (3-2-1)刊行物に記載された発明 刊行物1. 特開平2-283022号公報 原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された特開平2-283022号公報には、「半導体装置の製造方法」(発明の名称)に関して、第2、5、10図とともに以下の事項が記載されている。 「【産業上の利用分野】 本発明は半導体装置の製造方法に関し、詳しくは、信頼性と容量が極めて高いキャパシタを有する半導体装置の製造方法に関する。」(第1頁右下欄第8行ないし第11行) 「【課題を解決するための手段】 従来技術の問題点を克服するため、本発明は、酸素でなくオゾンを含む雰囲気において水銀ランプを照射しながら、熱処理をした。このオゾンは熱処理部と別に設けられたオゾン生成器により生成され、それを輸送して上記熱処理部に導入した。このオゾン濃度が5体積%以上で従来技術に比べて、飛躍的に著しい効果を得ることができた。また、オゾン濃度が7体積%以上では特に、著しい効果を得ることができた。更に、酸化タンタル膜の欠陥密度は400℃以上、望ましくは、700℃以上の乾燥酸化性雰囲気での熱処理を行なうことにより著しく減少させることができた。特に、5fF/μm^(2)以上の容量領域となる膜厚ではこの方法により著しい耐圧向上、欠陥密度の低減、長期信頼性の改善が得られた。 【作用】 本発明者は、従来技術によって形成された酸化タンタル膜中には大量の酸素空位が存在し、これがリーク電流の原因になると考えた。本発明が従来技術に比較して、短時間にリーク電流が減少するのは、オゾン分子が酸素分子に比較して310nm以下の波長においてはるかに大きい吸収断面積を持っている(例えば、主波長が185nmと254nmの低圧水銀ランプなど)ため、オゾンの光分解により励起酸素原子(一重項励起状態:O(^(1)D))が大量に生成し、これが酸素空位と反応し、酸素空位が減少し、リーク電流が減少することによるためと推定される。」(第2頁右上欄第10行ないし左下欄第17行) 「実施例1 第2図(a)-(d)は本実施例の製造プロセスを模式的断面図を用いて示したものである。第2図(a)はシリコン半導体基板1上に熱酸化膜2を形成し、その1領域の絶縁膜を除去する。次に、多結晶シリコン膜3を形成した後、パターニング後、絶縁膜2上にて加工しキャパシタの下部電極を形成する。第2図(b)は、この多結晶シリコン層3をAP洗浄した後の状態を示している。表面に約1?2nmのシリコン酸化膜4が形成される。このシリコン酸化膜は、他の方法、例えば、熱酸化もしくはプラズマ酸化などによっても形成することができる。第2図(c)はこのシリコン酸化膜上に酸化タンタル5を化学気相成長させた状態を示している。この際、ソースとしてTa(OC_(2)H_(5))_(5)を窒素でバブリングして、これを酸素ガス雰囲気中で400℃の温度で熱分解させて酸化タンタル膜5を8nm堆積させる。次に、オゾンを含むガス雰囲気において水銀ランプを照射しながら30分のアニールを行なう。基板温度は300℃,オゾン濃度は7ｖ%,UV照度は200mｗ/cm^(2)の条件で行った。次に、乾燥酸化性雰囲気において800℃でアニールを行なう。第2図(d)は、酸化タンタル5上にタングステン電極6を形成した状態を示している。このキャパシタの電流-電圧特性を図1に示す(2-ｓｔeｐとして示す。)第1図(a)はゲート電極に正電圧、第1図(b)はゲート電極に負電圧を印加した場合である。比較として、オゾンを含むガス雰囲気において水銀ランプを照射しながら300℃で30分のアニールのみを行なった後、タングテン電極を形成したもの(UV-O_(3)として示す)、乾燥酸化性雰囲気における800℃のアニールのみを行なってタングステン電極を形成したもの(DRY-O_(2)として示す)を比較として示す。これより、2段階の熱処理を行なったものが、もっともリーク電流が減少することがわかる。」(第3頁第19行ないし右下欄第15行) 「酸化タンタル膜厚が増加するにつれ、第一のUV-O_(3)熱処理時間を長くすることにより、リーク電流は十分減少するのは、酸化タンタル膜中の酸素空位を修復する過程は、励起酸素原子の膜中での拡散が律速過程であるたである。」(第4頁左上欄第13行ないし第17行) 「第5図は酸化タンタル膜厚が20nmの場合のキャパシタの絶縁耐圧の分布をしめしたものである。測定に用いたキャパシタは、キャパシタ面積が0.5cm^(2)であり、ライン幅が1.5、間隔が1.0μmの櫛型キャパシタである。キャパシタ構造は第5図(a)内に示している。酸化タンタル5を多結晶シリコン3上に形成する。この際、酸化タンタル5を多結晶シリコン3の界面にSiO_(2)層4ができる。また、特定の熱処理をした後、タングステン6を形成し、パターニングし、キャパシタとする。測定キャパシタ数は45ケである。第5図(a)は2-ｓｔeｐアニール処理を行なったキャパシタ、第5図(b)はUV-O_(3)アニールだけの処理を行なったキャパシタの場合である。2-ｓｔeｐアニールの場合の欠陥は極めて少なく、2段階の熱処理が極めて効果があることがわかる。同様に、乾燥酸化性雰囲気における800℃のアニールのみの場合にも欠陥密度を減少させる効果があるが、耐圧向上という点では十分でない。」(第4頁右上欄第12行ないし左下欄第11行) 「(実施例4) 本実施例では実施例1において示された、キャパシタをダイナミックMOSメモリに適用した例について示す。第10図は積層型メモリセルを有するダイナッミクメモリ素子の断面構造図を示している。 第一導電型の基板201上にメモリセルが形成されている。メモリセルトランジスタのソース、ドレインは第2導電型の高濃度拡散層202よりなる。203はワード線はであり、タングステンシリサイドを用いたポリサイド構造となっている。205は蓄積キャパシタの下部電極であり、多結晶シリコン層よりなる。蓄積キャパシタの誘電膜は206の二酸化シリコンと207の酸化タンタルの積層膜からなっている。蓄積電極の上部電極は208のタングステンよりなっている。本発明のキャパシタを本実施例の積層型ダイナミックメモリに適用することにより、極めて高集積のメモリ素子を製造することができる。」(第6頁左下欄第7行ないし右下欄第5行) 上記摘記事項には、「酸化タンタル」としか記載されていないが、第5図には、「Ta_(2)O_(5)」と記載されていることから、刊行物1において、「酸化タンタル」と称しているものは、「Ta_(2)O_(5)」であると認められる。また、「乾燥酸化性雰囲気」について、実施例1では具体的なものが明記されていないものの、刊行物1には、実施例1の比較の対象として、「乾燥酸化性雰囲気における800℃のアニールのみを行なってタングステン電極を形成したもの(DRY-O_(2)として示す)」(第3頁右下欄第11行ないし第13行)との記載があるから、「乾燥酸化性雰囲気」が、「乾燥酸素雰囲気」を意味していることは明らかである。 よって、刊行物1には、以下の発明が記載されている。 「蓄積キャパシタの下部電極が形成された第一導電型の基板にTa_(2)O_(5)膜を形成する段階と、 前記Ta_(2)O_(5)膜の形成された基板に300℃の温度でUV-O_(3)アニールする段階と、 前記基板を乾燥酸素雰囲気中、800℃でアニールする段階とを含み、 Ta_(2)O_(5)膜を形成する段階におけるTa_(2)O_(5)膜の厚さは30nm以下であることを特徴とするダイナミックメモリ素子のキャパシタの製造方法。」 刊行物2. 特開平7-169917号公報 原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された特開平7-169917号公報には、「キャパシタの製造方法」(発明の名称)に関して、図1及び11とともに以下の事項が記載されている。 「【0006】図1はMISキャパシタに関し酸素アニール温度に対してリーク電流が、10^(-8)A/cm^(2)に達する印加電圧で定義した耐圧とキャパシタの容量を示したものである。アニール温度が高くなるにつれて耐圧は向上するが、容量は低下していく。従って容量の大きいキャパシタを得るためには界面酸化膜,界面窒化膜あるいは下部電極を酸化することなく、酸化タンタル膜中に混入する炭素を取り除き、酸素欠陥を補うアニール方法が必要である。 【0007】 【課題を解決するための手段】上記の問題点は形成した酸化タンタル膜を初め酸素あるいは二窒化酸素を0.1%以上含む雰囲気中で、600℃以上750℃以下の温度でアニールして膜中に混入した炭素を取り除き、次いで非酸化性雰囲気中700℃以上1000℃以下の範囲にて第一の熱処理より高温でアニールして膜を結晶化することにより達成できる。」 「【0024】(実施例5)酸化タンタル膜形成後第一の熱処理を行って不純物炭素を除去し、酸素欠陥を修復した後、再び酸化タンタル膜を形成して第一の熱処理を行う行程を一回以上繰返し行い最後に第二の熱処理を行った場合、更に高耐圧のキャパシタを得ることができた。 【0025】図11に10nmの酸化タンタル層を1?4回に分けて形成し、その都度700℃の酸素アニールを行い、最後に850℃のアルゴンアニールを行って形成したキャパシタの耐圧を示した。膜形成を細かく分けて行うほど不純物炭素や酸素欠陥の少ない酸化タンタル層が得られ耐圧が向上した。」 (3-2-2)対比・判断 平成18年1月4日付けで補正された請求項1に係る発明(以下、「補正発明」という。)と刊行物1に記載された発明(以下、「刊行物発明」という。)とを対比検討する。 (a)刊行物発明の「蓄積キャパシタの下部電極」は、補正発明の「ストレージ電極」に相当する。 (b)刊行物発明の「第一導電型の基板」は、実施例4では「半導体基板」であることは明記されていないが、実施例1に示されるように「シリコン半導体基板」のような半導体基板であることは明らかであるから、補正発明の「半導体基板」に相当する。 (c)刊行物発明の「前記Ta_(2)O_(5)膜の形成された基板に300℃の温度でUV-O_(3)アニールする段階」は、補正発明の「前記Ta_(2)O_(5)膜の形成された前記半導体基板に200℃?400℃の温度でUV-O_(3)アニーリングを施す第2段階」に相当する。 (d)刊行物発明の「前記基板を乾燥酸素雰囲気中、800℃でアニールする段階」は、補正発明の「前記半導体基板を600℃?800℃の温度でドライ-O_(2)アニーリングする第4段階」に相当し、刊行物発明の「前記基板を乾燥酸素雰囲気中、800℃でアニールする段階」は、「前記Ta_(2)O_(5)膜の形成された基板に300℃の温度でUV-O_(3)アニールする段階」の後に行われるから、補正発明の「前記半導体基板を600℃?800℃の温度でドライ-O_(2)アニーリングする第4段階」が、補正発明の「第2段階」の後に行われることと対応している。 (e)刊行物発明の「Ta_(2)O_(5)膜を形成する段階におけるTa_(2)O_(5)膜の厚さは30nm以下である」ことは、補正発明の「前記第1段階における前記Ta_(2)O_(5)膜の厚さは10Å?500Åである」ことに相当する。 (f)刊行物発明の「ダイナミックメモリ素子のキャパシタの製造方法」は、半導体装置の製造方法に関するものであるから、補正発明の「半導体素子のキャパシタの製造方法」に相当する。 したがって、補正発明と刊行物発明とは、 「ストレージ電極の形成された半導体基板上にTa_(2)O_(5)膜を形成する第1段階と、 前記Ta_(2)O_(5)膜の形成された前記半導体基板に200℃?400℃の温度でUV-O_(3)アニーリングを施す第2段階と、 前記第2段階後、前記半導体基板を600℃?800℃の温度でドライ-O_(2)アニーリングする第4段階とを含み、 前記第1段階における前記Ta_(2)O_(5)膜の厚さは10Å?500Åであることを特徴とする半導体素子のキャパシタ製造方法。」 である点で一致し、以下の点で相違する。 相違点 補正発明は、「前記第1段階及び第2段階を一回以上繰り返し施す第3段階と、 前記第3段階後、前記半導体基板を600℃?800℃の温度でドライ-O_(2)アニーリングする第4段階」を備えているのに対して、刊行物発明は、補正発明の「第1段階」及び「第2段階」に相当する「蓄積キャパシタの下部電極が形成された第一導電型の基板にTa_(2)O_(5)膜を形成する段階と、 前記Ta_(2)O_(5)膜の形成された基板に300℃の温度でUV-O_(3)アニールする段階と」を備えているものの、これらの段階を一回以上繰り返す段階を備えておらず、「前記基板を乾燥酸素雰囲気中、800℃でアニールする段階」を当該一回以上繰り返す段階の後に行うことを備えていない点。 以下、相違点について検討する。 刊行物2には、「従って容量の大きいキャパシタを得るためには・・・酸化タンタル膜中に混入する炭素を取り除き、酸素欠陥を補うアニール方法が必要である。」(【0006】)、「(実施例5)酸化タンタル膜形成後第一の熱処理を行って不純物炭素を除去し、酸素欠陥を修復した後、再び酸化タンタル膜を形成して第一の熱処理を行う行程を一回以上繰返し行い最後に第二の熱処理を行った場合、更に高耐圧のキャパシタを得ることができた。」(【0024】)、「図11に10nmの酸化タンタル層を1?4回に分けて形成し、その都度700℃の酸素アニールを行い、最後に850℃のアルゴンアニールを行って形成したキャパシタの耐圧を示した。膜形成を細かく分けて行うほど不純物炭素や酸素欠陥の少ない酸化タンタル層が得られ耐圧が向上した。」(【0025】)と記載されているから、「酸素アニール」を行うことで、酸化タンタル膜中に混入する炭素を取り除くとともに、酸素欠陥を修復することが開示され、しかも、この「酸素アニール」は、「膜形成を細かく分けて行うほど不純物炭素や酸素欠陥の少ない酸化タンタル層が得られ」ることが示されている。つまり、不純物炭素を除去するとともに、酸素欠陥を修復するための酸素アニールを行う工程を、膜形成を細かく分けて一回以上繰り返し行うことが示されている。 一方、刊行物発明の「前記Ta_(2)O_(5)膜の形成された基板に300℃の温度でUV-O_(3)アニールする段階」は、酸素ではなくUV-O_(3)を用いている点で、刊行物2に記載の「酸素アニール」とは異なるものの、「本発明が従来技術に比較して、短時間にリーク電流が減少するのは、オゾン分子が酸素分子に比較して310nm以下の波長においてはるかに大きい吸収断面積を持っている(例えば、主波長が185nmと254nmの低圧水銀ランプなど)ため、オゾンの光分解により励起酸素原子(一重項励起状態:O(^(1)D))が大量に生成し、これが酸素空位と反応し、酸素空位が減少し、リーク電流が減少することによるためと推定される。」(第2頁左下欄第8行ないし第17行)と記載されているように、酸素を補い、酸素空位を消失させることを目的としているから、その目的、作用・効果の点においては、刊行物2の「酸素アニール」とは何ら異なるところはなく、しかも、「酸化タンタル膜厚が増加するにつれ、第一のUV-O_(3)熱処理時間を長くすることにより、リーク電流は十分減少するのは、酸化タンタル膜中の酸素空位を修復する過程は、励起酸素原子の膜中での拡散が律速過程であるた(め)である。」(第4頁左上欄第13行ないし第17行)と記載されているように、酸素空位を修復する過程は、膜厚に依存するものであることが示唆されており、熱処理時間が短ければ、膜厚によっては、十分に酸素空位を修復できないことは当業者には容易に理解できる技術事項である。そして、刊行物2には、酸素欠陥を修復するための「酸素アニール」が、膜厚を細かく分けて一回以上繰り返して行うことで、酸素欠陥が少ない酸化タンタル膜を形成できることが示されているから、刊行物発明において、UV-O_(3)アニールによる酸素空位を修復する過程が励起酸素原子の膜中での拡散が律速過程であること、及び酸素空位の修復を十分なものとすることを考慮して、「蓄積キャパシタの下部電極が形成された第一導電型の基板にTa_(2)O_(5)膜を形成する段階と、 前記Ta_(2)O_(5)膜の形成された基板に300℃の温度でUV-O_(3)アニールする段階と」を一回以上繰り返し行い、その後に、「前記基板を乾燥酸素雰囲気中、800℃でアニールする段階」を行うようにすることで、補正発明の如く、「前記第1段階及び第2段階を一回以上繰り返し施す第3段階と、 前記第3段階後、前記半導体基板を600℃?800℃の温度でドライ-O_(2)アニーリングする第4段階」を備えるものとすることは当業者が容易になし得たものである。 したがって、補正発明は、刊行物1及び2に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができず、補正発明は、特許出願の際独立して特許を受けることができない。 (3-3)むすび よって、補正発明を含む本件補正は、特許法第17条の2第5項で準用する同法第126条第5項の規定に適合しないものであり、適法でない補正を含む本件補正は、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。 3.本願発明 平成18年1月4日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし4に係る発明は、平成16年11月24日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし4に記載された事項により特定されるものであり、そのうちの請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載されている事項により特定される以下のとおりのものである。 「【請求項1】 ストレージ電極の形成された半導体基板上にTa_(2)O_(5)膜を形成する第1段階と、 前記Ta_(2)O_(5)膜の形成された前記半導体基板に200℃?400℃の温度でUV-O_(3)アニーリングを施す第2段階と、 前記第1段階及び第2段階を一回以上繰り返し施す第3段階と、 前記第3段階後、前記半導体基板を600℃?800℃の温度でドライ-O_(2)アニーリングする第4段階とを含むことを特徴とする半導体素子のキャパシタ製造方法。」 4.刊行物記載の発明 刊行物1には、上記「2.(3-2-1)刊行物に記載された発明」の「刊行物1.」及び「刊行物2.」に記載されるとおりの事項が記載され、刊行物1には、以下の発明が記載されている。 「蓄積キャパシタの下部電極が形成された第一導電型の基板にTa_(2)O_(5)膜を形成する段階と、 前記Ta_(2)O_(5)膜の形成された基板に300℃の温度でUV-O_(3)アニールする段階と、 前記基板を乾燥酸素雰囲気中、800℃でアニールする段階とを含むことを特徴とするダイナミックメモリ素子のキャパシタの製造方法。」 5.対比・判断 本願発明と刊行物発明とを対比検討する。 (a)刊行物発明の「蓄積キャパシタの下部電極」は、本願発明の「ストレージ電極」に相当する。 (b)刊行物発明の「第一導電型の基板」は、実施例4では「半導体基板」であることは明記されていないが、実施例1に示されるように「シリコン半導体基板」のような半導体基板であることは明らかであるから、本願発明の「半導体基板」に相当する。 (c)刊行物発明の「前記Ta_(2)O_(5)膜の形成された基板に300℃の温度でUV-O_(3)アニールする段階」は、本願発明の「前記Ta_(2)O_(5)膜の形成された前記半導体基板に200℃?400℃の温度でUV-O_(3)アニーリングを施す第2段階」に相当する。 (d)刊行物発明の「前記基板を乾燥酸素雰囲気中、800℃でアニールする段階」は、本願発明の「前記半導体基板を600℃?800℃の温度でドライ-O_(2)アニーリングする第4段階」に相当し、刊行物発明の「前記基板を乾燥酸素雰囲気中、800℃でアニールする段階」は、「前記Ta_(2)O_(5)膜の形成された基板に300℃の温度でUV-O_(3)アニールする段階」の後に行われるから、本願発明の「前記半導体基板を600℃?800℃の温度でドライ-O_(2)アニーリングする第4段階」が、本願発明の「第2段階」の後に行われることと対応している。 (e)刊行物発明の「ダイナミックメモリ素子のキャパシタの製造方法」は、半導体装置の製造方法に関するものであるから、補正発明の「半導体素子のキャパシタの製造方法」に相当する。 したがって、補正発明と刊行物発明とは、 「ストレージ電極の形成された半導体基板上にTa_(2)O_(5)膜を形成する第1段階と、 前記Ta_(2)O_(5)膜の形成された前記半導体基板に200℃?400℃の温度でUV-O_(3)アニーリングを施す第2段階と、 前記第2段階後、前記半導体基板を600℃?800℃の温度でドライ-O_(2)アニーリングする第4段階とを含むことを特徴とする半導体素子のキャパシタ製造方法。」 である点で一致し、以下の点で相違する。 相違点 本願発明は、「前記第1段階及び第2段階を一回以上繰り返し施す第3段階と、 前記第3段階後、前記半導体基板を600℃?800℃の温度でドライ-O_(2)アニーリングする第4段階」を備えているのに対して、刊行物発明は、本願発明の「第1段階」及び「第2段階」に相当する「蓄積キャパシタの下部電極が形成された第一導電型の基板にTa_(2)O_(5)膜を形成する段階と、 前記Ta_(2)O_(5)膜の形成された基板に300℃の温度でUV-O_(3)アニールする段階と」を備えているものの、これらの段階を一回以上繰り返す段階を備えておらず、当該一回以上繰り返す段階の後に、「前記基板を乾燥酸素雰囲気中、800℃でアニールする段階」を行うことを備えていない点。 以下、相違点について検討する。 上記2.「(3-2-2)対比・判断」において検討したとおり、刊行物2には、不純物炭素を除去するとともに、酸素欠陥を修復するための酸素アニールを行う工程を、膜形成を細かく分けて一回以上繰り返し行うことが示されており、刊行物発明における「前記Ta_(2)O_(5)膜の形成された基板に300℃の温度でUV-O_(3)アニールする段階」は、酸素空位を修復すること、つまり酸素欠陥を修復するという目的、作用・効果の点で、刊行物2の「酸素アニール」とは何ら異なるものではなく、しかも、刊行物1には、酸素空位を修復する過程は、励起酸素原子の膜中での拡散が律速過程であることが示されており、熱処理時間が短ければ、膜厚によっては、十分に酸素空位を修復できないことは当業者には容易に理解できる技術事項であるから、刊行物発明において、UV-O_(3)アニールによる酸素空位を修復する過程が励起酸素原子の膜中での拡散が律速過程であること、及び酸素空位の修復を十分なものとすることを考慮して、「蓄積キャパシタの下部電極が形成された第一導電型の基板にTa_(2)O_(5)膜を形成する段階と、 前記Ta_(2)O_(5)膜の形成された基板に300℃の温度でUV-O_(3)アニールする段階と」を一回以上繰り返し行い、その後に、「前記基板を乾燥酸素雰囲気中、800℃でアニールする段階」を行うようにすることで、本願発明の如く、「前記第1段階及び第2段階を一回以上繰り返し施す第3段階と、 前記第3段階後、前記半導体基板を600℃?800℃の温度でドライ-O_(2)アニーリングする第4段階」を備えるものとすることは当業者が容易になし得たものである。 したがって、本願発明は、刊行物1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 6.むすび 以上のとおりであるから、本願は、請求項2ないし4に係る発明について検討するまでもなく、拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2008-06-04 |
| 結審通知日 | 2008-06-06 |
| 審決日 | 2008-06-25 |
| 出願番号 | 特願平8-223983 |
| 審決分類 |
P
1
8・
575-
Z
(H01L)
P 1 8・ 572- Z (H01L) P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 正山 旭 |
| 特許庁審判長 |
河合 章 |
| 特許庁審判官 |
北島 健次 井原 純 |
| 発明の名称 | 半導体素子のキャパシタ製造方法 |
| 代理人 | 服部 雅紀 |