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| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 G01R 審判 査定不服 2項進歩性 特許、登録しない。 G01R |
|---|---|
| 管理番号 | 1187963 |
| 審判番号 | 不服2005-10492 |
| 総通号数 | 109 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2009-01-30 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2005-06-07 |
| 確定日 | 2008-11-13 |
| 事件の表示 | 特願2002-260318「半導体集積回路」拒絶査定不服審判事件〔平成16年 4月 2日出願公開、特開2004-101242〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は、平成14年9月5日の出願であって、平成17年4月25日付け(発送日同年5月10日)で拒絶査定がなされ、これに対し、同年6月7日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。 第2 平成17年6月7日付けの手続補正についての補正却下の決定 [補正却下の決定の結論] 平成17年6月7日付けの手続補正を却下する。 [理由] 1 補正の内容 本件補正は、特許請求の範囲の請求項1の記載を、補正前の、 「【請求項1】メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、 前記メモリに対する試験動作時に、前記試験対象の機能ブロックからの待機信号に基づいて該メモリに供給するクロック信号を遅延させる遅延部と、 試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、 前記判定部の判定結果を保持して出力端子に出力する出力部とを、 備えたことを特徴とする半導体集積回路。」 から、補正後の、 「【請求項1】メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、 前記メモリに対する試験動作時に、前記制御部からの待機信号に基づいて該メモリに供給するクロック信号のサイクルを引き伸ばす遅延部と、 試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、 前記判定部の判定結果を保持して出力端子に出力する出力部とを、 備え、前記サイクルが引き伸ばされたクロック信号に応答して、前記メモリの読み出し時間または書込み時間が設定されることを特徴とする半導体集積回路。」(なお、下線部は補正箇所を示すために請求人が付したものである。) に補正する補正事項を含むものである。 上記補正事項のうち、補正前の「試験対象の機能ブロック」を、補正後の「制御部」へと補正する点については、待機信号WATが制御部21Cから与えられることが本願明細書及び図面の記載から明らかであるから、この点の補正は、平成18年改正前特許法第17条の2第4項第3号に規定する誤記の訂正を目的とするものに該当する。そして、補正前の「遅延部」を、補正後の「サイクルを引き伸ばす遅延部」と補正する点及び「前記サイクルが引き伸ばされたクロック信号に応答して、前記メモリの読み出し時間または書込み時間が設定される」の事項を追加する点の補正は、いずれも補正前の請求項1に記載した発明を特定するために必要な事項である「遅延部」について、その構成及び動作を具体的に限定したものであるから、平成18年改正前特許法第17条の2第4項第2号に規定する特許請求の範囲の減縮を目的とするものに該当する。 そこで、上記補正後の請求項1に記載されている事項により特定される発明(以下、「補正後第1発明」という。)が、特許出願の際独立して特許を受けることができるものであるか(平成18年改正前特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について、以下に検討する。 2 独立特許要件について (1)補正後第1発明を再掲する。 「【請求項1】メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、 前記メモリに対する試験動作時に、前記制御部からの待機信号に基づいて該メモリに供給するクロック信号のサイクルを引き伸ばす遅延部と、 試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、 前記判定部の判定結果を保持して出力端子に出力する出力部とを、 備え、前記サイクルが引き伸ばされたクロック信号に応答して、前記メモリの読み出し時間または書込み時間が設定されることを特徴とする半導体集積回路。」 (2)引用例 原査定の拒絶の理由に引用された本願の出願前に頒布された刊行物である特開平6-3424号公報(以下、「引用例」という。)には、以下の事項が図面と共に記載されている。 ア 「【特許請求の範囲】・・・【請求項4】入力データを処理および/または記憶する複数の機能ブロックを備えた集積回路装置であって、前記複数の機能ブロックの良否をテストするための複数のテストデータを発生するテストデータ発生手段、前記複数のテストデータのうちの少なくとも1つを指定するとともに、前記複数の機能ブロックのうちの少なくとも1つをテスト対象ブロックとして指定する命令情報を発生するための命令情報発生手段、前記発生された命令情報を解読するデコーダ手段、前記デコーダ手段により解読された命令情報に応答して、前記テストデータ発生手段により発生された少なくとも1つのテストデータを前記テスト対象ブロックに転送するための経路、前記デコーダ手段により解読された命令情報に応答して、前記テスト対象ブロックから出力される出力データを保持する出力データ保持手段と、前記テストデータ発生手段により発生されたテストデータを期待値データとして保持する期待値保持手段、および前記出力データ保持手段により保持された出力データと前記期待値保持手段により保持された期待値データとの比較に基づいてテスト対象ブロックの良否を判定する判定手段とを含むことを特徴とする集積回路装置。」 イ 「【0001】【産業上の利用分野】この発明は、入力データを処理および/または記憶する複数の機能ブロックの動作テストを行なうことのできる集積回路装置、および集積回路装置に組込まれるテストデータ発生回路に関し、特にテスト時間の短縮とテストコストの低減を図れる集積回路装置およびテストデータ発生回路に関するものである。」(段落【0001】) ウ 「【0076】【実施例】図1はこの発明に係る集積回路装置の一実施例を示すブロック図である。図1に示す集積回路装置は、外部的に発生された命令情報を入力するための外部端子EXTと、集積回路装置の動作を制御するための内部メモリ98と、命令情報99を保持するための命令レジスタ100と、命令レジスタ100の出力をデコードするためのデコーダ101と、データ発生器110と、入力レジスタ210および211と、機能ブロック220および221と、出力レジスタ230および231と、外部インターフェイス部240、およびデータバス270を含む。 【0077】デコーダ101は、命令情報を解読し、指定されたデータソースを制御するとともにデータの転送制御を行なうための信号を発生する。この信号は、データ発生器110、入力レジスタ210および211、データレジスタ230および231、外部インターフェイス240などに与えられる。 【0078】データ発生器110は、データ伝搬経路321を介してデータバス270に接続され、デコーダ101からの制御信号300に応答して、テストデータを発生する。 【0079】入力レジスタ210は、データ伝搬経路322を介してデータバス270に接続され、デコーダ101からの制御信号301に応答して、データバス270からのデータを保持する。 【0080】入力レジスタ211は、データ伝搬経路323を介してデータバス270に接続され、デコーダ101からの制御信号303に応答してデータバス270からのデータを保持する。 【0081】出力レジスタ230は、データ伝搬経路325を介してデータバス270に接続され、デコーダ101からの制御信号302に応答して機能ブロック220からの出力データを保持し、この保持したデータをデータ伝搬経路325を介してデータバス270に出力する。 【0082】出力レジスタ231はデータ伝搬経路326を介してデータバス270に接続され、デコーダ101からの制御信号304に応答して機能ブロック221からの出力データを保持し、この保持したデータをデータ伝搬経路326を介してデータバス270に出力する。 【0083】外部インターフェイス部240は、データ伝搬経路320を介してデータバス270に接続され、かつデータ伝搬経路324を介してデータ入出力端子Di/Dｏに接続される。この外部インターフェイス部240は、デコーダ101からの制御信号305に応答して、データバス270と外部データ入出力端子Di/Dｏとのデータの入出力制御を行なう。 ・・・ 【0087】次に、図1に示した集積回路装置によるテスト動作を説明する。まず、図2に示す命令情報99が外部テスト端子EXTまたは内部メモリ98から命令レジスタ100に入力される。命令レジスタ100は、命令情報99を保持する。保持された命令情報は、デコーダ110によりデコードされ、指定されたデータソースを制御するための制御信号、データソースにより発生されたテストデータを指定された機能ブロック(テスト対象ブロック)に転送するための制御信号、機能ブロックを動作させるための制御信号などが発生される。 【0088】次に図2の命令情報による各種のテスト例を説明する。 【0089】まず厳しい使用条件で長時間連続動作させることにより、早期に不良を出させるバーンインテストを行なう場合には、次のようにする。図2に示した命令情報のオペコードにリピート命令(同一命令を設定回数だけ繰返し実行する)やジャンプ命令による無限ループ処理のみを設定すれば、データ発生器110のデータを1個以上のテスト対象ブロック210、211、および外部インターフェイス部240への入力として使用することが容易になる。それにより従来のごとく高温室を必要とする大型のバーンインテスト装置を用いなくても、バーンインテスト装置を用いたのと等価なテストを行なうことができる。・・・ 【0092】以上のテスト動作をすべて命令によって制御することにより大型テスタ用のテストプログラム開発に多くの時間を費やすことなく、集積回路装置内部の機能テストが集積回路装置のアプリケーションプログラムによって実行できる。」(段落【0076】?【0092】) エ 「【0093】図3は、この発明に係る集積回路装置の第2の実施例を示すブロック図である。図3に示す集積回路装置は、図1に示した集積回路装置に、期待値保持部400、出力データ保持部401、一致検出部402、およびテスト結果保持部500が追加されている。期待値保持部400は、データバス270に接続され、デコーダ110からの制御信号308に応答して、期待値データを保持する。この期待値データは、データ発生器110により発生されるテストデータあるいは他のレジスタ、メモリ、外部インターフェイスなどからのデータである。出力データ保持部401は、データバス270に接続され、デコーダからの制御信号306に応答して、テスト対象ブロックの出力データを保持する。一致検出部402は、期待値保持部400に保持された値と出力データ保持部401に保持された値との一致/不一致を検出し、良/不良判定結果を出力する。テスト結果保持部500は、デコーダ101からの制御信号307に応答して、一致検出部402の出力を保持する。 【0094】次に図3に示した集積回路装置の動作について説明する。ここでは、説明を簡単化するために、機能ブロック220をメモリとし、このメモリをテストするときの動作について説明する。このテストに必要な入力データは、データ発生器110の出力を使用する。また、命令情報は、機能ブロック220を動作させるオペレーションコード(メモリの場合には書込命令)と、データ発生器110を指定するデータソースコード、データの送り先として機能ブロック220とそのアドレスを指定するデスティネーションコードを格納する。この命令情報は、命令レジスタ100に入力される。一般に、命令情報は、内部メモリ(命令メモリ)から読出される場合と集積回路装置外部から設定される場合とがある。内部メモリは、テストを行なうための特別の命令ではなく、通常動作を行なわせる命令であり、この実施例では、通常動作の命令をテストの際に用いている。 【0095】命令レジスタ100の出力は、デコーダ101により解読される。解読結果に従って、制御信号300が活性化され、データ発生器110の出力がデータバス270に送出される。このデータ発生器110のデータは、命令によってテストに必要な値に設定できる。他方、制御信号301が活性化されており、機能ブロック220の入力レジスタ210がデータバス上のデータを取込むことができる。機能ブロック220では、オペレーションコードに従って、この入力レジスタ210のデータを所定のアドレスに書込む。次にこの同一アドレスのデータを読出す命令を実行すると、その結果は出力レジスタ230に取込まれる。次に、データ発生器110のデータを期待値保持部400へ転送する命令、および出力レジスタ230の値を出力データ保持部401に転送する命令を実行させる。一致検出部402において、機能ブロック220の機能が正常か異常かテストされる。テスト結果は、テスト結果保持部500に保持される。このテスト結果保持部500の値は、命令によってデータバス270に送出され、さらに外部インターフェイス部240を通して外部に出力される。 【0096】以上の動作を機能ブロック220(メモリ)の全アドレスについて行なうことにより、メモリテストが完了する。」(段落【0093】?【0096】) 上記エから、図3に示された第2の実施例の集積回路装置では、機能ブロック220をメモリとしたものが読み取れ、また、期待値保持部400、出力データ保持部401、一致検出部402及びテスト結果保持部500が追加された以外の部分は、図1に示された一実施例の集積回路装置と同じであることが読み取れる。同じく、上記エの記載「内部メモリは、テストを行なうための特別の命令ではなく、通常動作を行なわせる命令であり、この実施例では、通常動作の命令をテストの際に用いている。」から、通常動作時には予め定められたプログラムに従って、通常動作を行わせる命令を内部メモリから読み出し機能ブロック220、221を制御することが読み取れる。 したがって、引用例には次のとおりの発明(以下、「引用発明」という。)が記載されているものと認める。 【引用発明】 「メモリとしての機能ブロック220を含む複数の機能ブロック220、221と、通常動作時に、予め定められたプログラムに従って、通常動作を行わせる命令として内部メモリ98から命令情報を読み出し、命令レジスタ100に入力し、命令レジスタ100の出力は、デコーダ101で解読され、解読結果にしたがって、制御信号301?305を出力して、機能ブロック220、221を制御し、テスト時には、内部メモリ98から読み出された命令情報を、命令レジスタ100に入力し、命令レジスタ100の出力は、デコーダ101で解読され、解読結果にしたがって、制御信号300?308を出力して、機能ブロック220、221のテストを制御する内部メモリ98・命令レジスタ100・デコーダ101とを有する集積回路装置において、 テスト時に、命令情報は、内部メモリ98から読み出され、命令レジスタ100に入力され、命令レジスタ100の出力は、デコーダ101で解読され、解読結果にしたがって、制御信号300?308が出力され、制御信号300?308に応じてテスト対象ブロック220、221の出力データを出力データ保持部401に保持し、制御信号300?308に応じてデータ発生器110のデータを期待値保持部400に保持し、出力データ保持部401に保持された値と期待値データ保持部400に保持された値とを比較して一致/不一致の検出により良/不良をテストする一致検出部402と、 テスト結果をテスト結果保持部500に保持し、テスト結果保持部500の値を外部に出力する外部インターフェイス部240とを、 備えた集積回路装置。」 (3)対比 補正後第1発明と引用発明とを対比する。 ア 引用発明の「メモリとしての機能ブロック220を含む複数の機能ブロック220、221」、「集積回路装置」は、それぞれ、補正後第1発明の「メモリを含む複数の機能ブロック」、「半導体集積回路」に相当する。 イ 引用発明の「通常動作時に、予め定められたプログラムに従って、通常動作を行わせる命令として内部メモリ98から命令情報を読み出し、命令レジスタ100に入力し、命令レジスタ100の出力は、デコーダ101で解読され、解読結果にしたがって、制御信号301?305を出力して、機能ブロック220、221を制御し」、「テスト時には、内部メモリ98から読み出された命令情報を、命令レジスタ100に入力し、命令レジスタ100の出力は、デコーダ101で解読され、解読結果にしたがって、制御信号300?308を出力して、機能ブロック220、221のテストを制御する」、「内部メモリ98・命令レジスタ100・デコーダ101」は、それぞれ、補正後第1発明の「通常動作時には予め定められたプログラムに従って該機能ブロックを制御し」、「試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する」、「制御部」に相当する。 ウ 引用発明では、制御信号300?308に応じてテスト対象ブロック220、221の出力データを出力データ保持部401に保持し、制御信号300?308に応じてデータ発生器110のデータを期待値保持部400に保持し、出力データ保持部401に保持された値と期待値データ保持部400に保持された値とを比較するのであるから、引用発明の「出力データ保持部401に保持された値」、「期待値データ保持部400に保持された値」は、それぞれ、補正後第1発明の「試験対象の機能ブロックから出力されるデータ」、「期待値データ」に相当し、さらに、引用発明の「一致/不一致の検出により良/不良をテストする一致検出部402」は、補正後第1発明の「機能ブロックの機能の良否を判定する判定部」に相当する。 エ 引用発明では、テスト結果をテスト結果保持部500に保持し、テスト結果保持部500の値を外部に出力する外部インターフェイス部240を備えているから、引用発明の「テスト結果保持部500及び外部インターフェイス部240」が、補正後第1発明の「判定結果を保持して出力端子に出力する出力部」に相当する。 以上ア?エの考察から、両者は、次のとおりの一致点及び相違点を有する。 【一致点】 「メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、 試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、 前記判定部の判定結果を保持して出力端子に出力する出力部とを、 備え、 た半導体集積回路。」 【相違点】 補正後第1発明では、メモリに対する試験動作時に、制御部からの待機信号に基づいて該メモリに供給するクロック信号のサイクルを引き伸ばす遅延部をさらに備え、前記サイクルが引き伸ばされたクロック信号に応答して、前記メモリの読み出し時間または書込み時間が設定されるのに対し、引用発明は、そのような遅延部を備えておらず、前記サイクルが引き伸ばされたクロック信号に応答して、前記メモリの読み出し時間または書込み時間が設定されるものではない点。 (4)判断 上記相違点について検討する。 例えば、本願出願前に頒布された刊行物である特開2001-43688号公報(以下「周知例1」という。)には、次のような事項が記載されている。 ア 「【0002】【発明の属する技術分野】本発明は広く半導体装置に関し、より詳しくは、半導体装置、特に、フラッシュメモリ装置のような不揮発性半導体記憶装置の内部クロック信号を制御するクロック制御回路に関する。」(段落【0002】) イ 「【0005】【発明が解決しようとする課題】読み出しおよび書き込み動作の速度は、高性能フラッシュメモリ装置を実現するために、しばしば増大される。読み出し動作の速度を増大する方法の1つは、同期である。読み出し動作を外部クロックに同期させることで、読み出し動作の速度が改善される。しかしながら、条件によっては、特定の読み出し動作を行うのは他の読み出し動作より長くかかるため、非同期条件が生じることがある。」(段落【0005】) ウ 「【0009】【課題を解決するための手段】本発明は、外部クロック信号を受信して内部クロック信号を生成するクロック制御回路、クロック制御回路を使用する同期型フラッシュメモリ装置、および、外部クロック信号からこの内部クロック信号を生成する方法を提供する。生成された内部クロック信号は選択された数の外部クロックサイクルを阻止(遮断)する。外部クロックサイクル阻止の開始は、トリガ信号によってトリガされる。」(段落【0009】) エ 「【0019】II.クロック制御回路図1に関連して前に説明したように、読み出し動作を行うためには、所定の電圧レベルを適当なメモリセルに印加しなければならない。こうした読み出し電圧は、ワードおよびビット線を通じて印加される。ワードおよびビット線は、本質的に所定の線の抵抗および静電容量による遅延を組み込んでいる。読み出し動作の際、ワード線上の最後の組のメモリセルから次のワード線上の次の組のメモリセルへの遷移、すなわち、境界交差またはワード線の切り換えがある場合、こうした遅延は増大する。動作読み出し電圧レベルを1つのワード線から除去して別のワード線に印加しなければならないので、ワード線切り換えがある場合、読み出し動作は、同じワード線の1つのメモリセルから別のメモリセルへの読み出し動作の2倍かかることが多い。換言すると、データ感知は、外部クロック信号3の1クロック周期より長くかかることになる。 【0020】データ感知のための追加時間を提供するため、内部クロック信号7が図2のクロック制御回路2によって生成される。内部クロック信号7は、外部クロック信号に同期するが、1つかそれ以上の阻止されたクロックサイクルを含んでいる。」(段落【0019】?【0020】) オ 「【0031】インバータ142の入力であるクロックトリガ信号は、内部クロック信号7の生成時に何個の外部クロックサイクルが阻止されるかの情報を含む。インバータ142の出力は、1つかそれ以上の外部ブロックサイクルが阻止された内部クロック信号7である。図7は、図2?図6のクロック制御回路2の動作を要約するタイミング図である。外部クロック信号タイミング図82、トリガ信号タイミング図84、第1の時間遅延トリガ信号86、第2の時間遅延トリガ信号88、および、内部クロック信号タイミング図90が示される。 【0032】タイミング図から見られるように、トリガ信号5がハイになると、第1の時間遅延トリガ信号L_(0)は、外部クロック信号3の立ち上がりエッジでローになる。第1の時間遅延トリガ信号L_(0)がローになると、第2の時間遅延トリガ信号L_(1)は、外部クロック信号3の立ち上がりエッジでローになる。時間遅延信号L_(0)およびL_(1)の両方がクロック阻止信号B1およびB2を使用して実現される場合、2つの隣接クロックサイクルは、外部クロック信号3に対して内部クロック信号7から阻止される。従って、図7に例示されるように、内部クロック信号は、外部クロック信号に類似または同期している。しかし、内部クロック信号7は、2つの欠落クロックサイクルを含んでいる。クロックサイクルを除去することで、読み出しまたはデータ感知動作のための追加時間が提供される。」(段落【0031】?【0032】) カ 「【0045】図10では、EXSNS信号、TRG信号、A_(0)信号、ATD信号、SNS信号、並びに、内部および外部クロック信号のタイミング図がこれらの信号の相互作用とデータ・タイミング制御回路15の動作を例示する。・・・ 【0046】センスアンプは、SNS信号の立ち下がりエッジでメモリセルの読み出しを停止するようトリガされる。標準読み出し動作の場合、センスアンプにはメモリセルを読み出すために2つの外部クロックサイクルが与えられるものと想定される。図10では、TRG信号が外部クロック信号の立ち上がりエッジでハイである場合、次の内部クロックサイクルはスキップされる。・・・従って、余分の外部クロックサイクルだけ内部クロック信号を遅延することで、センスアンプには読み出し動作を行う追加時間が提供される。」(段落【0045】?【0046】) 上記記載ア?カによれば、図7に示された内部クロック信号INTCLは2つの欠落クロックサイクルを含んでおり、図10に示された内部クロック信号INTCLは1つの欠落クロックサイクルを含んでおり、これらの1又は2クロック周期だけ遅延された内部クロック信号はメモリの読み出し動作又は書き込み動作を行う追加時間を提供するためにメモリに供給されるものであるから、メモリの読み出し又は書き込み動作時にメモリに供給されるクロック信号を1又は2クロック周期だけ遅延させる遅延部を設け、1又は2クロック周期だけ遅延されたクロック信号に応答して、メモリへの読み出し又は書き込み動作時間を設定する点は周知技術と認められ、当該1又は2クロック周期だけ遅延させることは、補正後第1発明のサイクルを引き延ばすことに相当する。したがって、引用発明のメモリとしての機能ブロック220の読み出し又は書き込み動作時に、前記周知の遅延部を採用し、1又は2クロック周期だけ遅延されたクロック信号に応答して、メモリへの読み出し又は書き込み動作時間を設定するようにして、補正後第1発明の相違点に係る特定事項のごとく構成することは当業者が容易になし得たものである。 そして、補正後第1発明の奏する作用効果についても、上記引用例に記載された事項及び周知技術から当業者が予測できる範囲内のものにすぎない。 (5)むすび 以上のとおりであるから、補正後第1発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。 よって、本件補正は、平成18年改正前特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明 平成17年6月7日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし4に係る発明は、平成15年12月22日付け手続補正書の特許請求の範囲の請求項1ないし4に記載された事項により特定されるとおりのものと認められるところ、本願の請求項1に係る発明(以下、「本願第1発明」という。)は次のとおりである。 「【請求項1】メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、 前記メモリに対する試験動作時に、前記試験対象の機能ブロックからの待機信号に基づいて該メモリに供給するクロック信号を遅延させる遅延部と、 試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、 前記判定部の判定結果を保持して出力端子に出力する出力部とを、 備えたことを特徴とする半導体集積回路。」 なお、上記「第2」の「1 補正の内容」に記載したとおり、請求項1に記載されている「『試験対象の機能ブロック』からの待機信号」は、「『制御部』からの待機信号」の誤記と認める。 第4 引用例 原査定の拒絶の理由に引用された引用例(特開平6-3424号公報)、並びに、その記載事項及び引用発明は、上記「第2」の「2(2)引用例」に記載したとおりである。 第5 対比 本願第1発明と引用発明とを対比すると、上記「第2」の「2(3)対比」と同様にして、両者は、次の一致点及び相違点を有する。 【一致点】 「メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、 試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、 前記判定部の判定結果を保持して出力端子に出力する出力部とを、 備えた半導体集積回路。」 【相違点】 本願第1発明では、メモリに対する試験動作時に、制御部からの待機信号に基づいて該メモリに供給するクロック信号を遅延させる遅延部をさらに備えるのに対し、引用発明は、そのような遅延部を備えていない点。 第6 判断 上記相違点について検討する。 例えば、原査定の理由に引用された本願出願前に頒布された刊行物である特開2001-243800号公報、及び、上記周知例1に記載されているように、メモリの読み出し又は書き込み動作時にメモリに供給されるクロック信号を遅延させる遅延部を設ける点は周知技術であるから、引用発明のメモリとしての機能ブロック220の読み出し又は書き込み動作時に、前記周知の遅延部を採用して、本願第1発明の相違点に係る特定事項のごとく構成することは当業者が容易になし得たものである。 そして、本願第1発明の奏する作用効果についても、上記引用例に記載された事項及び周知技術から当業者が予測できる範囲内のものにすぎない。 第7 むすび 以上のとおりであるから、本願第1発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により特許を受けることができない。 そして、本願第1発明が特許を受けることができないものであるから、その余の請求項2ないし4に係る発明について判断を示すまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する 。 |
| 審理終結日 | 2008-09-03 |
| 結審通知日 | 2008-09-09 |
| 審決日 | 2008-09-29 |
| 出願番号 | 特願2002-260318(P2002-260318) |
| 審決分類 |
P
1
8・
121-
Z
(G01R)
P 1 8・ 575- Z (G01R) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 羽飼 知佳、関根 洋之 |
| 特許庁審判長 |
杉野 裕幸 |
| 特許庁審判官 |
岡田 卓弥 下中 義之 |
| 発明の名称 | 半導体集積回路 |
| 代理人 | 鈴木 弘一 |