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審決分類 審判 査定不服 特36条4項詳細な説明の記載不備 特許、登録しない(前置又は当審拒絶理由) H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない(前置又は当審拒絶理由) H01L
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない(前置又は当審拒絶理由) H01L
審判 査定不服 特174条1項 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1188480
審判番号 不服2005-16336  
総通号数 109 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-01-30 
種別 拒絶査定不服の審決 
審判請求日 2005-08-25 
確定日 2008-11-27 
事件の表示 特願2000-288324「絶縁ゲート型半導体装置」拒絶査定不服審判事件〔平成14年 4月 5日出願公開、特開2002-100770〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成12年9月22日の出願であって、平成17年7月19日付けで拒絶査定がなされ、これに対して同年8月25日に拒絶査定に対する審判請求がなされるとともに、同年9月16日付けで手続補正がなされ、その後当審において、平成18年8月22日付けで審尋がなされ、それに対して、同年10月30日付けで回答書が提出され、平成20年1月23日付けで、平成17年9月16日付け手続補正が却下され、同年2月6日付けで最後の拒絶理由が通知され、その指定期間内の同年4月14日に意見書及び手続補正書が提出されたものである。

第2 平成20年4月14日付けの手続補正(以下、「本件補正」という。)について
(1)本件補正の内容
本件補正は、補正前の請求項1を補正後の請求項1とし、補正前の請求項6を削除するとともに、補正前の請求項7を補正後の請求項6とし、なおかつ、補正前の請求項7が引用する請求項1ないし6を補正後の請求項1ないし5とし、補正前の明細書の【0015】、【0052】ないし【0054】を補正後の明細書の【0015】、【0052】ないし【0054】と補正するものであって、補正後の請求項1、6及び明細書の【0015】、【0052】ないし【0054】は以下のとおりである。
「【請求項1】 高抵抗の第1導電型ベース層と、
この第1導電型ベース層の表面に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面から前記第2導電型ベース層を貫通し、前記第1導電型ベース層内部の一定の深さに達するように形成された複数の溝と、
前記第2導電型ベース層の表面で、前記第2導電型ベース層とともに前記溝に接して選択的に形成された第1導電型エミッタ層と、
ゲート絶縁膜を介して前記溝を埋め込むように形成されたゲート電極と、
前記ゲート電極の誘起により反転している状態で、前記第1導電型エミッタ層から前記第1導電型ベース層に第1導電型キャリアを注入するチャネル領域と、
前記第2導電型ベース層の表面及び前記第1導電型エミッタ層の表面に、これらを電気的に接続するように形成され、前記第2導電型ベース層と前記第1導電型エミッタ層との間のビルトイン電圧により、前記第1導電型エミッタ層への流入が阻止された前記第2導電型キャリアの電流を排出する第1の主電極と、
前記第1導電型ベース層の下面に形成され、前記第1導電型ベース層に第2導電型キャリアを注入する第2導電型エミッタ層と、
この第2導電型エミッタ層に接して形成された第2の主電極とを具備し、
オン状態における前記第1導電型ベース層から前記第2導電型ベース層への前記第2導電型キャリアの流れを部分的に制御して、前記第1導電型エミッタ層から前記第1導電型ベース層への前記第1導電型キャリアの注入効率を増加させ、且つ、オン状態のままで、オフ状態に印加される電圧が前記第1の主電極と前記第2の主電極の間に印加された場合でも、前記第2導電型キャリアの前記第1導電型エミッタ層への流入が阻止され、
前記第2導電型ベース層は下部に隣接して第1導電型バリア層を具備することを特徴とする絶縁ゲート型半導体装置。」
「【請求項6】 前記絶縁ゲート型半導体装置は、圧接型パッケージにアセンブリされたことを特徴とする請求項1乃至5のいずれか1つに記載の絶縁ゲート型半導体装置。」
「【0015】
具体的には本発明の絶縁ゲート型半導体装置は、高抵抗の第1導電型ベース層と、この第1導電型ベース層の表面に形成された第2導電型ベース層と、前記第2導電型ベース層の表面から前記第2導電型ベース層を貫通し、前記第1導電型ベース層内部の一定の深さに達するように形成された複数の溝と、前記第2導電型ベース層の表面で、前記第2導電型ベース層とともに前記溝に接して選択的に形成された第1導電型エミッタ層と、ゲート絶縁膜を介して前記溝を埋め込むように形成されたゲート電極と、前記ゲート電極の誘起により反転している状態で、前記第1導電型エミッタ層から前記第1導電型ベース層に第1導電型キャリアを注入するチャネル領域と、前記第2導電型ベース層の表面及び前記第1導電型エミッタ層の表面に、これらを電気的に接続するように形成され、前記第2導電型ベース層と前記第1導電型エミッタ層との間のビルトイン電圧により、前記第1導電型エミッタ層への流入が阻止された前記第2導電型キャリアの電流を排出する第1の主電極と、前記第1導電型ベース層の下面に形成され、前記第1導電型ベース層に第2導電型キャリアを注入する第2導電型エミッタ層と、この第2導電型エミッタ層に接して形成された第2の主電極とを具備し、
オン状態における前記第1導電型ベース層から前記第2導電型ベース層への前記第2導電型キャリアの流れを部分的に制御して、前記第1導電型エミッタ層から前記第1導電型ベース層への前記第1導電型キャリアの注入効率を増加させ、且つ、オン状態のままで、オフ状態に印加される電圧が前記第1の主電極と前記第2の主電極の間に印加された場合でも、前記第2導電型キャリアの前記第1導電型エミッタ層への流入が阻止され、前記第2導電型ベース層は下部に隣接して第1導電型バリア層を具備することを特徴とする。 さらに、前記第2導電型ベース層は向かい合った一対の前記溝により画定され、前記溝における第1導電型ベース層内部の一定の深さをD(m)、前記一対の溝で規定された前記第2導電型ベース層の幅をW(m)、前記一対の溝の間に設けられた前記第1の主電極に接する前記第2導電型ベース層と、それと隣り合った別の一対の溝の中に設けられた前記第1の主電極に接する前記第2導電型ベース層との間の距離をC(m)、前記第1導電型エミッタ層下部の前記第2導電型ベース層のシート抵抗をRp(Ω/square)、前記第1導電型エミッタ層の前記溝と平行な方向の幅をd1(m)とするとき、Rp×(d1)^(2)≦2×10^(-7)、W/(C×D)≦1×10^(5)(m^(-1))の条件を満たすことを特徴とする。」
「【0052】
しかし、高電圧の短絡事故時において電流が増加し、N型エミッタ層5の直下におけるP型ベース層2のシート抵抗Rpと電流Iの積が、前記ビルトイン電圧(0.5V)を超えられるようになれば、ラッチアップを生じる恐れがある(ここで、電流Iは、短絡電流Isc(A/m^(2))×N型エミッタ層5のX方向の幅(d1)^(2)で表される)。理論解析の結果、このようなラッチアップはRp×(dl)^(2)を一定の範囲に抑えれば発生しないことが明らかになり、その範囲を定める数値が試作結果との対比から求められた。
【0053】
図4は、高電圧においてラッチアップを生じない本発明の絶縁ゲート型半導体装置の試作品の短絡電流Iscとシート抵抗Rpとの対比を示す図である。
【0054】
本発明の絶縁ゲート型半導体装置において、ラッチアップが生じないための条件は、シート抵抗Rpと電流Iの積が、次式のように、ビルトイン電圧(0.5V)以下であればよい。
Rp×Isc×(d1)^(2)≦0.5
ここで、通常使用する電流密度が10^(6)(A/m^(2))であるとすると、短絡時の電流密度は、図4に示すように、通常時の2乃至5倍となる。そこで、上式の短絡電流Iscとして、図4に示す最大の短絡電流、例えば5×10^(6)(A/m^(2))を代入して変形すると、上式は
Rp×(d1)^(2)≦1×10^(-7)となる。さらに、ラッチアップ耐性の余裕を考慮して次式のようになる。
Rp×(d1)^(2)≦2×10^(-7) …(1)
一方、ラッチアップを抑えて素子の耐圧を高める他、IE効果を高めて高抵抗のN^(-)ベース層の伝導度変調を増加させ、素子のオン抵抗を低減することも重要な課題である。また、オン抵抗を下げながら同時に短絡電流Iscを低減すれば、短絡電流Iscによる素子の熱破壊を回避することができる。論理解析の結果IE効果を高めるにはW/(C×D)を一定値の範囲内にすればよいことが明らかにされ、その範囲を定める数値が試作結果との対比から求められた。」

(2)補正内容の整理
補正事項1
補正事項1-1
補正前の請求項1の「最大の電圧」を、補正後の請求項1の「電圧」と補正すること。
補正事項1-2
補正前の請求項1の「前記第2導電型ベース層と前記第1導電型エミッタ層との間のビルトイン電圧が維持され、」を削除すること。
補正事項1-3
補正前の請求項1の「ことを特徴とする」の前に、「、前記第2導電型ベース層は下部に隣接して第1導電型バリア層を具備する」を追加すること。
補正事項2
補正前の請求項6を削除するとともに、補正前の請求項7を補正後の請求項6とし、なおかつ、補正前の請求項7が引用する請求項1乃至6を補正後の請求項6が引用する請求項1乃至5と補正すること。
補正事項3
補正前の明細書の【0015】を、補正後の明細書の【0015】と補正すること。
補正事項4
補正前の明細書の【0052】を、補正後の明細書の【0052】と補正すること。
補正事項5
補正前の明細書の【0053】を補正後の明細書の【0053】と補正すること。
補正事項6
補正前の明細書の【0054】を補正後の明細書の【0054】と補正すること。

(3)本件補正についての検討
補正事項1について
補正事項1-1についての補正は、補正前の請求項1の「最大の電圧」の「最大の」を削除しており、特許請求の範囲の拡張をしているから、特許法第17条の2第4項各号のいずれを目的とするものにも該当しない。
補正事項1-2についての補正は、補正前の請求項1の「前記第2導電型ベース層と前記第1導電型エミッタ層との間のビルトイン電圧が維持され、」を削除しており、特許請求の範囲の拡張をしているから、特許法第17条の2第4項各号のいずれを目的とするものにも該当しない。
補正事項1-3についての補正は、補正前の請求項6に記載された発明を特定するための事項を補正前の請求項1に追加しているが、補正前の請求項6は、補正前の請求項1ないし5を引用するものであり、実質的には、補正前の請求項6の構成を有さないものについての削除を行うものであるから、請求項の削除を目的とするものに該当する。
したがって、補正事項1-1及び補正事項1-2を含む補正事項1についての補正は、特許法第17条の2第4項各号のいずれを目的とするものにも該当しない。

補正事項2について
補正事項2についての補正は、補正前の請求項6を削除すると共に、補正前の請求項7を補正後の請求項6として項番を繰り上げ、なおかつ、補正前の請求項7が引用する請求項1乃至6を補正後の請求項6が引用する請求項1乃至5と補正するものであるから、請求項の削除及び明りょうでない記載の釈明を目的とするものに該当する。

補正事項3について
補正事項3についての補正は、補正前の明細書の【0015】に記載された、補正前の請求項1に対応する記載を、補正後の請求項1に対応する記載とするものである。

補正事項4について
補正事項4についての補正は、補正前の明細書の【0052】の「電流」を「電流I」とし、「(ここで、電流Iは、短絡電流Isc(A/m^(2))×N型エミッタ層5のX方向の幅(d1)^(2)で表される)。」との記載を追加するものであるが、願書に最初に添付した明細書又は図面には、「電流I」が「短絡電流Isc(A/m^(2))×N型エミッタ層5のX方向の幅(d1)^(2)」で表されることは記載されておらず、また、願書に最初に添付した明細書又は図面から自明な事項であるとも認められない。
したがって、補正事項4についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものではない。

補正事項5について
補正事項5についての補正は、補正前の明細書の【0053】の「図4を用いて、本発明の絶縁ゲート型半導体装置がラッチアップを生じないための条件式は次のように与えられる。」なる記載を削除するものであるから、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。

補正事項6について
補正事項6についての補正は、補正前の明細書の【0054】を、補正後の明細書の【0054】である「本発明の絶縁ゲート型半導体装置において、ラッチアップが生じないための条件は、シート抵抗Rpと電流Iの積が、次式のように、ビルトイン電圧(0.5V)以下であればよい。
Rp×Isc×(d1)^(2)≦0.5
ここで、通常使用する電流密度が10^(6)(A/m^(2))であるとすると、短絡時の電流密度は、図4に示すように、通常時の2乃至5倍となる。そこで、上式の短絡電流Iscとして、図4に示す最大の短絡電流、例えば5×10^(6)(A/m^(2))を代入して変形すると、上式は
Rp×(d1)^(2)≦1×10^(-7)となる。さらに、ラッチアップ耐性の余裕を考慮して次式のようになる。
Rp×(d1)^(2)≦2×10^(-7) …(1)
一方、ラッチアップを抑えて素子の耐圧を高める他、IE効果を高めて高抵抗のN^(-)ベース層の伝導度変調を増加させ、素子のオン抵抗を低減することも重要な課題である。また、オン抵抗を下げながら同時に短絡電流Iscを低減すれば、短絡電流Iscによる素子の熱破壊を回避することができる。論理解析の結果IE効果を高めるにはW/(C×D)を一定値の範囲内にすればよいことが明らかにされ、その範囲を定める数値が試作結果との対比から求められた。」と補正するものであるが、願書に最初に添付した明細書又は図面には、「(Rp×d1)^(2)≦2×10^(-7)」と記載されているだけで、その式の導出過程も「Rp×(d1)^(2)≦2×10^(-7)」との条件式も記載されておらず、また、願書に最初に添付した明細書又は図面から自明な事項であるとも認められないから、補正事項6についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものではない。

ここで、請求人は、平成20年4月14日付け意見書において、「(b)明細書の段落[0052][0053][0054]において、「Rp×(d1)^(2)≦2×10^(-7)」の式の根拠を補正致しました。絶縁ゲート型半導体装置において、ラッチアップが生じないための条件は、シート抵抗Rpと電流の積が、ビルトイン電圧(0.5V)以下である必要があります。電流Iは、短絡電流Isc(A/m^(2))×N型エミッタ層5のX方向の幅(d1)2と表されるため、ラッチアップが生じないための条件は、次式のようになります。
Rp×Isc×(d1)^(2)≦0.5
尚、N型エミッタ層5の直下における電流集中は、通常動作時、N型エミッタ層5の中央部となるためN型エミッタ層5のX方向の幅はd1/2とすべきですが、短絡時は、何処に電流集中が発生するか分からないため、安全策としてN型エミッタ層5のX方向の幅はd1で表しています。
ここで、通常使用する電流密度が段落0056に記載されていますように、10^(6)(A/m^(2))であるとすると、短絡時の電流密度は、通常時の2乃至5倍となります。そこで、短絡電流Iscとして、図4に示す最大の短絡電流、5×10^(6)(A/m^(2))を上式に代入して変形すると、上式はRp×(d1)^(2)≦1×10^(-7)となります。さらに、ラッチアップ耐性の余裕を考慮して数値を定めた結果、
Rp×(d1)^(2)≦2×10^(-7)が導出されます。
段落[0052][0053][0054]の補正は、拒絶理由通知に係る拒絶の理由に対応するものであり、明りょうでない記載を釈明するものです。また、これらの補正は、願書に最初に添付した明細書又は図面に記載されたものであり、新規事項を追加するものではありません。この補正により、上記理由(3)(4)に基づく拒絶は解消されたものと思料致します。」と主張しているので、検討する。
願書に最初に添付した明細書又は図面には、上記ラッチアップを生じないための条件式を導き出す過程及び「Rp×(d1)^(2)≦2×10^(-7)」は記載されておらず、単に、「(Rp×d1)^(2)≦2×10^(-7)」としか記載されていないし、また、補正後の明細書の【0052】ないし【0054】に記載された事項が、願書に最初に添付した明細書又は図面から自明な事項であるとも認められない。したがって、請求人の主張は採用できない。

したがって、補正事項1、補正事項4、補正事項6についての補正を含む本件補正は、特許法第17条の2第3項の規定の要件を満たしておらず、また、同法同条第4項各号に規定される、いずれを目的とするものにも該当しないから、同法第159条第1項において読み替えて準用する特許法第53条第1項の規定により却下されるべきものである。

第3 本願明細書等
平成20年4月14日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし7に係る発明は、平成16年5月10日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし7に記載された事項により特定されるものであり、そのうちの請求項1、2に係る発明は、その請求項1、2に記載されている事項により特定される以下のとおりのものである。
「【請求項1】 高抵抗の第1導電型ベース層と、
この第1導電型ベース層の表面に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面から前記第2導電型ベース層を貫通し、前記第1導電型ベース層内部の一定の深さに達するように形成された複数の溝と、
前記第2導電型ベース層の表面で、前記第2導電型ベース層とともに前記溝に接して選択的に形成された第1導電型エミッタ層と、
ゲート絶縁膜を介して前記溝を埋め込むように形成されたゲート電極と、
前記ゲート電極の誘起により反転している状態で、前記第1導電型エミッタ層から前記第1導電型ベース層に第1導電型キャリアを注入するチャネル領域と、
前記第2導電型ベース層の表面及び前記第1導電型エミッタ層の表面に、これらを電気的に接続するように形成され、前記第2導電型ベース層と前記第1導電型エミッタ層との間のビルトイン電圧により、前記第1導電型エミッタ層への流入が阻止された前記第2導電型キャリアの電流を排出する第1の主電極と、
前記第1導電型ベース層の下面に形成され、前記第1導電型ベース層に第2導電型キャリアを注入する第2導電型エミッタ層と、
この第2導電型エミッタ層に接して形成された第2の主電極とを具備し、
オン状態における前記第1導電型ベース層から前記第2導電型ベース層への前記第2導電型キャリアの流れを部分的に制御して、前記第1導電型エミッタ層から前記第1導電型ベース層への前記第1導電型キャリアの注入効率を増加させ、且つ、オン状態のままで、オフ状態に印加される最大の電圧が前記第1の主電極と前記第2の主電極の間に印加された場合でも、前記第2導電型ベース層と前記第1導電型エミッタ層との間のビルトイン電圧が維持され、前記第2導電型キャリアの前記第1導電型エミッタ層への流入が阻止されていることを特徴とする絶縁ゲート型半導体装置。
【請求項2】 前記第2導電型ベース層は向かい合った一対の前記溝により画定され、前記溝により画定された領域における前記第2導電型ベース層と前記第1導電型ベース層の境界から前記溝の前記第1導電型ベース層内の端部までの距離をD(m)、前記一対の溝で規定された前記第2導電型ベース層の幅をW(m)、前記一対の溝の間に設けられた前記第1の主電極に接する前記第2導電型ベース層と、それと隣り合った別の一対の溝の中に設けられた前記第1の主電極に接する前記第2導電型ベース層との間の距離をC(m)、前記第1導電型エミッタ層下部の前記第2導電型ベース層のシート抵抗をRp(Ω/square)、前記第1導電型エミッタ層の前記溝と平行な方向の幅をd1(m)とするとき、Rp×(d1)^(2)≦2×10^(-7)、W/(C×D)≦1×10^(5)(m^(-1))の条件を満たすことを特徴とする請求項1記載の絶縁ゲート型半導体装置。」

また、平成16年5月10日付けの手続補正書により補正された明細書の【0015】、【0052】及び【0054】は、以下のとおりである。
「【0015】
具体的には本発明の絶縁ゲート型半導体装置は、高抵抗の第1導電型ベース層と、この第1導電型ベース層の表面に形成された第2導電型ベース層と、前記第2導電型ベース層の表面から前記第2導電型ベース層を貫通し、前記第1導電型ベース層内部の一定の深さに達するように形成された複数の溝と、前記第2導電型ベース層の表面で、前記第2導電型ベース層とともに前記溝に接して選択的に形成された第1導電型エミッタ層と、ゲート絶縁膜を介して前記溝を埋め込むように形成されたゲート電極と、前記ゲート電極の誘起により反転している状態で、前記第1導電型エミッタ層から前記第1導電型ベース層に第1導電型キャリアを注入するチャネル領域と、前記第2導電型ベース層の表面及び前記第1導電型エミッタ層の表面に、これらを電気的に接続するように形成され、前記第2導電型ベース層と前記第1導電型エミッタ層との間のビルトイン電圧により、前記第1導電型エミッタ層への流入が阻止された前記第2導電型キャリアの電流を排出する第1の主電極と、前記第1導電型ベース層の下面に形成され、前記第1導電型ベース層に第2導電型キャリアを注入する第2導電型エミッタ層と、この第2導電型エミッタ層に接して形成された第2の主電極とを具備し、オン状態における前記第1導電型ベース層から前記第2導電型ベース層への前記第2導電型キャリアの流れを部分的に制御して、前記第1導電型エミッタ層から前記第1導電型ベース層への前記第1導電型キャリアの注入効率を増加させ、且つ、オン状態のままで、オフ状態に印加される最大の電圧が前記第1の主電極と前記第2の主電極の間に印加された場合でも、前記第2導電型ベース層と前記第1導電型エミッタ層との間のビルトイン電圧が維持され、前記第2導電型キャリアの前記第1導電型エミッタ層への流入が阻止されていることを特徴とする。
さらに、前記第2導電型ベース層は向かい合った一対の前記溝により画定され、前記溝における第1導電型ベース層内部の一定の深さをD(m)、前記一対の溝で規定された前記第2導電型ベース層の幅をW(m)、前記一対の溝の間に設けられた前記第1の主電極に接する前記第2導電型ベース層と、それと隣り合った別の一対の溝の中に設けられた前記第1の主電極に接する前記第2導電型ベース層との間の距離をC(m)、前記第1導電型エミッタ層下部の前記第2導電型ベース層のシート抵抗をRp(Ω/square)、前記第1導電型エミッタ層の前記溝と平行な方向の幅をd1(m)とするとき、Rp×(d1)^(2)≦2×10^(-7)、W/(C×D)≦1×10^(5)(m^(-1))の条件を満たすことを特徴とする。」
「【0052】
しかし、高電圧の短絡事故時において電流が増加し、N型エミッタ層5の直下におけるP型ベース層2のシート抵抗Rpと電流の前記が、前記ビルトイン電圧(0.5V)を超えられるようになれば、ラッチアップを生じる恐れがある。理論解析の結果、このようなラッチアップはRp×(dl)^(2)を一定の範囲に抑えれば発生しないことが明らかになり、その範囲を定める数値が試作結果との対比から求められた。」
「【0054】
Rp×(d1)^(2)≦2×10^(-7) …(1)

一方、ラッチアップを抑えて素子の耐圧を高める他、IE効果を高めて高抵抗のN^(-)ベース層の伝導度変調を増加させ、素子のオン抵抗を低減することも重要な課題である。また、オン抵抗を下げながら同時に短絡電流Iscを低減すれば、短絡電流Iscによる素子の熱破壊を回避することができる。論理解析の結果IE効果を高めるにはW/(C×D)を一定値の範囲内にすればよいことが明らかにされ、その範囲を定める数値が試作結果との対比から求められた。」

第4 平成20年2月6日付けの最後の拒絶理由通知について
当審における、平成20年2月6日付けで通知した最後の拒絶理由の概要は以下のとおりである。
「(1)平成16年5月10日付けでした手続補正は、下記の点で願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものではないので、特許法第17条の2第3項の規定に適合しない。



・請求項1について
「オン状態のままで、オフ状態に印加される最大の電圧が前記第1の主電極と前記第2の主電極の間に印加された場合でも、前記第2導電型ベース層と前記第1導電型エミッタ層との間のビルトイン電圧が維持され、前記第2導電型キャリアの前記第1導電型エミッタ層への流入が阻止されている」という記載は、特に、「・・・印加される最大の電圧が・・・印加された場合でも、・・・ビルトイン電圧が維持されている」という記載を有する点で、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、自明な事項でもない。

・請求項2について
「Rp×(d1)^(2)≦2×10^(-7)」という記載は、願書に最初に添付した明細書又は図面に記載されている、「(Rp×d1)^(2)≦2×10^(-7)」とは、全く異なる記載であり、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、自明な事項でもない。

・【0052】段落について
「Rp×(d1)^(2)」という記載は、願書に最初に添付した明細書又は図面に記載されている、「(Rp×d1)^(2)」とは、全く異なる記載であり、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、自明な事項でもない。

・【0054】段落について
「Rp×(d1)^(2)≦2×10^(-7)」という記載は、願書に最初に添付した明細書又は図面に記載されている、「(Rp×d1)^(2)≦2×10^(-7)」とは、全く異なる記載であり、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、自明な事項でもない。

(2)[略]

(3)この出願は、明細書の発明の詳細な説明の記載が下記の点で不備のため、特許法第36条第4項に規定する要件を満たしていない。



請求項2に記載されている、「Rp×(d1)^(2)≦2×10^(-7)」の式の根拠が、発明の詳細な説明に記載しておらず、当業者が、その実施することができる程度に明確かつ十分に記載したものではない。

(4)この出願は、明細書の記載が下記の点で不備のため、特許法第36条第6項第2号に規定する要件を満たしていない。



請求項2に記載されている、「Rp×(d1)^(2)≦2×10^(-7)」なる式は、その技術的意味が不明確である。

<最後の拒絶理由通知とする理由>
最初の拒絶理由通知に対する応答時の補正によって通知することが必要になった拒絶の理由のみを通知する拒絶理由通知である。」

第5 検討
<理由(1)について>
請求項1について
請求項1の「オン状態のままで、オフ状態に印加される最大の電圧が前記第1の主電極と前記第2の主電極の間に印加された場合でも、前記第2導電型ベース層と前記第1導電型エミッタ層との間のビルトイン電圧が維持され、前記第2導電型キャリアの前記第1導電型エミッタ層への流入が阻止されている」という記載は、特に、「・・・印加される最大の電圧が・・・印加された場合でも、・・・ビルトイン電圧が維持されている」という記載を有する点で、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、願書に最初に添付した明細書又は図面の記載から、自明な事項でもない。

請求項2について
請求項2の「Rp×(d1)^(2)≦2×10^(-7)」という記載は、願書に最初に添付した明細書又は図面に記載されている、「(Rp×d1)^(2)≦2×10^(-7)」とは、全く異なる記載であり、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、願書に最初に添付した明細書又は図面の記載から、自明な事項でもない。

明細書の【0052】段落について
明細書の【0052】の「Rp×(d1)^(2)」という記載は、願書に最初に添付した明細書又は図面に記載されている、「(Rp×d1)^(2)」とは、全く異なる記載であり、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、願書に最初に添付した明細書又は図面の記載から、自明な事項でもない。

明細書の【0054】段落について
明細書の【0054】段落の「Rp×(d1)^(2)≦2×10^(-7)」という記載は、願書に最初に添付した明細書又は図面に記載されている、「(Rp×d1)^(2)≦2×10^(-7)」とは、全く異なる記載であり、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、願書に最初に添付した明細書又は図面の記載から、自明な事項でもない。

<理由(3)について>
「Rp×(d1)^(2)≦2×10^(-7)」の式の根拠が、本願明細書又は図面には記載されておらず、単に、ラッチアップを生じない条件式であると記載されているだけで、このような条件式を満たすことで従来技術に比較して十分な効果を奏するものであるのかについて具体的な実験結果等は何ら開示されておらず、当業者がその技術上の意義を理解できないから、本願の請求項2に係る発明が、当業者が実施できる程度に明確かつ十分に記載されていない。

<理由(4)について>
本願明細書には、「Rp×(d1)^(2)≦2×10^(-7)」の式の根拠が、本願明細書又は図面には記載されておらず、単に、ラッチアップを生じない条件式であると記載されているだけで、このような条件式を満たすことで従来技術に比較して十分な効果を奏するものであるのかについて具体的な実験結果等は何ら開示されていないから、その技術上の意義が不明である。
したがって、本願の請求項2に係る発明は明確でない。

よって、本件出願は、その特許請求の範囲請求項1及び2についての補正が、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものではないから、特許法第17条の2第3項に規定する要件を満たしておらず、また、本件出願は、特許請求の範囲及び発明の詳細な説明の記載が不備のため、特許法第36条第4項及び第6項に規定する要件を満たしていない。

第6 むすび
以上のとおりであるから、本願は、特許法第17条の2第3項の規定する要件並びに特許法第36条第4項及び第6項に規定する要件を満たしていないから、特許を受けることができない。
よって、結論のとおり、審決する。
 
審理終結日 2008-09-26 
結審通知日 2008-09-30 
審決日 2008-10-16 
出願番号 特願2000-288324(P2000-288324)
審決分類 P 1 8・ 537- WZ (H01L)
P 1 8・ 536- WZ (H01L)
P 1 8・ 55- WZ (H01L)
P 1 8・ 561- WZ (H01L)
最終処分 不成立  
前審関与審査官 岡 和久北島 健次  
特許庁審判長 河合 章
特許庁審判官 近藤 幸浩
井原 純
発明の名称 絶縁ゲート型半導体装置  
代理人 鈴江 武彦  
代理人 中村 誠  
代理人 橋本 良郎  
代理人 河野 哲  
代理人 村松 貞男  
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