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審決分類 審判 査定不服 特36条4項詳細な説明の記載不備 特許、登録しない。 G11C
管理番号 1188828
審判番号 不服2006-7178  
総通号数 109 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-01-30 
種別 拒絶査定不服の審決 
審判請求日 2006-04-13 
確定日 2008-12-04 
事件の表示 特願2000- 92226「半導体記憶装置」拒絶査定不服審判事件〔平成13年10月12日出願公開、特開2001-283583〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成12年3月29日の出願であって、平成18年3月3日付けで拒絶査定がなされ、これに対して同年4月13日に拒絶査定に対する審判請求がなされるとともに、同年5月12日付けで手続補正がなされ、その後、平成20年5月12日付けで審尋がなされ、同年7月18日付けで回答書が提出されたものである。

2.平成18年5月12日付けの手続補正(以下、「本件補正」という。)の適否について
(1)補正の内容
本件補正は、補正前の特許請求の範囲の請求項3及び4を削除するとともに、補正前の明細書の0032段落ないし0035段落、0088段落、及び0089段落を削除し、補正前の図面の図6を補正後の図面の図6と補正するものである。

(2)補正事項の整理
本件補正による補正事項を整理すると以下のとおりである。
a.補正事項1
補正前の特許請求の範囲の請求項3及び4を削除すること。

b.補正事項2
補正前の明細書の0032段落ないし0035段落、0088段落、及び0089段落を削除すること。

c.補正事項3
補正前の図面の図6の(c)及び(f)を補正後の図6の(c)及び(f)と補正すること。

(3)補正の目的の適否及び新規事項の追加の有無について
a.補正事項1
補正事項1についての補正は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。また、当該補正が特許法第17条の2第3項に規定する要件を満たすものであることは明らかである。

b.補正事項2
補正事項2についての補正は、発明の詳細な説明の記載を一部削除するものであるから、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであり、特許法17条の2第3項に規定する要件を満たすものである。

c.補正事項3
補正事項3についての補正は、補正前の図6における明らかな誤記を訂正するものと認められるから、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであり、特許法17条の2第3項に規定する要件を満たすものである。

(4)補正の適否についての結論
以上検討したとおり、補正事項1ないし3についての補正は、いずれも特許法第17条の2第3項及び第4項に規定する要件を満たすものであるから、本件補正は適法になされたものである。

3.本願発明
以上のとおり、平成18年5月12日付けの手続補正は適法になされたものであるから、本願の請求項1及び2に係る発明は、平成18年5月12日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1及び2に記載された事項により特定される以下のとおりのものである。
「【請求項1】
強誘電体よりなるメモリセルと、
該メモリセルの一端とデータ伝送経路との間に接続されるセルトランジスタと、
対応ローアドレスが選択されると活性化されるグローバルワード線と、
対応ローアドレスが選択されると活性化されるグローバルプレート線と、
一つ又は複数のコラムアドレスを一つのユニットに対応させるように該メモリセル及び該セルトランジスタがグループ分けされた複数のユニットについて、各ユニット毎に別個に設けられ該セルトランジスタのゲートに接続されるローカルワード線と、
各ユニット毎に別個に設けられ該メモリセルの該一端とは別の一端に接続されるローカルプレート線と、
選択されたユニットにおいて該グローバルワード線と該ローカルワード線とを電気的に接続して両ワード線を同電位にさせると共に該グローバルプレート線と該ローカルプレート線とを電気的に接続して両プレート線を同電位にさせるユニットスイッチ回路と、
入力コラムアドレスをデコードして複数のユニットの一つを選択し、選択したユニットの前記ユニットスイッチ回路に供給するユニット選択信号をアクティブにするユニット選択回路を更に含み、該ユニットスイッチ回路は、ドレイン及びソースが前記グローバルワード線及び前記ローカルワード線に接続される第1のNMOSトランジスタと、ドレイン及びソースが前記ユニット選択信号及び該第1のNMOSトランジスタのゲートに接続されると共に、電源電圧に接続されるゲートを有する第2のNMOSトランジスタと、ドレイン及びソースが前記グローバルプレート線及び前記ローカルプレート線に接続される第3のNMOSトランジスタと、ドレイン及びソースが前記ユニット選択信号及び該第3のNMOSトランジスタのゲートに接続されると共に、電源電圧に接続されるゲートを有する第4のNMOSトランジスタを含み、前記第2のNMOSトランジスタと前記第4のNMOSトランジスタとは、デプリーション型トランジスタであることを特徴とする半導体記憶装置。
【請求項2】
選択されないユニットにおいては、前記ローカルワード線と前記ローカルプレート線とをグランド電圧にクランプすることを特徴とする請求項1記載の半導体記憶装置。」

4.原審において通知した拒絶の理由
原査定の根拠となった、平成17年11月18日付けの拒絶理由通知において通知した拒絶の理由の内、理由B.は以下のとおりのものである。
「B.この出願は、発明の詳細な説明の記載が下記の点で、特許法第36条第4項に規定する要件を満たしていない。
記
1.図5に記載された「デプリーション型トランジスタ51及び52」を用いるものにおいて、どのようにして、グローバルワード線WLがHIGHになると、ノードN1の電位がグローバルワード線WLとの容量結合を介して上昇し、図6に記載されたように、N1の電位がVDDより高くなるのか不明である。(デプリーション型トランジスタは、しきい値がマイナスであるため、図6の動作条件では常にオン状態となっている。どのようにして、デプリーション型トランジスタ51がオン状態で、ノードN1の電位を上昇させることができるのか。)
したがって、発明の詳細な説明は、当業者が請求項5に係る発明を実施することができる程度に明確かつ十分に記載されていない。

2.図10及び図11に記載されたものにおいて、どのようにして、メモリセルから読み出したデータの再書込みができるのか不明である。(データの再書込みについては、特開平10-40687号(【0022】、図5)参照。)
したがって、発明の詳細な説明は、当業者が請求項9,10に係る発明を実施することができる程度に明確かつ十分に記載されていない。」

5.意見書における請求人の主張
これに対して、請求人は、平成18年1月20日付けの意見書において、次のように主張している。
「この補正後の請求項1に係る発明は、補正前の請求項5に対応するものであり、新規性又は進歩性に基づく拒絶理由は指摘されておりません。
(4)審査官殿は、発明の詳細な説明が請求項5(補正後の請求項1)に係る発明を実施することができる程度に明確かつ十分に記載されていないとのご指摘において、「デプリーション型トランジスタはしきい値がマイナスであるため、図6の動作条件では常にオン状態となっている。どのようにして、デプリーション型トランジスタ51がオン状態で、ノードN1の電位を上昇させることができるのか。」と疑問を呈しています。しかし図3の構成でもトランジスタ31及び32は常にオン状態であり、これと同様に、図5のデプリーション型トランジスタ51及び52が常にオン状態であることには何ら問題はありません。図3の構成では、図4に示すようにノードN1の電位がVDD-Vｔhになるのに対して、図5の構成では、閾値がマイナスであるため図6に示すようにノードN1の電位がVDDになるという違いしかありません。
このように図6及び発明の詳細な説明のそれに対応する記載は、何ら問題があるものではなく、補正後の請求項1に係る発明を実施することができる程度に明確かつ十分に記載したものであります。
従いまして、補正後の請求項1に係る発明は、拒絶理由を含むものではありません。また請求項1に従属する請求項2につきましても、少なくとも同様の理由により、拒絶理由を含むものではありません。」

6.拒絶査定の理由
これに対して、理由Bについての拒絶査定の理由は、以下のとおりである。
「理由B
図5に記載されたものにおいて、デプリーション型トランジスタ51は閾値電圧がマイナスのトランジスタであり、ゲート電位がVDDであるから、ユニット選択信号USがHIGH(VDD)になった状態でも、ユニット選択信号USとゲートの電位差がしきい値以上であり常にオン状態となっている。この状態で、ノードN1の電位がVDDより上昇しようとすると、トランジスタ51を通して、ユニット選択信号US側に放電し、ノードN1の電位がVDDより上昇することがないことは自明である。
したがって、依然として、発明の詳細な説明は、請求項1及び2に係る発明を実施することができる程度に明確かつ十分に記載されていない。
なお、図3に記載されたものは、ユニット選択信号USがHIGH(VDD)になった状態では、ユニット選択信号USとゲートの電位差がしきい値Vｔh以下であり、かつ、ノードN1の電位差がVDD-Vｔhより上昇しようとすると、ゲートとノードN1の電位差がしきい値Vｔhを下回り、トランジスタ31がオフ状態となり、ノードN1の電位が上昇していることは自明である。」

7.審判請求の理由における請求人の主張
拒絶査定に対して、請求人は、請求の理由において、次のように主張している。
「(2)また図6を補正することにより、図5に示すデプリーション型トランジスタを用いた第2実施例の構成が、実施可能な程度に明確かつ十分に記載されているように致しました。具体的には、図6において、ユニット選択信号USがHIGHの状態でグローバルワード線WLがLOWからHIGHに変化しても、ノードN1の電位がVDDより上昇することがないように、ノードN1の電位の波形を訂正致しました。また同様に、ユニット選択信号USがHIGHの状態でグローバルプレート線PLがLOWからHIGHに変化しても、ノードN2の電位がVDDより上昇することがないように、ノードN2の電位の波形を訂正致しました。
図5の構成において、デプリーション型トランジスタ51は閾値電圧がマイナスのトランジスタであり、ゲート電位及びユニット選択信号USがVDDに設定された状態では常に導通状態にあります。この時、グローバルワード線WLがLOWからHIGHに変化しても、ノードN1の電位がVDDより上昇することがないのは自明であり、また同様に、グローバルプレート線PLがLOWからHIGHに変化しても、ノードN2の電位がVDDより上昇することがないのは自明であります。従いまして、上記説明した図6の補正は、誤記の訂正にあたり、新規事項を導入するものではありません。
(3)本願図3及び図4に示される第1実施例の場合は、ノードN1及びN2のレベルはVDD-Vｔhとなるので、ある程度のレベルのVDDを用いないと、NMOSトランジスタ33及び34を適切に制御することができません。低消費電力化を目的としてワード線WLやプレート線PLを階層化構造としたばかりに、VDDを高くする必要が生じ、消費電力を増やす結果になってしまうという問題が生じます。
それに対して本願図5及び図6に示される第2実施例の場合には、ノードN1及びN2のレベルがVDDとなりVｔh分の落ち込みがないので、第1実施例の場合よりも低いVDDを用いて、適切な動作を行わせることができます。即ち、低消費電力化を目的として設けた階層化構造のために、逆に消費電力が増えてしまうという事態を避けることができます。このようにワード線WLやプレート線PLを階層化するために必要な回路をデプリーション型のトランジスタで構成することにより、回路全体として低消費電力化を達成しながら、VDDを高くして消費電力を増やす必要もない回路を実現することができます。」

8.発明の詳細な説明の記載内容
本願の明細書の発明の詳細な説明には、本願発明の目的、課題、並びに本願の請求項1及び2に係る発明に対応する図5及び図6に関して、以下の記載がなされている。
「 【0017】
【発明が解決しようとする課題】
図1の構成においては、ワード線WL及びプレート線PLはセル回路517の広範囲にわたって延在しており、データ読み出し・書き込み動作時には、実際にデータを読み書きする必要があるセル以外に、関係のない多数のセルに対してもワード線WL及びプレート線PLを活性化させることになる。その結果として、ワード線WL及びプレート線PLに消費する電力が無駄になってしまう。
【0018】
単純な解決策としては、セル回路をコラム方向に複数に分割して、分割された一区画のセル回路ことにワード線ドライバ及びプレート線ドライバを設けることが考えられる。しかしこの場合には、ワード線ドライバ及びプレート線ドライバの数が多くなり、チップ面積の増大をまねいてしまうので好ましくない。
【0019】
従って本発明においては、消費電力を削減したFRAMを提供することを目的とする。」
「 【0028】
請求項5の発明では、請求項4記載の半導体記憶装置において、前記第2のNMOSトランジスタと前記第4のNMOSトランジスタとは、デプリーション型トランジスタであることを特徴とする。」
「 【0054】
図3のセルアレイユニット20は、NMOSトランジスタ31乃至36、インバータ37、NMOSトランジスタ41-1乃至41-n及び42-1乃至42-n、強誘電体よりなるメモリセル43-1乃至43-n及び44-1乃至44-n、ビット線BL1乃至BLn及び/BL1乃至/BLn、ローカルワード線LWL、及びローカルプレート線LPLを含む。ユニット選択信号USが、NMOSトランジスタ31乃至34を含むユニットスイッチ回路30に供給される。ユニット選択信号USは、ユニット選択回路19(図2)から供給される信号であり、セルアレイユニット20が選択されるとHIGHになる。ユニット選択信号USがHIGHになることによって、グローバルワード線WL及びグローバルプレート線PLが、各々ローカルワード線LWL及びローカルプレート線LPLに電気的に接続される。
【0055】
図4(a)乃至(g)は、ユニット選択信号US、グローバルワード線WL、ノードN1、ローカルワード線LWL、グローバルプレート線PL、ノードN2、ローカルプレート線LPLの各信号レベルを示す。
【0056】
図4に示されるように、グローバルワード線WL及びグローバルプレート線PLが活性化されるより前のタイミングで、ユニット選択信号USがHIGHになる。図3において、NMOSトランジスタ31及び32のゲートはHIGH電位に接続されているために、ユニット選択信号USがHIGHになると、ノードN1及びN2の電位が、NMOSトランジスタ31及び32のゲート電位VDDより閾値電圧Vｔhの分だけ低い電位に設定される。即ち、ノードN1及びN2の電位がVDD-Vｔhになる。
【0057】
この時、NMOSトランジスタ31を介してノードN1に電荷が充電されることにより、NMOSトランジスタ33にチャネルが形成される。また同様に、NMOSトランジスタ32を介してノードN2に電荷が充電されることにより、NMOSトランジスタ34にチャネルが形成される。
【0058】
その後、グローバルワード線WLがHIGHになると、ノードN1の電位がグローバルワード線WLとの容量結合を介して上昇し、理想的にはVDD-Vｔhからグローバルワード線WLの電位上昇分だけ上昇した電位となる。現実にはそこまでの電位上昇は起こらないが、少なくともグローバルワード線WLの活性化電位よりも高い電位にまでブーストされる。従って、NMOSトランジスタ33に充分高いゲート電位が設定されることになり、ローカルワード線LWLは、グローバルワード線WLの活性化電位と同電位に活性化される。
【0059】
またグローバルプレート線PLがHIGHになると、ノードN2の電位がグローバルプレート線PLとの容量結合を介して上昇し、理想的にはVDD-Vｔhからグローバルプレート線PLの電位上昇分だけ上昇した電位となる。現実にはそこまでの電位上昇は起こらないが、少なくともグローバルプレート線PLの活性化電位よりも高い電位にまでブーストされる。従ってNMOSトランジスタ34に充分高いゲート電位が設定されることになり、ローカルプレート線LPLは、グローバルプレート線PLの活性化電位と同電位に活性化される。」
「 【0061】
図5は、セルアレイユニットの第2実施例の構成を示す回路図である。図5に示す回路図は、セルアレイユニットの全体構成のうちで一対のグローバルワード線WL及びグローバルプレート線PLに対応する部分だけを示すものであり、全体としては図示される回路構成が複数のグローバルワード線WL及びグローバルプレート線PL毎に設けられるものである。図5において、図3と同一の要素は同一の参照番号で参照され、その説明は省略する。
【0062】
図5のセルアレイユニット20Aは、デプリーション型トランジスタ51及び52が図3のNMOSトランジスタ31及び32の代わりに設けられている点を除き、図3のセルアレイユニット20と同一の構成である。ユニット選択信号USが、デプリーション型トランジスタ51及び52とNMOSトランジスタ33及び34とを含むユニットスイッチ回路50に供給される。セルアレイユニット20Aが選択されるとユニット選択信号USがHIGHになり、グローバルワード線WL及びグローバルプレート線PLが、各々ローカルワード線LWL及びローカルプレート線LPLに電気的に接続される。
【0063】
図6(a)乃至(g)は、ユニット選択信号US、グローバルワード線WL、ノードN1、ローカルワード線LWL、グローバルプレート線PL、ノードN2、ローカルプレート線LPLの各信号レベルを示す。
【0064】
図4と図6とを比較すれば分かるように、第1実施例のセルアレイユニット20と第2実施例のセルアレイユニット20Aは、動作としては殆ど同じ動作を行なう。但し、第2実施例のセルアレイユニット20Aにおいてはデプリーション型トランジスタ51及び52を用いることによって、より強固なチャネルをNMOSトランジスタ33及び34に形成して、より安定した動作を実現することが出来る。
【0065】
よく知られているようにデプリーション型トランジスタ51及び52は、閾値電圧がマイナスのトランジスタである。従って、ユニット選択信号USがHIGH(VDD)になると、NMOSトランジスタ31及び32のゲート電位がVDDであるから、ノードN1及びN2の電位はVDD迄上昇することになる。第1実施例においては、ノードN1及びN2の電位がVDD-Vｔhであったのに対して、第2実施例ではノードN1及びN2の電位がVDDとなり、NMOSトランジスタ33及び34により高いゲート電圧を供給することが出来る。従って、上述のように、より強固なチャネルをNMOSトランジスタ33及び34に形成して、より安定した動作を実現することが可能となる。」
「 【0086】
請求項5の発明では、デプリーション型トランジスタを用いることで、第1及び第3のトランジスタのゲート電圧をより高い電位にすることが可能となり、安定した高速な動作を実現することが出来る。」

9.当審の判断
(1)本願の請求項1及び2に係る発明の実施例である図5に記載された回路の動作について述べる前に、当該発明には対応していないが、原審において記載不備による拒絶の理由が通知されておらず、適正に動作するものと認められる、図3に記載されたユニットスイッチ回路30の動作について検討する。
発明の詳細な説明の0058段落の「その後、グローバルワード線WLがHIGHになると、ノードN1の電位がグローバルワード線WLとの容量結合を介して上昇し、理想的にはVDD-Vｔhからグローバルワード線WLの電位上昇分だけ上昇した電位となる。現実にはそこまでの電位上昇は起こらないが、少なくともグローバルワード線WLの活性化電位よりも高い電位にまでブーストされる。従って、NMOSトランジスタ33に充分高いゲート電位が設定されることになり、ローカルワード線LWLは、グローバルワード線WLの活性化電位と同電位に活性化される。」という記載、及び0059段落の「またグローバルプレート線PLがHIGHになると、ノードN2の電位がグローバルプレート線PLとの容量結合を介して上昇し、理想的にはVDD-Vｔhからグローバルプレート線PLの電位上昇分だけ上昇した電位となる。現実にはそこまでの電位上昇は起こらないが、少なくともグローバルプレート線PLの活性化電位よりも高い電位にまでブーストされる。従ってNMOSトランジスタ34に充分高いゲート電位が設定されることになり、ローカルプレート線LPLは、グローバルプレート線PLの活性化電位と同電位に活性化される。」という記載のとおり、図3に記載された「ユニットスイッチ回路30」は、図3におけるノードN1の電位が「少なくともグローバルワード線WLの活性化電位よりも高い電位にまでブーストされ」、またノードN2の電位が「少なくともグローバルプレート線PLの活性化電位よりも高い電位にまでブーストされる」ことにより、「ローカルワード線LWLは、グローバルワード線WLの活性化電位と同電位に活性化される」という機能、及び「ローカルプレート線LPLは、グローバルプレート線PLの活性化電位と同電位に活性化される」という機能を有するものであると認められる。
すなわち、NMOSトランジスタ31及び32は基本的に同様の動作をするので、NMOSトランジスタ31に絞っていうと、「ユニットスイッチ回路30」におけるノードN1の電位は、図4に記載されたとおり、ユニット選択信号USの電位が立ち上がった後、グローバルワード線WLの電位が立ち上がるまでの間はVDD-Vｔhに保たれ、グローバルワード線WLの電位が立ち上がった後は、ブースト作用によって、「VDD-Vｔh」よりも更に上昇していることが図4(c)から明らかであり、この上昇したノードN1の電位が、図3に記載されているNMOSトランジスタ33のゲートに印加されることにより、グローバルワード線WLの電位を該NMOSトランジスタ33のしきい値で減少されることなくローカルワード線LWLに送出することができるものである。
そして、そのような動作が可能であるのは、NMOSトランジスタ31がデプリーション型ではなくエンハンスメント型のトランジスタであるため、グローバルワード線WLの電位が立ち上がった際に、ゲート電位がVDDに保たれた状態でN1の電位がVDDよりも高くなってもNMOSトランジスタ31が導通しないことに起因するものであることが明らかである。

(2)一方、請求項1及び2に係る発明の実施例である図5に記載された「ユニットスイッチ回路50」においては、ノードN1の電位は、図6に記載されたとおり、ユニット選択信号USの電位が立ち上がった後、グローバルワード線WLの電位が立ち上がるまでの間はVDDに保たれており、その後、グローバルワード線WLの電位が立ち上がったとしても、MOSトランジスタ51がデプリーション型であるため、ゲート電位がVDDの状況下ではソース、ドレイン間が導通してしまい、ノードN1の電位はVDDより高くなることができず、結果として、グローバルワード線WLの電位が立ち上がった後もノードN1の電位はVDDに保たれたままとなる。このことは、平成18年5月12日付けの手続補正により補正された図6の(c)からも明らかである。
また、MOSトランジスタ52についても同様であり、ノードN2の電位もVDDに保たれたままとなる。
ところで、MOSトランジスタ51及び52を介さずに、ユニット選択信号USをNMOSトランジスタ33及び34のゲートに直接供給した場合、当該ゲートの電位、すなわちノードN1及びN2の電位がVDDとなることからみて、図5を含め、本願の明細書及び図面に記載されているセルアレイユニット(図3、5、7、8及び10に記載されたセルアレイユニット)は、ノードN1及びN2の電位がVDDでは、ローカルワード線LWL及びローカルプレート線LPLに十分な活性化電位を与えられない、すなわち、グローバルワード線WLとローカルワード線LWLとを同電位にさせるとともに、グローバルプレート線PLとローカルプレート線LPLとを同電位にさせることができないということが前提となっているものと認められる。
何故なら、もし、N1及びN2の電位がVDDで十分であるならば、わざわざMOSトランジスタ51及び52(図3のNMOSトランジスタ31及び32等についても同様である。)を設ける必要はなく、ユニット選択信号USを直接NMOSトランジスタ33及び34のゲートに供給すれば事足りるからである。

(3)そこで、図5の「ユニットスイッチ回路50」についてみると、上記(2)で検討したように、ノードN1及びN2の電位はVDDに保たれたままであるから、当該「ユニットスイッチ回路50」は、請求項1に記載された「選択されたユニットにおいて該グローバルワード線と該ローカルワード線とを電気的に接続して両ワード線を同電位にさせると共に該グローバルプレート線と該ローカルプレート線とを電気的に接続して両プレート線を同電位にさせる」という本来の機能を有しないものであり、結果として、0017段落ないし0019段落に記載された課題を解決することができず、かつ、0065段落に記載された「NMOSトランジスタ33及び34により高いゲート電圧を供給することが出来る。従って、上述のように、より強固なチャネルをNMOSトランジスタ33及び34に形成して、より安定した動作を実現することが可能となる」という効果を奏しないものであることが明らかである。
したがって、本願の明細書及び図面に記載された、請求項1及び2に係る発明の実施例は、課題を解決することがでず、また所期の効果を奏しないものであるから、本願の明細書及び図面は、経済産業省令で定めるところにより、その発明の属する技術の分野における通常の知識を有する者が請求項1及び2に係る発明を実施をすることができる程度に明確かつ十分に記載されていない。
よって、本願は、明細書及び図面の記載が特許法第36条第4項に規定する要件を満たしていないから、特許を受けることができない。

10.むすび
以上のとおりであるから、本願は、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2008-10-01 
結審通知日 2008-10-07 
審決日 2008-10-20 
出願番号 特願2000-92226(P2000-92226)
審決分類 P 1 8・ 536- Z (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 北島 健次
特許庁審判官 棚田 一也
河合 章
発明の名称 半導体記憶装置  
代理人 伊東 忠彦  

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