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| 審決分類 |
審判 査定不服 特17 条の２ 、４ 項補正目的 特許、登録しない。 G11C 審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1191343 |
| 審判番号 | 不服2006-4109 |
| 総通号数 | 111 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2009-03-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2006-03-06 |
| 確定日 | 2009-01-14 |
| 事件の表示 | 特願2000-280714「半導体メモリ装置の欠陥セル検出装置及びその方法」拒絶査定不服審判事件〔平成13年 5月25日出願公開、特開2001-143499〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成12年9月14日(パリ条約に基づく優先権主張 1999年9月14日、大韓民国)の出願であって、平成17年11月24日付けで拒絶査定がなされ、これに対して平成18年3月6日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、さらに同年5月30日付けで上申書が提出されたものである。 第2.平成18年3月6日付けの手続補正(以下、「本件補正」という。)について [補正却下の決定の結論] 平成18年3月6日付けの手続補正を却下する。 [理由] 1.本件手続補正の内容 本件補正は、補正前の特許請求の範囲の請求項1ないし4を、補正後の特許請求の範囲の請求項1ないし4と補正するものであり、補正後の特許請求の範囲の請求項1ないし4は以下のとおりである。 「 【請求項1】 多数個のメモリブロックを含むメモリセルアレイであって、前記メモリブロックは、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有する前記メモリセルアレイと、 前記多数個のメモリブロックの各々に対応する多数個の欠陥セル検出器であって、対応する前記メモリブロックで発生する電流を所定の基準電流と比較してアドレス選択されたメモリセルの欠陥の有無を各々検出する前記多数個の欠陥セル検出器と、を具備し、 前記多数個のセル欠陥検出器の各々は、前記メモリアドレスに基づき前記メモリブロックに流れる電流を検出し、検出された電流と前記基準電流との大きさを比較してその結果を出力する電流検出器と、 前記メモリアドレスに基づき、前記アドレス選択されたメモリセルのビットラインに読み出されるデータと前記電流検出器で比較された結果とを各々受け入れ、前記テスト選択信号に応答して、前記読み出されたデータ及び前記電流検出器で比較された結果のうち何れか一方を前記データ入出力ラインに出力する選択器と、を具備し、 前記多数個のセル欠陥検出器各々の出力を、テスト選択信号に応答してデータ入出力ラインを介して各々出力することを特徴とする半導体メモリ装置の欠陥セル検出装置。 【請求項2】前記多数個のセル欠陥検出器の各々は、 前記メモリブロックと前記電流検出器との間に接続されて前記テスト選択信号に応答してオン/オフされるスイッチをさらに具備し、前記スイッチは、前記テスト選択信号がディスエーブルされれば、前記メモリブロックと前記電流検出器との接続を遮断することを特徴とする請求項1に記載の半導体メモリ装置の欠陥セル検出装置。 【請求項3】 多数個のメモリブロックを含むメモリセルアレイであって、前記メモリブロックは、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有する前記メモリセルアレイを含む半導体メモリ装置の欠陥セルを検出する方法において、 (a)前記メモリ装置をテストモードに設定する段階と、 (b)前記メモリアドレスを印加する段階と、 (c)前記メモリアドレスに基づきアドレス選択されるメモリセルにより前記多数個のメモリブロックの各々で流れる電流を検出する段階と、 (d)前記多数個のメモリブロックの各々で検出された電流が基準電流よりも大きいかどうかを判断する段階と、 (e)前記(d)段階で、前記検出された電流が前記基準電流よりも大きい場合、前記メモリアドレスにより特定された前記メモリブロック内のメモリセルを欠陥セルとして判定する段階と、 (f)前記(d)段階で、前記検出された電流が前記基準電流よりも大きくない場合、前記メモリアドレスにより特定された前記メモリブロック内のメモリセルを正常セルとして判定する段階とを含むことを特徴とする電流テストによる半導体メモリ装置の欠陥セル検出方法。 【請求項4】 前記(e)及び(f)段階で検出されたメモリセルの欠陥の有無をデータ入出力ラインを介して各々出力することを特徴とする請求項3に記載の電流テストによる半導体メモリ装置の欠陥セル検出方法。」 2.補正事項の整理 (1)補正事項1 補正前の請求項1を削除すること (2)補正事項2 補正前の請求項2を、補正前の請求項1が削除されたことに対応して独立請求項形式に変更し、補正後の請求項1とすること。 (3)補正事項3 補正前の請求項3を、補正前の請求項1が削除されたことに対応して引用請求項の項番を変更し、補正後の請求項2とすること。 (4)補正事項4 補正前の請求項4を、「前記(e)及び(f)段階で検出されたメモリセルの欠陥の有無をデータ入出力ラインを介して各々出力する段階」を削除するとともに、「(e)」及び「(f)」に若干の修正を加え、補正後の請求項3とすること。 (5)補正事項5 補正前の請求項4を、「(e)」及び「(f)」に若干の修正を加えるとともに、補正後の請求項3の従属請求項形式に変更し、補正後の請求項4とすること。 3.本件補正の適否についての検討 (1)新規事項の追加の有無について 上記補正事項1ないし5についての補正が、本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、本件補正は、特許法第17条の2第3項に規定する要件を満たすものである。 (2)補正の目的の適否について (2-1)補正事項1について 補正事項1についての補正は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。 (2-2)補正事項2について 補正事項2についての補正は、補正前の請求項1が削除されたことに伴い、補正前の請求項2を、請求項1の従属請求項形式から独立請求項形式に修正するものであるから、特許法第17条の2第4項第3号に掲げる誤記の訂正を目的とするものに該当する。 (2-3)補正事項3について 補正事項3についての補正は、補正前の請求項1が削除されたことに伴って生ずる項番の誤りを修正するものであるから、特許法第17条の2第4項第3号に掲げる誤記の訂正を目的とするものに該当する。 (2-4)補正事項4について まず、補正前の請求項4が補正後の請求項3に対応するものとみて検討すると、補正事項4についての補正は、補正前の請求項4に係る発明の発明特定事項である「前記(e)及び(f)段階で検出されたメモリセルの欠陥の有無をデータ入出力ラインを介して各々出力する段階を含むこと」という構成を削除する補正を含むものであるが、発明特定事項を削除する補正は、特許法第17条の2第4項の各号に掲げるいずれの事項を目的とするものにも該当しない。 したがって、発明特定事項を削除する補正を含む補正事項4についての補正は、特許法第17条の2第4項に規定する要件を満たしていない。 次に、補正前の請求項4が補正後の請求項4に対応するものとみて検討すると、補正後の請求項3は対応する補正前の請求項が存在しないことになるから、補正事項4についての補正は、実質的に請求項を増加させるものである。そして、請求項を増加させる補正は、特許法第17条の2第4項の各号に掲げるいずれの事項を目的とするものにも該当しないから、補正事項4についての補正は、特許法第17条の2第4項に規定する要件を満たしていない。 以上のとおりであるから、補正前の請求項4が補正後の請求項3又は4のいずれに対応するものとみても、補正事項4についての補正は特許法第17条の2第4項に規定する要件を満たしていない。 (2-5)補正事項5について まず、補正前の請求項4が補正後の請求項3に対応するものとみて検討すると、補正後の請求項4は対応する補正前の請求項が存在しないことになるから、補正事項5についての補正は、実質的に請求項を増加させるものである。そして、請求項を増加させる補正は、特許法第17条の2第4項の各号に掲げるいずれの事項を目的とするものにも該当しないから、補正事項5についての補正は、特許法第17条の2第4項に規定する要件を満たしていない。 次に、補正前の請求項4が補正後の請求項4に対応するものとみて検討すると、補正事項5についての補正は、明りょうでない記載の釈明を目的としたものであると認められるが、補正前の請求項4に明りょうでない記載が存在することについては、原審の拒絶理由通知において拒絶の理由として示されていないから、補正事項5についての補正は、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものに該当しない。また、当該補正が、同条同項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。 以上のとおりであるから、補正前の請求項4が補正後の請求項3又は4のいずれに対応するものとみても、補正事項5についての補正は特許法第17条の2第4項に規定する要件を満たしていない。 (3)補正の適否についてのまとめ 上記(2)において検討したとおり、本件補正の内、補正事項4及び5についての補正は、特許法第17条の2第4項に規定する要件を満たしていないから、本件補正は、特許法第17条の2第4項に規定する要件を満たしていない。 4.補正の却下についてのむすび 以上のとおり、本件補正は、特許法第17条の2第4項に規定する要件を満たしていないから、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。 第3.本願発明 平成18年3月6日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし4に係る発明は、平成17年6月29日付けの手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし4に記載された事項により特定されるとおりのものであり、請求項1に係る発明は、請求項1に記載されている事項により特定される以下のとおりのものである。 「【請求項1】 多数個のメモリブロックを含むメモリセルアレイであって、 前記メモリブロックは、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有する前記メモリセルアレイと、 前記多数個のメモリブロックの各々に対応する多数個の欠陥セル検出器であって、対応する前記メモリブロックで発生する電流を所定の基準電流と比較してアドレス選択されたメモリセルの欠陥の有無を各々検出する前記多数個の欠陥セル検出器と を具備し、 前記多数個のセル欠陥検出器各々の出力を、テスト選択信号に応答してデータ入出力ラインを介して各々出力することを特徴とする半導体メモリ装置の欠陥セル検出装置。」 第4.刊行物に記載された発明 1.原査定の拒絶の理由に引用された特開平10-275495号公報(以下、「刊行物1」という。)には、図1、4及び8とともに、以下の事項が記載されている。なお、下線は当合議体において付加したものである。 「【0031】 【発明の実施の形態】はじめに、本発明の原理を説明する。 【0032】図1は、本発明による半導体装置100の構成を示す。半導体装置100は、アレイ部8と、アレイ部8において生じているリーク電流を遮断するリーク電流遮断部12と、リーク電流遮断情報に応じてリーク電流遮断部12を制御する制御部16とを含んでいる。なお、半導体装置100は、2以上のアレイ部8を含んでいてもよい。」 「【0034】複数の回路ブロック8aのそれぞれは、例えば、複数のメモリセルを含むメモリブロックであり得る。メモリブロックにおいては、欠陥メモリセルに起因してリーク電流が発生し得る。例えば、欠陥メモリセルでは、短絡によってリーク電流が発生したり、切断によるゲートフローティングによってリーク電流が発生する。本明細書では、「欠陥メモリセル」とは、値”0”または値”1”を記憶するという本来のメモリセルの機能を果たさないメモリセルをいうと定義する。また、欠陥メモリセルではない正常なメモリセルに起因してリーク電流が発生することもある。本明細書では、「リーク電流」とは、欠陥メモリセルに起因して発生したリーク電流と欠陥メモリセルではない正常なメモリセルに起因して発生したリーク電流とを含むと定義する。」 「【0037】リーク電流遮断部12は、電源90と複数の回路ブロック8aのうちの少なくとも1つとを電気的に絶縁することにより、回路ブロック8aを単位としてリーク電流を遮断する。ここでは、リーク電流を遮断する単位は、回路ブロック8aであると仮定する。しかし、リーク電流を遮断する単位は、回路ブロック8aには限定されない。リーク電流遮断部12は、回路ブロック8aより大きい単位(例えば、アレイ部8の単位や半導体チップ10の単位)でリーク電流を遮断してもよいし、回路ブロック8aより小さい単位(例えば、回路ブロック8aに含まれるサブブロックの単位や特定の機能を実行する最小のエレメントの単位)でリーク電流を遮断してもよい。特定の機能を実行する最小のエレメントとは、回路ブロック8aがメモリブロックである場合には、そのメモリブロックに含まれるメモリセルであり、回路ブロック8aが論理回路である場合には、その論理回路に含まれる論理ゲート(例えば、ANDゲート、ORゲート)である。」 「【0058】(実施形態2)図4は、本発明の実施形態2の半導体装置120の構成を示す。半導体装置120は、上述した本発明の原理をメモリに適用し、そのメモリに冗長回路設計を適用した例である。本実施の形態では、メモリセルアレイ18内の欠陥メモリセルのアドレスが電源90と電気的に絶縁すべきメモリブロック18aを識別するために使用される。なお、図4において、図3に示される半導体装置110の構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。」 「【0061】制御部46は、読み出し回路41と、制御回路42とを含んでいる。 【0062】読み出し回路41は、リーク電流遮断情報記憶部14に記憶されているリーク電流遮断情報と、アドレス記憶部40bに記憶されている欠陥メモリセルのアドレスとを読み出す。リーク電流遮断情報には、電源90から電気的に絶縁すべき少なくとも1つのメモリブロック18aを識別する識別情報が含まれている。」 「【0064】制御回路42は、欠陥メモリセルのアドレスに基づいて、その欠陥メモリセルが複数のメモリブロックMB_(1)?MB_(n)のうちどれに含まれるかを決定する。例えば、A_(k-1)番地からA_(k)番地までがメモリブロックMB_(k)に割り当てられており、欠陥メモリセルのアドレスがaであると仮定する。この場合、A_(k-1)≦a≦A_(k)という関係が成立するならば、欠陥メモリセルは、メモリブロックMB_(k)に含まれていることになる。制御回路42は、メモリセルアレイ18全体のメモリマップを管理していることから、欠陥メモリセルを含むメモリブロックMB_(k)を決定することができる。ここで、kは1以上n以下の整数である。 【0065】例えば、メモリセルアレイ18が8個のメモリブロック18a(すなわち、メモリブロックMB_(1)?MB_(8))を含む場合には、欠陥メモリセルを含むメモリブロックMB_(k)(1≦k≦8)は、8ビットのビット列によって表すことができる。例えば、ビット列”00010000”は、欠陥メモリセルがメモリブロックMB_(4)に含まれていることを表す。例えば、ビット列”00011000”は、欠陥メモリセルがメモリブロックMB_(4)とメモリブロックMB_(5)とに含まれていることを表す。このようにして、制御回路42は、欠陥メモリセルが含まれている少なくとも1つのメモリブロックを表す情報(以下、欠陥メモリセル情報という)を生成する。」 「【0105】(実施形態5)図8は、本発明の実施形態5の半導体装置150の構成を示す。半導体装置150は、上述した本発明の原理をメモリに適用した例である。半導体装置150は、メモリセルアレイ18においてリーク電流が生じているか否かをメモリブロック18aを単位として検出するリーク電流検出部70を含んでいる。なお、図8において、図4に示される半導体装置120の構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。 【0106】リーク電流検出部70は、電源90とメモリセルアレイ18との間に設けられている。リーク電流検出部70は、複数の電流検出回路を含む。複数の電流検出回路のそれぞれは、メモリブロック18aに対応している。電流検出回路は、例えば、所定の電流以上の電流が流れた場合に所定の電圧を出力するような公知の構成でよい。 【0107】リーク電流検出部70は、リーク電流が生じているか否かを示す検出結果70aを出力する。例えば、メモリセルアレイ18が8個のメモリブロック18a(すなわち、メモリブロックMB_(1)?MB_(8))を含む場合には、その検出結果70aは、”0”または”1”の値をそれぞれ有する8ビットのビット列によって表現され得る。値”0”は、対応するメモリブロック18aでリーク電流が発生していないことを表す。値”1”は、対応するメモリブロック18aでリーク電流が発生していることを表す。例えば、検出結果70aがビット列”10100000”であることは、メモリブロックMB_(1)およびMB_(3)においてリーク電流が発生していることを意味する。 【0108】制御部76は、書き込み回路74と、制御回路75と、読み出し回路71とを含んでいる。 【0109】書き込み回路74は、検出結果70aに基づいてリーク電流遮断情報に含まれる識別情報74aを生成し、識別情報74aをリーク電流遮断情報記憶部14に書き込む。リーク電流遮断情報記憶部14に既に識別情報が記憶されている場合には、その記憶されている識別情報が識別情報74aに更新される。例えば、検出結果70aと識別情報74aとは同一のデータであってよい。このことは、リーク電流が発生しているメモリブロック18aと、電源90から電気的に絶縁されるべきメモリブロック18aとが等しいことを意味する。もちろん、検出結果70aに何らかの変換を加えたものを識別情報74aとすることも可能である。 【0110】制御回路75および読み出し回路71の動作は、実施形態2において説明したそれらの動作と同様である。従って、ここではその説明を省略する。」 2.ここにおいて、0105段落の「メモリセルアレイ18」には、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルが存在していることは明らかである。 また、0037段落の「リーク電流遮断部12は、電源90と複数の回路ブロック8aのうちの少なくとも1つとを電気的に絶縁することにより、回路ブロック8aを単位としてリーク電流を遮断する。ここでは、リーク電流を遮断する単位は、回路ブロック8aであると仮定する。しかし、リーク電流を遮断する単位は、回路ブロック8aには限定されない。リーク電流遮断部12は、回路ブロック8aより大きい単位(例えば、アレイ部8の単位や半導体チップ10の単位)でリーク電流を遮断してもよいし、回路ブロック8aより小さい単位(例えば、回路ブロック8aに含まれるサブブロックの単位や特定の機能を実行する最小のエレメントの単位)でリーク電流を遮断してもよい。特定の機能を実行する最小のエレメントとは、回路ブロック8aがメモリブロックである場合には、そのメモリブロックに含まれるメモリセルであり、」という記載から、刊行物1には、リーク電流遮断情報に基づいて、リーク電流が流れているメモリブロック18aを特定し、更にこのメモリブロック18aの中のリーク状態にあるメモリセルを特定し、そのメモリセルを電源90から切り離すことが記載されていることは明らかである。 また、0110段落の「制御回路75および読み出し回路71の動作は、実施形態2において説明したそれらの動作と同様である。従って、ここではその説明を省略する。」という記載から、0065段落の「例えば、メモリセルアレイ18が8個のメモリブロック18a(すなわち、メモリブロックMB_(1)?MB_(8))を含む場合には、欠陥メモリセルを含むメモリブロックMB_(k)(1≦k≦8)は、8ビットのビット列によって表すことができる。例えば、ビット列”00010000”は、欠陥メモリセルがメモリブロックMB_(4)に含まれていることを表す。例えば、ビット列”00011000”は、欠陥メモリセルがメモリブロックMB_(4)とメモリブロックMB_(5)とに含まれていることを表す。このようにして、制御回路42は、欠陥メモリセルが含まれている少なくとも1つのメモリブロックを表す情報(以下、欠陥メモリセル情報という)を生成する。」という事項は、図8の実施形態5にも適用できるものであるから、図8の実施形態5の「メモリセルアレイ」は、8ビットのビット列によって表すことができる8個のメモリブロック18aからなり、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有するメモリセルアレイを意味するものである。 3.したがって、刊行物1には、以下の発明が記載されているものと認められる。 「8ビットのビット列によって表すことができる8個のメモリブロック18aからなり、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有するメモリセルアレイと、 メモリブロック18aに対応して設けられていて、所定の電流以上の電流が流れた場合にリーク電流有りを示す検出結果70aを出力する複数のリーク電流検出回路と、 前記リーク電流検出回路からのリーク電流有りを示す検出結果70aに基づいて、リーク電流遮断情報に含まれる識別情報74aを生成し、この識別情報74aをリーク電流遮断情報記憶部14に書き込む書き込み回路74と、 前記リーク電流遮断情報記憶部14に記憶されているリーク電流遮断情報を読み出す読み出し回路71と、 前記書き込み回路74及び前記読み出し回路71を制御する制御回路75とからなる半導体装置150であって、 前記リーク電流遮断情報に基づいて、リーク電流が流れているメモリブロック18aを特定し、更にこのメモリブロック18aの中のリーク状態にあるメモリセルを特定し、そのメモリセルを電源90から切り離すことを特徴とする、半導体装置150。」 第5.対比 1.本件の請求項1に係る発明(以下、「本願発明」という。)と刊行物1に記載された発明(以下、「刊行物発明」という。)とを対比する。 刊行物発明の「8ビットのビット列によって表すことができる8個のメモリブロック18aからなり、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有するメモリセルアレイ」が、本願発明の「多数個のメモリブロックを含むメモリセルアレイであって、前記メモリブロックは、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有する前記メモリセルアレイ」に相当することは明らかである。 2.刊行物発明の「所定の電流以上の電流が流れた場合にリーク電流有りを示す検出結果70aを出力する複数のリーク電流検出回路」における「所定の電流」は、本願発明の「基準電流」に相当するものである。 また、刊行物発明は、「メモリブロック18aの中のリーク状態にあるメモリセルを特定し、そのメモリセルを前記電源90から切り離す」構成を有しているが、「リーク状態にあるメモリセル」を特定するためには、「メモリセル」の欠陥の有無を検出する必要があることは自明であるから、刊行物発明の「リーク電流検出回路」がメモリセルの欠陥の有無を検出する機能を備えていることは明らかである。 したがって、刊行物発明の「メモリブロック18aに対応して設けられていて、所定の電流以上の電流が流れた場合にリーク電流有りを示す検出結果70aを出力する複数のリーク電流検出回路」と、本願発明の「前記多数個のメモリブロックの各々に対応する多数個の欠陥セル検出器であって、対応する前記メモリブロックで発生する電流を所定の基準電流と比較してアドレス選択されたメモリセルの欠陥の有無を各々検出する前記多数個の欠陥セル検出器」とは、「前記多数個のメモリブロックの各々に対応する多数個の欠陥セル検出器であって、対応する前記メモリブロックで発生する電流を所定の基準電流と比較してメモリセルの欠陥の有無を各々検出する前記多数個の欠陥セル検出器」である点で共通している。 3.以上を総合すると、本願発明と刊行物発明とは、 「多数個のメモリブロックを含むメモリセルアレイであって、 前記メモリブロックは、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有する前記メモリセルアレイと、 前記多数個のメモリブロックの各々に対応する多数個の欠陥セル検出器であって、対応する前記メモリブロックで発生する電流を所定の基準電流と比較してメモリセルの欠陥の有無を各々検出する前記多数個の欠陥セル検出器とを具備した、半導体メモリ装置の欠陥セル検出装置。」である点で一致し、以下の点で相違する。 (相違点1) 本願発明は、欠陥の有無を検出する対象である「メモリセル」が「アドレス選択された」ものであるのに対して、刊行物発明では、リーク状態にあるか否かを検出する対象である「メモリセル」がどのようにして選択されるかが特定されていない点。 (相違点2) 本願発明では、「前記多数個のセル欠陥検出器各々の出力を、テスト選択信号に応答してデータ入出力ラインを介して各々出力する」構成となっているのに対して、刊行物発明では、「前記リーク電流検出回路からのリーク電流有りを示す検出結果70aに基づいて、リーク電流遮断情報に含まれる識別情報74aを生成し、この識別情報74aをリーク電流遮断情報記憶部14に書き込む」構成となっており、「検出結果70a」を「入出力端子」を介して外部へ出力していない点。 第6.判断 1.相違点1について まず、相違点1について検討すると、刊行物発明の「半導体装置150」は半導体メモリ装置であるが、半導体メモリ装置において「メモリセル」をアドレスにより選択することは当業者における常識であるから、刊行物発明においても、リーク状態にあるか否かを検出する対象である「メモリセル」が「アドレス選択された」ものであることは明らかである。 よって、この相違点は実質的なものではない。 2.相違点2について (1)相違点2について検討すると、半導体記憶装置において、リーク電流検出の有無を示す信号を外部へ出力することは、例えば、本願の優先日前に頒布された刊行物である特開平5-52899号公報の図1、及び0016段落ないし0018段落「【0016】 【実施例】図面を参照して本発明を更に詳しく説明する。図1において、このゲートアレイCMOS-LSIでは、基本セル2がチップ領域1内においてセル列を成して配列されており、各セル列が回路ブロック31?3nを構成し、この各セル列31?3n毎に電流検出手段41?4nが配設されている。 【0017】各電流検出手段41?4nは、夫々図8に示した如き電流センサ8及びコンパレータ9を備え、例えば、故障電流がコレクタ電流として流れる電流センサ8における電位降下を、ECL回路を成すコンパレータ9に入力されているレファレンス電圧VRと比較し、これによって所定値以上の静止時貫通電流IDDQを検出する。 【0018】上記第一の実施例のゲートアレイCMOS-LSIでは、各セル列31?3nにおいて所定値以上の電流が検出された場合には、電流検出手段41?4nの信号が夫々論理信号としてI/OパッドPAD_(3)から取り出される構成である。この実施例は、比較的小規模の半導体集積回路に適用される。」、並びに本願の優先日前に頒布された刊行物である特開平9-101347号公報の図11、13、及び0141段落ないし0143段落「【0141】図13は、図11のリーク電流の検出結果E1?E3を、外部に出力するための外部出力回路を示す概略ブロック図である。 【0142】図13を参照して、外部出力回路は、レジスタ95、セレクタ97、出力バッファ99、および出力ピン101を含む。図11のリーク検出回路L1?L3から、同時にリーク電流検出結果E1?E3が出力された場合には、レジスタ95にリーク電流検出結果E1?E3が一旦格納される。 【0143】そして、セレクタ97が、順次、選択して出力する。選択して出力されたリーク電流検出結果は出力バッファ99および出力ピン101を介して外部に出力される。なお、出力ピン101は、リーク電流検出結果の出力のための専用のピンであってもよいし、半導体装置が通常動作時に使用しているピン(たとえば、読出データ出力ピンなど)であってもよい。」に記載されているように従来周知の技術事項である。 (2)また、半導体記憶装置において、テスト(試験)モード時に、テスト結果をデータの入出力端子を介して出力することも、例えば、本願の優先日前に頒布された刊行物である特開昭64-7635号公報の第1頁右下欄第4行ないし末行「〔概要〕 メモリを試験する機能を設けられた、ゲートアレイ及びメモリを有する半導体集積回路に関し、入出力ピン数を少なく構成でき、又、試験モード時に用いる配線の形態を固定に構成して配線の無駄な引回しを無くし、設計及び製造を容易にすることを目的とし、 試験信号系配線を装置の仕様に無関係にあらゆる装置に対して固定である固定配線とし、通常信号系配線を装置の仕様に夫々対応した自動配線とし、一の通常信号系配線の入出力端子及び一の試験信号系配線の入出力端子を一の入出力ピンにおいて兼用とし、該一の入出力ピンから通常信号及び試験信号を入出力できる構成としてなる。」、並びに本願の優先日前に頒布された刊行物である特開平8-220196号公報の図4、及び0002段落ないし0004段落「【0002】 【従来の技術】半導体集積回路(LSI)の規模増大に伴い、不良検出率を上げるため様々な工夫がなされてきている。特に、大規模マクロを半導体チップ内に有するASIC(Application Specific IC)においては、マクロ部分の故障検出率を上げることはASICメーカの役割であるとの認識ができ上りつつある。 【0003】このような背景のもと、半導体集積回路の出力の端子数の増加を防ぐため通常動作時の出力端子とテストモード時の出力端子を共用するようにした構成が一般に採用されている。図4にこの従来のテスト回路の構成例を示す。 【0004】図4を参照して、被テスト回路2の出力とLSI内部回路1の出力はセレクタ3に入力され、セレクタ3はテスト端子7から入力されるテストモード信号を選択信号として、被テスト回路2の出力とLSI内部回路1の出力のいずれかを選択出力してCMOS型バッファ(「出力バッファ回路」ともいう)4に送出し、出力端子6を介して外部に出力する。」に記載されているように、当業者における周知技術である。 (3)したがって、刊行物発明において、「リーク電流検出回路」からの「リーク電流有りを示す検出結果70a」を外部に出力することは、当業者が適宜なし得る技術事項であると認められ、その際、上記周知技術を適用して、テストモード時に、データの入出力端子を介して、「リーク電流検出回路」からの「リーク電流有りを示す検出結果70a」を出力する構成とすること、すなわち、本願発明の如く「前記多数個のセル欠陥検出器各々の出力を、テスト選択信号に応答してデータ入出力ラインを介して各々出力する」構成とすることは、当業者が容易に想到し得たものである。 よって、本願発明は、上記周知技術を勘案することにより、刊行物1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 第7.むすび 以上のとおりであるから、本願は、請求項2ないし4について検討するまでもなく、拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2008-08-18 |
| 結審通知日 | 2008-08-19 |
| 審決日 | 2008-09-03 |
| 出願番号 | 特願2000-280714(P2000-280714) |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
P 1 8・ 57- Z (G11C) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 小松 正 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
河合 章 井原 純 |
| 発明の名称 | 半導体メモリ装置の欠陥セル検出装置及びその方法 |
| 代理人 | 萩原 誠 |