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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L
管理番号 1191476
審判番号 不服2006-1489  
総通号数 111 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-03-27 
種別 拒絶査定不服の審決 
審判請求日 2006-01-23 
確定日 2009-01-22 
事件の表示 特願2000-240400「DRAMキャパシタの製造方法」拒絶査定不服審判事件〔平成14年 1月11日出願公開、特開2002- 9261〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成12年8月8日(優先権主張 2000年6月7日、台湾)の出願であって、平成17年10月17日付けで拒絶査定がなされ、これに対して平成18年1月23日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、同年8月1日に上申書が提出されたものである。

2.平成18年1月23日付けの手続補正(以下、「本件補正」という。)について
[補正却下の決定の結論]
平成18年1月23日付けの手続補正を却下する。

[理由]
(1)本件補正の内容
補正前の請求項1ないし26を補正後の請求項1ないし14と補正するものであって、補正後の請求項1ないし14は以下のとおりである。
「【請求項1】 ダイナミック・ランダム・アクセス・メモリ(DRAM)キャパシタの製造方法であって、
基板を提供するステップと、
パターニングによって前記基板に複数のアクティブ領域を形成するステップと、
前記基板上に、スペースによって互いに分離された複数の平行なワード線を形成するステップと、
第1絶縁層を形成するために、前記ワード線の間の前記スペースに絶縁材を堆積させるステップと、
前記基板と自己整合するビット線接触を形成するための第1自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第2自己整合接触開口部とを形成するために、前記ワード線および前記第1絶縁層上に、不連続なT型アイランド・フォトレジスト・パターンを形成し、エッチングマスクとして前記T型アイランド・フォトレジスト・パターンを使用して、スペースの前記第1絶縁層の一部分をエッチングして、前記基板の一部分を露出するステップと、
第1自己整合接触および第2自己整合接触を形成するために、前記第1自己整合接触開口部および前記第2自己整合接触開口部のそれぞれに、第1導電材を堆積させるステップと、
前記ワード線上に第2絶縁層を形成するステップと、
ビット線接触開口部を形成するために、前記第2絶縁層をパターニングするステップと

ビット線接触を形成するために、前記ビット線接触開口部に第2導電材を堆積させて、前記ビット線接触が、前記第1自己整合接触を介して、前記基板に電気的に接続されるようにするステップと、
前記第2絶縁層上に誘電体層を形成するステップと、
前記ワード線に直交する複数の平行な溝を形成するために、前記誘電体層をパターニングするステップと、
複数のビット線を形成するために、前記溝に第3導電材を堆積させて、前記ビット線の上面が、前記誘電体層の上面より下で、かつ、前記ビット線が、前記ビット線接触を介して、前記第1自己整合接触に電気的に接続されるようにするステップと、
前記溝が満たされるように、前記ビット線上に硬材層を形成するステップと、
前記第1導電材と自己整合するノード接触開口部を形成するために、前記誘電体層と前記第2絶縁層をパターニングするステップと、
ノード接触を形成するために、前記第2自己整合接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第4導電材を堆積させるステップとからなることを特徴とするダイナミック・ランダム・アクセス・メモリ(DRAM)キャパシタの製造方法。
【請求項2】 請求項1に記載の方法において、
前記アクティブ領域をパターニングによって形成するステップが、浅溝分離構造を形成するステップを含むことを特徴とする方法。
【請求項3】 請求項1に記載の方法において、
前記ワード線を形成するステップが、前記基板上に導電層および絶縁層を形成する第1ステップと、複数の平行な線を形成するために、前記導電層および前記絶縁層をパターニングする第2ステップと、前記線の側壁に硬材スペーサを形成する第3ステップとからなることを特徴とする方法。
【請求項4】 請求項1に記載の方法において、
前記ワード線を形成するステップの後にさらに、前記ワード線の各側の前記基板に、ソース/ドレイン領域を形成するステップを含むことを特徴とする方法。
【請求項5】 請求項1に記載の方法において、
前記第1絶縁層を形成する前記ステップが、さらに、絶縁材を、前記ワード線の間のスペースと、前記ワード線上とに堆積させるサブステップと、
前記ワード線よりも上にある余分な絶縁材を、化学的機械的研磨法によって除去するサブステップとからなることを特徴とする方法。
【請求項6】 請求項1に記載の方法において、
前記第1自己整合接触および前記第2自己整合接触を形成する前記ステップが、
前記第1自己整合接触開口部および前記第2自己整合接触開口部と、前記ワード線および前記第1絶縁層上とに、前記第1導電材を堆積させるサブステップと、
前記ワード線が露出するように、前記ワード線よりも上にある余分な前記第1導電材を、化学的機械的研磨法によって除去するサブステップとからなることを特徴とする方法。
【請求項7】 請求項1に記載の方法において、
前記ビット線接触開口部を形成する前記ステップが、前記第2絶縁層上にビット線接触開口部フォトレジスト・パターンを形成するサブステップと、
前記第1自己整合接触を露出するために、エッチングマスクとして前記ビット線接触開口部フォトレジスト・パターンを使用して、前記第2絶縁層をエッチングするサブステップとからなることを特徴とする方法。
【請求項8】 請求項1に記載の方法において、
前記ビット線接触を形成する前記ステップが、前記第2導電材を、前記ビット線接触開口部と、前記第2絶縁層上とに堆積させるサブステップと、
前記第2絶縁層を露出するために、前記第2絶縁層よりも上にある余分な前記第2導電材を、化学的機械的研磨法によって除去するサブステップとからなることを特徴とする方法。
【請求項9】 請求項1に記載の方法において、
前記溝を形成する前記ステップが、前記誘電体層上に線/空間ビット線フォトレジスト・パターンを形成するサブステップと、
前記ビット線接触を露出するために、エッチングマスクとして前記線/空間ビット線フォトレジスト・パターンを使用して、前記誘電体層をエッチングするサブステップとからなることを特徴とする方法。
【請求項10】 請求項1に記載の方法において、
前記ビット線を形成する前記ステップが、
前記第3導電材を、前記溝と、前記誘電体層上とに堆積させるサブステップと、
前記ビット線を形成し、前記誘電体層を露出するために、前記第3導電材をエッチングし、前記第3導電材が、それぞれの溝の一定の深さまでしか占有しないようにするサブステップとからなることを特徴とする方法。
【請求項11】 請求項1に記載の方法において、
前記ビット線を形成する前記ステップの後で、かつ、硬材を堆積させる前記ステップの前に、ボウル型開口部が前記溝の上部分に形成されるように、前記溝を等方性エッチングするステップを有することを特徴とする方法。
【請求項12】 請求項1に記載の方法において、
硬材を堆積させる前記ステップがさらに、硬材を、前記溝と、前記誘電体層上とに堆積させるサブステップと、
前記誘電体層を露出するために、前記誘電体層よりも上にある余分な硬材を、化学的機械的研磨法によって除去するサブステップとからなることを特徴とする方法。
【請求項13】 請求項1に記載の方法において、
前記ノード接触開口部を形成する前記ステップが、
前記硬材層上に線/空間ノード接触開口部フォトレジスト・パターンを形成するサブステップと、
前記基板の一部分を露出するために、エッチングマスクとして前記ノード接触開口部フォトレジスト・パターンを使用して、前記誘電体層および前記第2絶縁層をエッチングするサブステップとからなることを特徴とする方法。
【請求項14】 請求項1に記載の方法において、
前記ノード接触を形成するステップが、
前記第4導電材を、前記ノード接触開口部と、前記誘電体層および前記硬材層上とに堆積させるサブステップと、
前記誘電体層および前記硬材層を露出するために、余分な前記第4導電層を除去するサブステップとからなることを特徴とする方法。」

(2)本件補正の内容の整理
補正事項を整理すると以下のとおりである。
(a)補正事項1
補正前の請求項1の「前記基板と自己整合するビット線接触を形成するための第1自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第2自己整合接触開口部とを形成するために、前記第1絶縁層をパターニングするステップ」を、補正後の請求項1の「前記基板と自己整合するビット線接触を形成するための第1自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第2自己整合接触開口部とを形成するために、前記ワード線および前記第1絶縁層上に、不連続なT型アイランド・フォトレジスト・パターンを形成し、エッチングマスクとして前記T型アイランド・フォトレジスト・パターンを使用して、スペースの前記第1絶縁層の一部分をエッチングして、前記基板の一部分を露出するステップ」と補正すること。
(b)補正事項2
補正前の請求項6を削除すること。
(c)補正事項3
補正事項2についての補正に伴い、補正前の請求項7ないし15の項番を1つずつ繰り上げて、補正後の請求項6ないし14と補正すること。
(d)補正事項4
補正前の請求項16ないし26を削除すること。

(3)本件補正についての検討
(3-1)補正の目的の適否及び新規事項の追加について
(a)補正事項1について
補正事項1についての補正は、補正前の請求項1の「前記第1絶縁層をパターニングする」を、補正後の請求項1の「前記ワード線および前記第1絶縁層上に、不連続なT型アイランド・フォトレジスト・パターンを形成し、エッチングマスクとして前記T型アイランド・フォトレジスト・パターンを使用して、スペースの前記第1絶縁層の一部分をエッチングして、前記基板の一部分を露出する」とするものであって、第1絶縁層のパターニングを不連続なT型アイランド・フォトレジスト・パターンを使用して行うという点で限定するものであるから、補正事項1についての補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、願書に最初に添付した明細書には、「【請求項6】 請求項1に記載の方法において、前記第1自己整合接触開口部および前記第2自己整合接触開口部を形成する前記ステップが、 前記ワード線および前記第1絶縁層上に、不連続なT型アイランド・フォトレジスト・パターンを形成するサブステップと、 前記基板の一部分を露出するために、エッチングマスクとして前記T型アイランド・フォトレジスト・パターンを使用して、スペースの前記第1絶縁層の一部分をエッチングするサブステップとからなることを特徴とする方法。」、「【0013】自己整合接触開口部220aおよび220bは、フォトマスクとして、図4に示すような不連続なT型アイランド・フォトレジスト・パターン218を用いて形成してもよい。フォトマスクは、ワード線206の一部分と絶縁層216とを覆う。絶縁層210および硬材スペーサ212の窒化珪素と、絶縁層216の酸化物との間の高いエッチング選択率を利用して、所望の位置の絶縁層216の一部を除去する。したがって、基板200の一部分を露出する自己整合接触開口部220aおよび220bが形成される。T型アイランド・フォトレジスト・パターン218によって、自己整合接触開口部220aおよび220bを形成するためのプロセス・ウィンドウの増加が可能になる。」と記載されているから、補正事項1についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
したがって、補正事項1についての補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものであるから、適法になされたものである。

(b)補正事項2について
補正事項2についての補正は、請求項を削除するものであるから、特許法第17条の2第4項第1号に掲げる請求の削除を目的とするものに該当する。
したがって、補正事項2についての補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものであるから、適法になされたものである。

(c)補正事項3について
補正事項3についての補正は、補正事項2についての補正に伴い、請求項の項番を1つ繰り上げるものであるから、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
したがって、補正事項3についての補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものであるから、適法になされたものである。

(d)補正事項4について
補正事項4についての補正は、請求項を削除するものであるから、特許法第17条の2第4項第1号に掲げる請求の削除を目的とするものに該当する。
したがって、補正事項2についての補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものであるから、適法になされたものである。

ここで、補正事項1についての補正を含む本件補正は、特許法第17条の2第3項に規定する要件を満たし、かつ同法同条第4項第2号に掲げる事項(特許請求の範囲の減縮)を目的とするものであるから、本件補正について、同法同条第5項で準用する同法第126条第5項の規定に適合するか否かについて更に検討する。

(3-2)独立特許要件の検討
(3-2-1)刊行物に記載された発明
刊行物1. 特開2000-150826号公報
原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された特開2000-150826号公報には、「半導体集積回路装置の製造方法」(発明の名称)に関して、図1ないし13とともに以下の事項が記載されている。
「【0016】図1?図10および図12、図13は、本実施の形態のDRAMの製造方法を示す半導体基板(ウエハ)の要部断面図、図11は、本実施の形態で使用するCVD装置の概略図である。
【0017】このDRAMを製造するには、まず図1に示すように、例えばp型で比抵抗が10Ωcm程度の単結晶シリコンからなる半導体基板(ウエハ)1の主面に素子分離溝2を形成した後、p型ウエル3を形成する。素子分離溝2は、半導体基板1をドライエッチングして溝を形成した後、この溝の内部を含む半導体基板1上にCVD法で酸化シリコン膜4を堆積し、続いて酸化シリコン膜4を化学的機械研磨(Chemical Mechanical Polishing;CMP) 法で研磨して溝の内部のみに残すことにより形成する。また、p型ウエル3は、半導体基板1にn型不純物、例えばP(リン)をイオン打ち込みし、続いて半導体基板1をアニールして不純物を熱拡散させることにより形成する。
【0018】その後、p型ウエル3の表面をHF(フッ酸)系の洗浄液を使って洗浄した後、半導体基板1をウェット酸化してp型ウエル3の表面に清浄なゲート酸化膜5を形成する。
【0019】次に、図2に示すように、ゲート酸化膜5の上部にゲート電極6(ワード線)を形成した後、ゲート電極6の両側のp型ウエル3にn型半導体領域7(ソース、ドレイン)を形成することにより、メモリセル選択用MISFETQsを形成する。
【0020】ゲート電極6は、例えばP(リン)などのn型不純物をドープした多結晶シリコン膜を半導体基板1上にCVD法で堆積し、次いでその上部にWN(タングステンナイトライド)膜とW(タングステン)膜とをスパッタリング法で堆積し、さらにその上部に窒化シリコン膜8をCVD法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。また、n型半導体領域7(ソース、ドレイン)は、p型ウエル3にn型不純物、例えばP(リン)をイオン打ち込みして形成する。
【0021】次に、図3に示すように、半導体基板1上にCVD法で窒化シリコン膜9および酸化シリコン膜10を堆積し、続いて酸化シリコン膜10をCMP法で研磨してその表面を平坦化した後、その上部にCVD法で酸化シリコン膜11を堆積する。酸化シリコン膜11は、上記CMP法による研磨によって細かい傷が付いた酸化シリコン膜10の表面を保護するために形成する。
【0022】次に、図4に示すように、フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチングしてコンタクトホール13、14を形成した後、コンタクトホール13、14の内部に多結晶シリコン膜からなるプラグ15を形成する。プラグ15は、例えばコンタクトホール13、14の内部を含む酸化シリコン膜11上に、P(リン)などのn型不純物をドープした多結晶シリコン膜をCVD法で堆積した後、酸化シリコン膜11の上部の多結晶シリコン膜をCMP法(またはエッチバック法)で除去してコンタクトホール13、14の内部のみに残すことにより形成する。
【0023】次に、図5に示すように、酸化シリコン膜11の上部にCVD法で酸化シリコン膜16を堆積し、続いて酸化シリコン膜16をドライエッチングしてコンタクトホール13の上部にスルーホール17を形成した後、スルーホール17の内部にプラグ18を形成し、さらにプラグ18の上部にビット線BLを形成する。
【0024】プラグ18は、例えばスルーホール17の内部を含む酸化シリコン膜16上に、CVD法またはスパッタリング法でTi膜、TiN膜およびW膜を堆積した後、酸化シリコン膜16の上部のこれらの膜をCMP法で除去することにより形成する。また、ビット線BLは、例えば酸化シリコン膜16上にスパッタリング法でW膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでW膜をパターニングすることにより形成する。
【0025】次に、図6に示すように、酸化シリコン膜16の上部にCVD法で酸化シリコン膜19を堆積し、続いて酸化シリコン膜19をドライエッチングしてコンタクトホール14の上部にスルーホール20を形成した後、スルーホール20の内部にプラグ21を形成する。プラグ21は、例えばスルーホール20の内部を含む酸化シリコン膜19上に、P(リン)などのn型不純物をドープした多結晶シリコン膜をCVD法で堆積した後、酸化シリコン膜19の上部の多結晶シリコン膜をCMP法(またはエッチバック法)で除去してスルーホール20の内部のみに残すことにより形成する。
【0026】次に、図7に示すように、酸化シリコン膜19の上部にCVD法で窒化シリコン膜22および酸化シリコン膜23を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜23および窒化シリコン膜22をドライエッチングすることにより、プラグ21の上部に溝24を形成する。後述する情報蓄積用容量素子の下部電極は、この溝24の内壁に沿って形成されるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜23を厚い膜厚(例えば1.3μm程度)で堆積し、深い溝24を形成する必要がある。特に限定はされないが、本実施の形態では、溝24の内壁の面積が開孔部の面積の25倍以上となっている。
【0027】次に、図8に示すように、溝24の内部を含む酸化シリコン膜23の上部に、P(リン)などのn型不純物をドープしたアモルファスシリコン膜25AをCVD法で堆積した後、酸化シリコン膜23の上部のアモルファスシリコン膜25Aをエッチバックして除去することにより、溝24の内壁に沿ってアモルファスシリコン膜25Aを残す。
【0028】次に、溝24の内部に残ったアモルファスシリコン膜25Aの表面をフッ酸系のエッチング液で洗浄した後、減圧雰囲気中でアモルファスシリコン膜25Aの表面にモノシランを供給し、続いて半導体基板1を熱処理してアモルファスシリコン膜25Aを多結晶化すると共にその表面にシリコン粒を成長させることにより、図9に示すように、表面が粗面化された多結晶シリコン膜からなる下部電極25が溝24の内壁に沿って形成される。
【0029】次に、図10に示すように、溝24の内部を含む酸化シリコン膜23の上部に、情報蓄積用容量素子の容量絶縁膜を構成する酸化タンタル膜26を堆積する。酸化タンタル膜26は、例えばペンタエトキシタンタル(Ta(OC_(2)H_(5))_(5))をソースガスに用いたCVD法で堆積する。
【0030】次に、半導体基板1を酸化性雰囲気中で熱処理して、酸化タンタル膜26の膜質を改善した後、半導体基板1を図11に示すCVD装置40のチャンバ41に搬入する。
【0031】このCVD装置40は、四塩化チタン、アンモニアおよび不活性ガス(例えば窒素やアルゴンなど)からなるパージガスをチャンバ41内に個別に導入する構造になっている。チャンバ41の内部には半導体基板1を搭載するステージ42が設置されており、その上部には半導体基板1を加熱するヒータ43が設置されている。チャンバ41には、その内部の真空度を調整するための真空ポンプ44が接続されている。
【0032】本実施の形態では、半導体基板1を上記CVD装置40のチャンバ41内に搬入した後、まずチャンバ41内にパージガスを導入して不要なガスを排気すると共に、ヒータ43を使って半導体基板1を400℃?600℃程度に加熱する。このとき、パージガスを多量に導入してチャンバ41内を高圧に保ち、パージガスを媒体とした熱の伝導性を高めることにより、半導体基板1を短時間で昇温させることができる。
【0033】次に、チャンバ41内のパージガスを排気した後、四塩化チタンとアンモニアとを導入し、これらのガスを反応させることにより、図12に示すように、酸化タンタル膜26の上部にTiN膜27を堆積する。
【0034】本発明者が行なった実験によると、このとき、四塩化チタンの流量をアンモニアの流量の0.1以上とすることにより、深い溝24の内部においてもコンフォーマルなTiN膜27を形成することができた。なお、アンモニアの流量に対する四塩化チタンの流量の比が過剰になると、TiN膜27中に不純物として取り込まれる塩素の量が増加し、情報蓄積用容量素子の上部に形成されるAl配線を腐蝕させる恐れがある。従って、Al配線の腐蝕防止の観点からは、四塩化チタンとアンモニアの流量比を、四塩化チタン:アンモニア=0.1?4:1の範囲とするのが好ましい。
【0035】また、ソースガスの流量が多くなったり、圧力が高くなったりすると、溝24の内部におけるTiN膜27のカバレージが低下すると共に、膜中の塩素量が増加する。従って、四塩化チタンとアンモニアの流量は、それぞれ50sccm以下の低流量とすることが好ましく、成膜時の圧力も低圧(例えば1333Pa以下)とすることが好ましい。
【0036】さらに、容量絶縁膜を構成する酸化タンタル膜26にアンモニアのような還元性ガスが接触すると、膜の耐圧が劣化してリーク電流が増大する恐れがある。従って、チャンバ41内に四塩化チタンとアンモニアとを導入する際は、アンモニアよりも四塩化チタンを僅かに(例えば20秒以下)早く導入し、酸化タンタル膜26の劣化を防ぐようにすることが望ましい。
【0037】次に、上記のようにしてTiN膜27を堆積した後、図13に示すように、さらにスパッタリング法によってTiN膜27を堆積し、溝24の内部をTiN膜27で完全に埋め込む。ここまでの工程により、TiN膜27からなる上部電極と、酸化タンタル膜26からなる容量絶縁膜と、表面が粗面化された多結晶シリコン膜からなる下部電極25とで構成される情報蓄積用容量素子Cが形成され、メモリセル選択用MISFETQsとこれに直列に接続された情報蓄積用容量素子Cとで構成されるDRAMのメモリセルが完成する。」
よって、刊行物1には、以下の発明が記載されている。
「DRAMの製造方法であって、
半導体基板1を提供するステップと、
半導体基板1をドライエッチングして溝を形成した後、この溝の内部を含む半導体基板1上にCVD法で酸化シリコン膜4を堆積し、続いて酸化シリコン膜4を化学的機械研磨(Chemical Mechanical Polishing;CMP) 法で研磨して溝の内部のみに残すことにより、半導体基板(ウエハ)1の主面に素子分離溝2を形成するステップと、
半導体基板1をウェット酸化してゲート酸化膜5を形成し、ゲート酸化膜5の上部にゲート電極6(ワード線)を形成するステップと、
ゲート電極6(ワード線)の両側の半導体基板にn型半導体領域7(ソース、ドレイン)を形成するステップと、
半導体基板1上にCVD法で窒化シリコン膜9および酸化シリコン膜10を堆積し、続いて酸化シリコン膜10をCMP法で研磨してその表面を平坦化した後、その上部にCVD法で酸化シリコン膜11を堆積するステップと、
フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチングしてコンタクトホール13、14を形成するステップと、
コンタクトホール13、14の内部に、P(リン)などのn型不純物をドープした多結晶シリコン膜からなるプラグ15を形成するステップと、
酸化シリコン膜11及びプラグ15の上部に酸化シリコン膜16を堆積するステップと、
酸化シリコン膜16をドライエッチングしてコンタクトホール13の上部にスルーホール17を形成するステップと、
Ti膜、TiN膜およびW膜を堆積した後に酸化シリコン膜16の上部のこれらの膜を除去することにより、スルーホール17の内部に、プラグ15と接続したプラグ18を形成するステップと、
プラグ18の上にビット線BLを形成するステップと、
酸化シリコン膜16及びビット線BLの上部に酸化シリコン膜19を形成するステップと、
酸化シリコン膜19をドライエッチングしてコンタクトホール14の上部にスルーホール20を形成するステップと、
スルーホール20の内部に、P(リン)などのn型不純物をドープした多結晶シリコン膜からなるプラグ21を形成するステップとからなるDRAMの製造方法。」

刊行物2. 特開平10-144886号公報
本願の優先権主張日前に日本国内において頒布された特開平10-144886号公報には、「半導体装置及びその製造方法」(発明の名称)に関して、図1ないし22とともに以下の事項が記載されている。
「【0061】(第1の実施形態)図1は、本発明の第1の実施形態に係るスタック型メモリセルを用いたDRAMのワード線W、活性領域1aを示す平面図である。
【0062】また、図2?図15は同DRAMの製造方法を示す工程断面図である。各図の工程断面図(a)?図(c)はそれぞれ図1の矢視A-A´断面、矢視B-B´断面、矢視C-C´断面に相当する図である。
【0063】このDRAMの製造方法は以下の通りである。
【0064】まず、図2に示すように、一導電型のシリコン基板1の表面に浅いトレンチ溝を形成し、このトレンチ溝内に素子分離絶縁膜2を埋め込むことにより、素子分離(STI分離)を行なう。図1にはこの工程で形成されたMOSトランジスタの活性領域1aの平面パターンが示されている。すなわち、面積が8F^(2)(Fは最小の素子分離幅)のメモリセル(例えば、図中の点D1?D8を結んだ領域)を形成できるように、活性領域1aがアレイ状に配列形成されている。
【0065】次に図3に示すように、シリコン基板1の表面にゲート酸化膜3、ワード線WLと一体となったゲート電極4、ゲート上部絶縁膜5を形成する。このプロセスは以下の通りである。
【0066】まず、基板表面を酸化してゲート酸化膜3としての酸化膜を形成し、続いてこの酸化膜上にワード線WL及びゲート電極4としての不純物が添加されたポリシリコン膜等の導電膜、ゲート上部絶縁膜5としてのシリコン窒化膜等の第1の絶縁膜を形成した後、これら積層膜をパターニングして所定形状のゲート酸化膜3、ワード線WL(ゲート電極4)、ゲート上部絶縁膜5を形成する。
【0067】この後、同図に示すように、ゲート上部絶縁膜5をマスクにして基板表面に不純物イオンを注入してシリコン基板1と逆導電型のソース・ドレイン拡散層6を自己整合的に形成する。
【0068】次に図4に示すように、全面にゲート側壁絶縁膜7となるシリコン窒化膜等の第2の絶縁膜を形成した後、この第2の絶縁膜の全面をRIEして、この第2の絶縁膜をゲート部3,4,5の側壁に選択的に残置させることにより、ゲート側壁絶縁膜7を形成する。
【0069】次に図5に示すように、全面にゲート側壁絶縁膜7間の溝を充填し、高さがゲート上部絶縁膜5のそれと一致した第1の層間絶縁膜8を形成する。第1の層間絶縁膜8の上面の高さは、必ずしもゲート上部絶縁膜5の上面の高さと一致させる必要はなく、若干高くても低くても構わない。このような層間絶縁膜8は、例えば、全面に層間絶縁膜8としての第3の絶縁膜を厚く形成した後、ゲート上部絶縁膜5の表面が露出するまで上記第3の絶縁膜の全面を研磨することで形成することができる。ここで、層間絶縁膜8の材料は、そのエッチング速度がゲート上部絶縁膜5及びゲート側壁絶縁膜6のそれよりも速いものを用いる。
【0070】次に図6に示すように、層間絶縁膜8上にプラグ電極形成用のレジストパターン9を形成する。ここでは、レジストパターン9となるフォトレジストとしてポジ型のものを使用する。この段階の平面図を図7に示す。
【0071】図16にレジストパターン9を形成するための露光マスクパターン(斜線領域は開口部)、図17にこの工程時におけるレジストパターン9と活性領域1aとワード線WLとゲート側壁絶縁膜7との位置関係を示す。
【0072】次に図8に示すように、ゲート上部絶縁膜5、ゲート側壁絶縁膜7及びレジストパターン9をマスクにして層間絶縁膜8を基板表面が露出するまでエッチングする。
【0073】この結果、ゲート上部絶縁膜5、ゲート側壁絶縁膜7及びレジストパターン9で囲まれたビット線プラグ電極を形成するBLプラグコンタクト領域BPの基板表面、蓄積電荷プラグ電極を形成するSNプラグコンタクト領域SPの基板表面が露出する。この段階の平面図を図9に示す。
【0074】ここで、本実施形態では、BLプラグコンタクト領域と、このBLプラグコンタクト領域が設けられた活性領域に対して、ワード線の配列方向に、隣り合う2つの活性領域のワード線の走る方向の距離の1/2(半ピッチ)ずれて通過ワード線と交差する別の活性領域との間の領域、例えば、図17において点P_(1) ,P_(2) ,P_(3) ,P_(4) を結んだ領域のゲート上部絶縁膜及びゲート側壁絶縁膜7をエッチングマスクに利用している。
【0075】すなわち、本実施形態では、従来はレジストが存在しエッチングマスクとして利用していなかった領域のゲート上部絶縁膜及びゲート側壁絶縁膜7をエッチングマスクとして利用している。この結果、レジストパターン9として、図17に示したような矩形パターン、つまり、凸部を有さないパターンを用いることができるようになる。
【0076】このような凸部を有さないレジストパターン9は、図16に示したような凸部を有さない露光マスクパターンを用いて形成できる。このような凸部を有さない露光マスクパターンは精度良くレジストに精度良く転写できる。したがって、本実施形態によれば、設計通りのメモリセルが得られ、高集積化が容易となる。
【0077】このような凸部を有さないレジストパターン9を用いることができるのは、BLプラグコンタクト領域BPのワード線方向と平行な方向の寸法がF(最小の素子分離幅)より大きくしたことによる。
【0078】また、BLプラグコンタクト領域BPのワード線と平行な方向の寸法は、最小の素子分離幅の3倍未満なので、ある活性領域1aに設けたビット線プラグ電極が隣りの活性領域1aに接続するという不都合は生じない。
【0079】図10に示すように、全面にビット線プラグ電極10_(1)、蓄積電荷プラグ電極10_(2)となる不純物を添加したポリシリコン膜を形成した後、このポリシリコン膜をCMP又はエッチング等を用いて後退させ、BLプラグコンタクト領域BPの溝内にビット線プラグ電極10_(1)、SNプラグコンタクト領域SPの溝内に蓄積電荷プラグ電極10_(2) をそれぞれ形成する。この後、同図に示すように、全面に第2の層間絶縁膜11を形成して表面を平坦化する。
【0080】次に図11に示すように、BLプラグコンタクト領域BPの中央部上の層間絶縁膜11を開口した後、ビット線BL、ビット線上部絶縁膜12、ビット線側壁絶縁膜13を形成する。ビット線BL、ビット線上部絶縁膜12、ビット線側壁絶縁膜13の形成方法は、ゲート電極4、ゲート上部絶縁膜5、ゲート側壁絶縁膜6のそれと同様である。ビット線上部絶縁膜12、ビット線側壁絶縁膜13は例えばシリコン窒化膜である。
【0081】次に図12に示すように、全面に第3の層間絶縁膜14を形成して表面を平坦化する。ここで、層間絶縁膜14の材料としては、ビット線上部絶縁膜12、ビット線側壁絶縁膜13のそれよりも速いものを用いる。
【0082】次に図13に示すように、フォトレジストパターン15を形成する。このフォトレジストパターン15としては、ワード線と平行な方向に延び、お互いに平行に並んで配列された線状のパターンを用いる。図1を用いて説明すると、矢視C-C´断面にはレジストが存在せず、矢視B-B´断面にレジストパターン15が線状に存在する。
【0083】次に同図に示すように、このフォトレジストパターン15、ビット線上部絶縁膜12及びビット線側壁絶縁膜13をマスクにして層間絶縁膜14をRIEして、蓄積電荷プラグ10_(2)と次工程で形成する蓄積電荷電極とを接続するためのコンタクトホールを形成する。
【0084】次に図14に示すように、蓄積電荷電極16を形成した後、図15に示すように、全面にキャパシタ絶縁膜17、プレート電極18を順次形成する。この結果、蓄積電荷電極16、キャパシタ絶縁膜17及びプレート電極18で構成された信号電荷を蓄積するためのスタック型のキャパシタが完成する。この後のプロセスは通常のDRAMプロセスと同様である。
【0085】なお、本実施形態では、矩形パターン以外の部分が開口部した露光マスクパターンを用いたが図18に示すような露光マスクパターン(斜線部が開口部)を用いても良い。図19に、図17に相当する図を示す。
【0086】このような露光マスクパターンを用いると、ビット線プラグと、このビット線プラグが設けられた活性領域の半ピッチ隣の活性領域との間の距離が短くなるので、寄生容量の低減化を図れるなどの効果が得られる。
【0087】また、この露光マスクパターンは凸部を有するが、本実施形態の場合、この凸部の先端角部20は転写後に図20に示すようにつながっても良いので問題はない(21は開口部)。したがって、凸部のサイズがリソグラフィの解像度以下であっても良く、その作成は容易なものとなる。
【0088】さらに、図21に示すような露光マスクパターンを用いても良い(斜線部が開口部)。また、図22に、図17に相当する図を示す。
【0089】このような露光マスクパターンを用いると、開口部の角部21における露光量が少なくなるので、角部21における丸まりによる転写パターンの忠実性の劣化を防止できるようになる。この露光マスクパターンも凸部を有するが、本実施形態の場合、この凸部の先端角部は転写後につながっても良いので問題はない。」

刊行物3. 特開2000-100943号公報
原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された特開2000-100943号公報には、「半導体装置及びその製造方法」(発明の名称)に関して、図3及び図4とともに以下の事項が記載されている。
「【0046】[実施の形態3]図3A及び図3Bは、実施の形態3の半導体装置のダマシーン法による埋め込み配線とこれに隣接するコンタクトプラグの部分に着目した製造工程を示している。先の各実施の形態と同様に、シリコン基板301にはMOSトランジスタ等の素子(図示しない)が形成され、この上にCVDによるシリコン酸化膜からなる層間絶縁膜302が形成されている。層間絶縁膜302の表面は平坦化されている。
【0047】図3A(a)に示すように、層間絶縁膜302にリソグラフィとRIEにより配線溝303をパターン形成する。タングステン等の導電膜を堆積し、CDE法によりエッチバックすることにより、図3A(b)に示すように配線溝303の途中の深さまで、配線層304を埋め込み形成する。
【0048】次いで、CDE法等の等方性エッチングにより層間絶縁膜302をエッチングすることにより、図3A(c)に示すように、埋め込まれた配線層304の上端部の側方を開放する。そして、絶縁膜として例えばシリコン窒化膜305を堆積し、層間絶縁膜302をストッパとしてCMP処理を行って、図3A(d)に示すように、シリコン窒化膜305を配線層304の上部に平坦に埋め込む。シリコン窒化膜305は、一部側面を含んで配線層304の上部を覆い、側方に張り出した“逆U”字型のキャップ層となる。配線層304の側面の主要部は層間絶縁膜302に接した状態となる。
【0049】次に、図3B(a)に示すように、層間絶縁膜302上に塗布したフォトレジスト307にリソグラフィによりコンタクト孔用開口308を形成する。開口308はその一部が埋め込まれた配線層304上のシリコン窒化膜305に重なっている。そして、層間絶縁膜302をRIEによりエッチングして、図3B(b)に示すように基板301に達するコンタクト孔309を開ける。その後、レジスト307を除去する。
【0050】ここでのコンタクト孔形成のRIE条件も、シリコン窒化膜を殆どエッチングしないように設定される。これにより、コンタクト孔309はその配線層304側の端部が、配線層304の上部を覆うキャップ層としてのシリコン窒化膜305の側方に突き出た端部に一致した状態となり、コンタクト孔309は配線層304に自己整合される。
【0051】次いで、タングステン等の導電膜を堆積し、CMP処理を行って、図3B(c)に示すように、コンタクト孔309内にコンタクトプラグ310を埋め込む。このときCMP処理は、層間絶縁膜302,及びシリコン窒化膜305がストッパとなる条件で行うことにより、表面を平坦化してコンタクトプラグ310を埋め込むことができる。ここで、導電膜はコンタクト孔309内に完全に埋め込まれなくてもよく、CVD法やスパッタ法によりコンタクト孔309の側面及び底面のみに形成してもよい。また導電膜とコンタクト孔309の側面との間に側壁絶縁膜を形成してもよい。
【0052】この実施の形態3においても、コンタクトプラグ310は、基板301に形成されたMOSトランジスタ等の端子層を、層間絶縁膜302上に形成される素子や配線に接続するための接続導体として用いられる。具体的にCOB型DRAMに適用した場合には、埋め込み配線層304がビット線として、またコンタクトプラグ310は、層間絶縁膜302上に積層されるキャパシタの端子電極(蓄積ノード)を基板301に形成されたMOSトランジスタのソース又はドレイン拡散層に接続する接続導体として用いられる。但し、接続導体としてではなく、配線であってもよい。
【0053】この実施の形態3では、先の実施の形態1,2に比べて、工程が簡単になるという効果が得られる。即ちこの実施の形態では、配線層304を埋め込んだ後、等方的エッチングにより配線層304の上部にある層間絶縁膜302を後退させることにより、シリコン窒化膜305が配線層304の上部を覆ってかつ側方に突き出た状態を形成している。従って、実施の形態1,2における、キャップ層の張り出し部を形成するための側壁絶縁膜の堆積及びエッチング工程が省略される。
【0054】図3A(c)の等方的エッチバックの工程で、CDEの条件を配線層304が殆どエッチングされないように設定することにより、図示のように配線層304を覆うキャップ層は、“逆U”字型となって、等方的エッチバックのエッチング量で決まる幅だけ、側方に突き出た部分を持つことになる。この場合、実施の形態1,2と異なり、配線層304とコンタクトプラグ310がシリコン窒化膜305を挟んで対向する部分が生じる。
【0055】但し、図3A(c)の等方的エッチバックの工程で、CDEの条件を配線層304が同時にエッチングされるように設定することもできる。この場合には、シリコン窒化膜305からなるキャップ層の断面形状は、“T”字型、或いは“一”字型となる。この様にすると、配線層304とコンタクトプラグ310がシリコン窒化膜305を挟んで対向する部分がなくなり、寄生容量低減にとって好ましい。
【0056】[実施の形態4]次に、この発明を具体的にCOB型DRAMに適用した実施の形態を説明する。図4(a)(b)はこの実施の形態4により形成されるDRAMセルアレイ領域の模式的なレイアウトと、その一つの素子形成領域401に沿ったA-A′断面である。シリコン基板501の素子分離絶縁膜502を形成することにより、図4(a)に示すようなパターンの素子形成領域401が配列形成される。各素子形成領域401に、通常の工程に従って、図4(b)に示すように、ゲート電極404、ソース,ドレイン拡散層402,403をも持つMOSトランジスタMQが形成される。ゲート電極404は、ワード線WLとして一方向に連続的に配設される。
【0057】MOSトランジスタMQが形成された基板上に層間絶縁膜503が形成され、これに拡散層402にコンタクトするビット線(BL)511が埋め込み形成される。層間絶縁膜503にはまた、拡散層403にコンタクトするように、ビット線511と自己整合されたコンタクトプラグ515が埋め込み形成される。そして、層間絶縁膜503上に更に層間絶縁膜516が堆積され、この層間絶縁膜516に、コンタクトプラグ515に接続される端子電極(蓄積ノード)を持つキャパシタMCが形成されることになる。」

(3-2-2)対比・判断
平成18年1月23日付けで補正された請求項1に係る発明(以下、「補正発明」という。)と刊行物1に記載された発明(以下、「刊行物発明」という。)とを対比検討する。

(a)刊行物発明は、半導体基板1にDRAMを製造しているから、「基板を提供するステップ」を当然に備えているものである。
(b)刊行物発明の「半導体基板1をドライエッチングして溝を形成した後、この溝の内部を含む半導体基板1上にCVD法で酸化シリコン膜4を堆積し、続いて酸化シリコン膜4を化学的機械研磨(Chemical Mechanical Polishing;CMP) 法で研磨して溝の内部のみに残すことにより、半導体基板(ウエハ)1の主面に素子分離溝2を形成するステップ」は、ドライエッチングで溝を形成して、素子分離溝2を形成するステップであることから、パターニングによって素子分離溝を形成することは明らかであり、素子分離溝2を形成するということは、その他の領域である素子形成領域を区画、形成することに他ならないから、刊行物発明の上記ステップは、補正発明の「パターニングによって前記基板に複数のアクティブ領域を形成するステップ」に相当する。
(c)刊行物発明の「半導体基板1をウェット酸化してゲート酸化膜5を形成し、ゲート酸化膜5の上部にゲート電極6(ワード線)を形成するステップ」は、半導体基板1上に、ワード線を形成する点で、補正発明の「前記基板上に、スペースによって互いに分離された」「ワード線を形成するステップ」に相当している。
(d)刊行物発明の「酸化シリコン膜10」及び「窒化シリコン膜9」は、補正発明の「第1絶縁層」及び「絶縁材」に相当するから、刊行物発明の「半導体基板1上にCVD法で窒化シリコン膜9および酸化シリコン膜10を堆積し、続いて酸化シリコン膜10をCMP法で研磨してその表面を平坦化した後、その上部にCVD法で酸化シリコン膜11を堆積するステップ」は、補正発明の「第1絶縁層を形成するために、前記ワード線の間の前記スペースに絶縁材を堆積させるステップ」に相当する。
(e)刊行物発明の「プラグ18」及び「プラグ21」は、それぞれビット線BL、下部電極25に接触するものであることは明らかであるから、補正発明の「ビット線接触」及び「ノード接触」にそれぞれ相当する。
(f)刊行物1の「【0022】次に、図4に示すように、フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチングしてコンタクトホール13、14を形成した後、コンタクトホール13、14の内部に多結晶シリコン膜からなるプラグ15を形成する。プラグ15は、例えばコンタクトホール13、14の内部を含む酸化シリコン膜11上に、P(リン)などのn型不純物をドープした多結晶シリコン膜をCVD法で堆積した後、酸化シリコン膜11の上部の多結晶シリコン膜をCMP法(またはエッチバック法)で除去してコンタクトホール13、14の内部のみに残すことにより形成する。 【0023】次に、図5に示すように、酸化シリコン膜11の上部にCVD法で酸化シリコン膜16を堆積し、続いて酸化シリコン膜16をドライエッチングしてコンタクトホール13の上部にスルーホール17を形成した後、スルーホール17の内部にプラグ18を形成し、さらにプラグ18の上部にビット線BLを形成する。」「【0025】次に、図6に示すように、酸化シリコン膜16の上部にCVD法で酸化シリコン膜19を堆積し、続いて酸化シリコン膜19をドライエッチングしてコンタクトホール14の上部にスルーホール20を形成した後、スルーホール20の内部にプラグ21を形成する。プラグ21は、例えばスルーホール20の内部を含む酸化シリコン膜19上に、P(リン)などのn型不純物をドープした多結晶シリコン膜をCVD法で堆積した後、酸化シリコン膜19の上部の多結晶シリコン膜をCMP法(またはエッチバック法)で除去してスルーホール20の内部のみに残すことにより形成する。」との記載及び図4ないし6から、半導体基板1に形成された「n型半導体領域7」に、「コンタクトホール13」、「コンタクトホール14」の内部に形成される「プラグ15」を介して、それぞれビット線BLに接続される「プラグ18」及びキャパシタの下部電極が接続される「プラグ21」が接続されることは明らかである。したがって、刊行物発明の「コンタクトホール13」は、「プラグ18」を形成するために設けられた接触開口部であるという点で、補正発明の「ビット線接触を形成するための」「第1」「接触開口部」に相当し、刊行物発明の「コンタクトホール14」は、「プラグ21」を形成するために設けられた接触開口部であるという点で、補正発明の「ノード接触を形成するための」「第2」「接触開口部」に相当する。
そして、刊行物発明の「コンタクトホール13」、「コンタクトホール14」は、フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチングして形成するから、刊行物発明の「フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチングしてコンタクトホール13、14を形成するステップ」は、補正発明の「ビット線接触を形成するための第1」「接触開口部と、」「ノード接触を形成するための第2」「接触開口部とを形成するために、前記ワード線および前記第1絶縁層上に、」「フォトレジスト・パターンを形成し、エッチングマスクとして前記」「フォトレジスト・パターンを使用して、スペースの前記第1絶縁層の一部分をエッチングして、前記基板の一部分を露出するステップ」に相当する。
(g)刊行物発明の「プラグ15」は、上記(f)に示したとおり、補正発明の「ビット線接触を形成するための」「第1」「接触開口部」及び「ノード接触を形成するための」「第2」「接触開口部」のそれぞれに相当する、「コンタクトホール13」、「コンタクトホール14」の内部に形成されるから、補正発明の「第1」「接触」、「第2」「接触」に相当する。また、刊行物発明の「P(リン)などのn型不純物をドープした多結晶シリコン膜」は、補正発明の「第1導電材」に相当する。
したがって、刊行物発明の「コンタクトホール13、14の内部に、P(リン)などのn型不純物をドープした多結晶シリコン膜からなるプラグ15を形成するステップ」は、補正発明の「第1」「接触及び第2」「接触を形成するために、前記第1」「接触開口部及び第2」「接触開口部のそれぞれに、第1導電材を堆積させるステップ」に相当する。
(h)刊行物発明の「酸化シリコン膜16」は、図5から、「ゲート電極6(ワード線)」の上に形成されていることは明らかであるから、補正発明の「第2絶縁層」に相当する。
したがって、刊行物発明の「酸化シリコン膜11及びプラグ15の上部に酸化シリコン膜16を堆積するステップ」は、補正発明の「前記ワード線上に第2絶縁層を形成するステップ」に相当する。
(i)刊行物発明の「スルーホール17」には、刊行物1の「【0023】次に、図5に示すように、酸化シリコン膜11の上部にCVD法で酸化シリコン膜16を堆積し、続いて酸化シリコン膜16をドライエッチングしてコンタクトホール13の上部にスルーホール17を形成した後、スルーホール17の内部にプラグ18を形成し、さらにプラグ18の上部にビット線BLを形成する。」との記載から、「スルーホール17」の内部に「プラグ18」が形成されるものである。そして、上記(e)のとおり、「プラグ18」は、補正発明の「ビット線接触」に相当するから、刊行物発明の「酸化シリコン膜16をドライエッチングしてコンタクトホール13の上部にスルーホール17を形成するステップ」は、補正発明の「ビット線接触開口部を形成するために、前記第2絶縁層をパターニングするステップ」に相当する。
(j)刊行物発明の「Ti膜、TiN膜およびW膜」は、補正発明の「第2導電材」に相当するから、上記(e)を勘案すると、刊行物発明の「Ti膜、TiN膜およびW膜を堆積した後に酸化シリコン膜16の上部のこれらの膜を除去することにより、スルーホール17の内部に、プラグ15と接続したプラグ18を形成するステップ」は、補正発明の「ビット線接触を形成するために、前記ビット線接触開口部に第2導電材を堆積させて、前記ビット線接触が、前記第1」「接触を介して、前記基板に電気的に接続されるようにするステップ」に相当する。
(k)刊行物発明の「酸化シリコン膜19」は、補正発明の「誘電体層」に相当するから、刊行物発明の「酸化シリコン膜16及びビット線BLの上部に酸化シリコン膜19を形成するステップ」は、補正発明の「前記第2絶縁層上に誘電体層を形成するステップ」に相当する。
(l)刊行物1の図6から、補正発明の「誘電体層」及び「第2絶縁層」にそれぞれ相当する「酸化シリコン膜19」及び「酸化シリコン膜16」に、「プラグ15」に達する「スルーホール20」を形成し、「スルーホール20」の内部に「プラグ21」が形成されていることは明らかであるから、刊行物発明の「酸化膜19をドライエッチングしてコンタクトホール14の上部にスルーホール20を形成するステップ」は、補正発明の「ノード接触開口部を形成するために、前記誘電体層と前記第2絶縁層をパターニングするステップ」に相当する。
(m)刊行物発明の「スルーホール20の内部に、P(リン)などのn型不純物をドープした多結晶シリコン膜からなるプラグ21を形成するステップ」は、「P(リン)などのn型不純物をドープした多結晶シリコン膜」が、「第4導電材」に相当するから、上記(f)及び(g)を勘案すると、補正発明の「ノード接触を形成するために、前記第2」「接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第4導電材を堆積させるステップ」に相当する。
(n)刊行物発明は、「DRAMの製造方法」であるが、キャパシタの製造工程を含むものであるから、「ダイナミック・ランダム・アクセス・メモリ(DRAM)キャパシタの製造方法」を開示していることは明らかである。

したがって、補正発明と刊行物発明とは、
「ダイナミック・ランダム・アクセス・メモリ(DRAM)キャパシタの製造方法であって、
基板を提供するステップと、
パターニングによって前記基板に複数のアクティブ領域を形成するステップと、
前記基板上に、スペースによって互いに分離されたワード線を形成するステップと、
第1絶縁層を形成するために、前記ワード線の間の前記スペースに絶縁材を堆積させるステップと、
ビット線接触を形成するための第1接触開口部と、ノード接触を形成するための第2接触開口部とを形成するために、前記ワード線および前記第1絶縁層上に、フォトレジスト・パターンを形成し、エッチングマスクとしてフォトレジスト・パターンを使用して、スペースの前記第1絶縁層の一部分をエッチングして、前記基板の一部分を露出するステップと、
第1接触および第2接触を形成するために、前記第1接触開口部および前記第2接触開口部のそれぞれに、第1導電材を堆積させるステップと、
前記ワード線上に第2絶縁層を形成するステップと、
ビット線接触開口部を形成するために、前記第2絶縁層をパターニングするステップと、
ビット線接触を形成するために、前記ビット線接触開口部に第2導電材を堆積させて、前記ビット線接触が、前記第1接触を介して、前記基板に電気的に接続されるようにするステップと、
前記第2絶縁層上に誘電体層を形成するステップと、
ノード接触開口部を形成するために、前記誘電体層と前記第2絶縁層をパターニングするステップと、
ノード接触を形成するために、前記第2接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第4導電材を堆積させるステップとからなることを特徴とするダイナミック・ランダム・アクセス・メモリ(DRAM)キャパシタの製造方法。」
である点で一致し、以下の点で相違する。

相違点1
補正発明は、「前記基板上に、スペースによって互いに分離された複数の平行なワード線を形成するステップ」を備えているのに対して、刊行物発明は、「半導体基板1をウェット酸化してゲート酸化膜5を形成し、ゲート酸化膜5の上部にゲート電極6(ワード線)を形成するステップ」を備えているものの、複数のワード線が、スペースによって互いに分離され、平行であることが明らかでない点。

相違点2
補正発明は、「前記基板と自己整合するビット線接触を形成するための第1自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第2自己整合接触開口部とを形成するために、前記ワード線および前記第1絶縁層上に、不連続なT型アイランド・フォトレジスト・パターンを形成し、エッチングマスクとして前記T型アイランド・フォトレジスト・パターンを使用して、スペースの前記第1絶縁層の一部分をエッチングして、前記基板の一部分を露出するステップ」を備えているのに対して、刊行物発明は、「フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチングしてコンタクトホール13、14を形成するステップ」を備えているものの、補正発明の「前記基板と自己整合するビット線接触を形成するための第1自己整合接触開口部」、「前記基板と自己整合するノード接触を形成するための第2自己整合接触開口部」に対応する「コンタクトホール13、14」が自己整合で形成されることが明らかでなく、また、「コンタクトホール13、14」を形成するためのフォトレジストパターンの形状が明らかでない点。

相違点3
補正発明は、「第1自己整合接触および第2自己整合接触を形成するために、前記第1自己整合接触開口部および前記第2自己整合接触開口部のそれぞれに、第1導電材を堆積させるステップ」を備えているのに対して、刊行物発明は、「コンタクトホール13、14の内部に、P(リン)などのn型不純物をドープした多結晶シリコン膜からなるプラグ15を形成するステップ」を備えているものの、「第1自己整合接触」及び「第2自己整合接触」並びに「第1自己整合接触開口部」及び「第2自己整合接触開口部」に対応する「プラグ15」並びに「コンタクトホール13」及び「コンタクトホール14」が、自己整合で形成されることが明らかでない点。

相違点4
補正発明は、「ビット線接触を形成するために、前記ビット線接触開口部に第2導電材を堆積させて、前記ビット線接触が、前記第1自己整合接触を介して、前記基板に電気的に接続されるようにするステップ」を備えているのに対して、刊行物発明は、「Ti膜、TiN膜およびW膜を堆積した後に酸化シリコン膜16の上部のこれらの膜を除去することにより、スルーホール17の内部に、プラグ15と接続したプラグ18を形成するステップ」を備えているものの、「第1自己整合接触」に対応する「プラグ15」が自己整合で形成されることが明らかでない点。

相違点5
補正発明は、「前記ワード線に直交する複数の平行な溝を形成するために、前記誘電体層をパターニングするステップと、 複数のビット線を形成するために、前記溝に第3導電材を堆積させて、前記ビット線の上面が、前記誘電体層の上面より下で、かつ、前記ビット線が、前記ビット線接触を介して、前記第1自己整合接触に電気的に接続されるようにするステップと、 前記溝が満たされるように、前記ビット線上に硬材層を形成するステップと」を備えているのに対して、刊行物発明は、「ビット線BLを形成するステップ」を備えているものの、補正発明のようなステップを備えていない点。

相違点6
補正発明は、「前記第1導電材と自己整合するノード接触開口部を形成するために、前記誘電体層と前記第2絶縁層をパターニングするステップ」及び「ノード接触を形成するために、前記第2自己整合接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第4導電材を堆積させるステップ」を備えているのに対して、刊行物発明は、「酸化シリコン膜19をドライエッチングしてコンタクトホール14の上部にスルーホール20を形成するステップ」及び「スルーホール20の内部に、P(リン)などのn型不純物をドープした多結晶シリコン膜からなるプラグ21を形成するステップ」を備えているものの、「スルーホール20」が、「第1導電材」に相当する「P(リン)などのn型不純物をドープした多結晶シリコン膜」と自己整合するものであることが明らかでなく、「コンタクトホール14」が自己整合により形成することも明らかでない点。

以下、各相違点について検討する。
相違点1について
DRAMにおいて、複数のワード線をスペースによって互いに分離し、平行に形成することは、通常行われていることであって、刊行物発明においても、複数のワード線をスペースによって互いに分離し、平行に形成することは自明であるから、実質的な相違点とは認められない。仮に、実質的な相違点になるとしても、当業者が適宜なし得た程度のものである。

相違点2について
刊行物発明の「コンタクトホール13、14」は、「半導体基板1上にCVD法で窒化シリコン膜9および酸化シリコン膜10を堆積し、続いて酸化シリコン膜10をCMP法で研磨してその表面を平坦化した後、その上部にCVD法で酸化シリコン膜11を堆積し、フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチング」することにより形成しており、ゲート電極6(ワード線)の間隔から窒化シリコン膜の厚みを除いた幅のコンタクトホールが形成できるから、刊行物発明の「コンタクトホール13、14」は、自己整合的に形成されることは明らかである。したがって、刊行物発明の「コンタクトホール13、14」は、自己整合的に形成されるから、補正発明の「第1自己整合接触開口部」、「第2自己整合接触開口部」に相当するものであり、実質的な相違点とはならない。
なお、仮に、自己整合接触開口部が、本願明細書の【発明の実施の形態】で開示されているように、絶縁層210及び硬材でできたスペーサで覆った状態のワード線に絶縁層216を形成し、フォトレジストパターンをマスクに絶縁層216をエッチングすることにより、絶縁層210及び硬材でできたスペーサで覆った状態のワード線の間隔に一致した幅に形成された開口部を意味するとしても、例えば、特開平9-321024号公報(「【0016】【発明の実施の形態】以下、この発明の実施の形態について図面を参照して説明する。図1は、本発明の実施の一形態にかかる、フロロカーボン系ガスを用いたRIEによって、DRAMにおけるビット線コンタクトなどのコンタクトホールを形成する際の工程を示すものである。 【0017】たとえば同図(a)に示すように、シリコン基板11の表面にゲート絶縁膜12を介して多結晶シリコン膜からなるゲート電極13を形成し、その表面および側壁をシリコン窒化膜14で被覆した後、上記ゲート電極13をマスクとする拡散を行ってソース・ドレイン領域となる拡散層15を形成する。 【0018】そして、上記シリコン窒化膜14の上層に層間絶縁膜としてのシリコン酸化膜16を形成した後、レジストパターン17をマスクとしてエッチング処理(RIE)を行う。 【0019】たとえば、ここでのRIEは、まず、水素(C-H)結合を持たないC_(4)F_(8)ガスとArガスとの混合ガス(第1の処理ガス)の流量を5/205sccmとし、圧力を40mTorr、RF.出力を850Wとする条件の元で行われる。 【0020】そして、シリコン窒化膜14がエッチング停止層(下地ストッパ)として用いられて、シリコン酸化膜16のエッチングが行われる。また、上記条件の元でエッチングが行われ、さらに、下地のシリコン窒化膜14の表面がプラズマ中にさらされた後もしくは短時間エッチングされた後においては、たとえば同図(b)に示すように、C-H結合を有するCHF_(3)ガスとCOガスとの混合ガス(第2の処理ガス)の流量を45/155sccmとし、圧力を40mTorr、RF.出力を800Wとする条件に切り換えられてエッチングが行われる。 【0021】この切り換えのタイミングは、たとえば、上記シリコン窒化膜14の表面がプラズマ中にさらされることによって減少するCOの変化を、発光分光法などによってエンドポイントとしてモニタすることで、比較的に正確に検知できる。 【0022】こうして、エッチングの途中で条件を切り換えることにより、たとえば同図(c)に示すように、高選択性をもってシリコン酸化膜16がパターニングされる、つまり、下地のシリコン窒化膜14の削れ量(エッチングレート)を抑制しつつ、上記ゲート電極13に対して自己整合的にコンタクトホール18を形成できる。」)及び特開平11-163295号公報(「【0023】図1を参照すれば、まず素子分離領域110が形成されている半導体基板100上にシリコン酸化膜でなったゲート絶縁膜(図示せず)を形成する。次に前記ゲート絶縁膜が形成された基板の全面に不純物がドーピングされた多結晶シリコンよりなったゲート導電層を形成する。続いて、前記ゲート導電層上にシリコン窒化膜よりなったキャッピング層を形成する。そして前記ゲート絶縁膜が露出されるように前記キャッピング層及びゲート導電層を順次にパターニングして前記ゲート絶縁膜上にキャッピング層パターン125及びゲート電極120よりなったゲートパターン128を形成する。引続き、前記ゲートパターン128らが形成された基板全面にシリコン窒化膜を蒸着して、前記キャッピング層パターン125をハードマスクとして利用してエッチバック工程を進行することによってゲートパターン128の側壁にスペーサ130を形成する。続いて、前記スペーサ130が形成された結果物全面に所定厚さの絶縁膜140、例えば酸化膜を形成する。 【0024】次に、ダイレクトコンタクト(direct contact、以下DCと言う)を形成するために絶縁膜140上に感光膜を塗布してパターニングし感光膜パターン150を形成する。ここで、DCを形成する工程段階からBCの一部(この時形成されたBC(図2の213)を以下では便宜上、下部BCと言う)が同時に形成されるようにフォトマスク(図示せず)を準備して写真蝕刻工程を進行し、後続されるBC形成工程から既に形成された前記下部BC上にBCの他の部分(この時形成されたBC(図5の513)を以下では便宜上、上部BCと言う)を形成する2段階のBC形成方法を使用してBC形成工程を完了する。 【0025】図1のようにDCと下部BCが同時に形成されるように絶縁膜140上に形成された感光膜パターン150を蝕刻マスクとして利用して半導体基板100が露出される時まで絶縁膜140の蝕刻を進行する。絶縁膜140の蝕刻は自己整列コンタクト工程を利用することが望ましい。すなわち、ゲートパターン128の側壁に形成されたスペーサ130でコンタクト部分をあらかじめ限定した後、酸化膜と同じ絶縁膜140と窒化膜であるスペーサ130間の高い選択比を利用して絶縁膜140の蝕刻を進行する。この際、窒化膜で形成された前記キャッピング層パターン125も酸化膜で形成された絶縁膜140について高い蝕刻選択比を示すので、前記スペーサ130と共に自己整列コンタクト形成工程時蝕刻阻止膜として用いられる。」)にも記載されているように、コンタクトホールをそのような製造方法により形成することは従来周知の技術にすぎないものであるから、刊行物発明において、当該従来周知の技術を採用することは当業者が容易になし得たものである。
また、刊行物発明では、コンタクトホール13、14を形成するためのフォトレジスト膜の形状について明らかではないが、刊行物2には、ビット線とソース・ドレイン領域を接続するためのビット線プラグ電極が凸部を有することから、このような凸部を有するパターンを形成するために、刊行物2の図18、19、21、22には、ビット線プラグ電極を形成するBLプラグコンタクト領域BP及び蓄積電荷プラグ電極を形成するSNプラグコンタクト領域を形成する際のレジストパターンの形状として、T型のレジストパターンを用いることが示されている。
さらに、刊行物発明は、キャパシタがビット線よりも上に配置される、いわゆるCOB型DRAMであり、ワード線とビット線の平面レイアウトについて明らかでないものの、ワード線とビット線を交差する方向にそれぞれ形成することは通常行われていることである。
そして、刊行物発明では、コンタクトホール15の平面形状について特に明らかでないものの、刊行物2(図10(b)、図11(b)、図12(b)を参照)には、ビット線をワード線に交差する方向に形成するために、1つのレイアウトとして、ワード線方向にビット線コンタクトとなるプラグを引き出す手法があることが開示されているから、刊行物発明において、COB型DRAMのワード線とビット線を交差する方向に形成するために、ビット線BLが接続されるプラグ15を凸部を有する形状とする際、刊行物2に記載された、T型のレジストパターンを採用することは、当業者が容易になし得たものである。
したがって、刊行物発明において、補正発明の如く、「前記基板と自己整合するビット線接触を形成するための第1自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第2自己整合接触開口部とを形成するために、前記ワード線および前記第1絶縁層上に、不連続なT型アイランド・フォトレジスト・パターンを形成し、エッチングマスクとして前記T型アイランド・フォトレジスト・パターンを使用して、スペースの前記第1絶縁層の一部分をエッチングして、前記基板の一部分を露出するステップ」を備えるものとすることは当業者が容易になし得たものである。

相違点3及び相違点4について
上記「相違点2について」における検討のとおり、刊行物発明の「コンタクトホール13」及び「コンタクトホール14」は、自己整合的に形成されていることは明らかである。また、刊行物1には、「【0022】次に、図4に示すように、フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチングしてコンタクトホール13、14を形成した後、コンタクトホール13、14の内部に多結晶シリコン膜からなるプラグ15を形成する。プラグ15は、例えばコンタクトホール13、14の内部を含む酸化シリコン膜11上に、P(リン)などのn型不純物をドープした多結晶シリコン膜をCVD法で堆積した後、酸化シリコン膜11の上部の多結晶シリコン膜をCMP法(またはエッチバック法)で除去してコンタクトホール13、14の内部のみに残すことにより形成する。」と記載されているように、「プラグ15」は、「コンタクトホール13」及び「コンタクトホール14」の内部にのみ多結晶シリコン膜を残すように形成されているから、必然的に自己整合的に形成されたものである。
したがって、相違点3及び相違点4は、実質的なものではない。
なお、仮に、相違点3及び相違点4が実質的なものであって、「自己整合接触開口部」が、本願明細書の【発明の実施の形態】で開示されているように、絶縁層210及び硬材でできたスペーサで覆った状態のワード線に絶縁層216を形成し、フォトレジストパターンをマスクに絶縁層216をエッチングすることにより、絶縁層210及び硬材でできたスペーサで覆った状態のワード線の間隔に一致した幅に形成された開口部を意味するとしても、上記「相違点2について」における検討のとおり、そのような意味での「自己整合接触開口部」は、従来周知の技術にすぎないから、刊行物発明の「プラグ15」並びに「コンタクトホール13」及び「コンタクトホール14」に対して従来周知の技術を採用することにより、補正発明の如く「第1自己整合接触」及び「第2自己整合接触」並び「第1自己整合接触開口部」及び「第2自己整合接触開口部」とすることは、当業者が容易になし得たものである。

相違点5及び相違点6について
刊行物3の【0046】ないし【0051】の記載から、層間絶縁膜302に配線溝303をパターン形成する工程と、配線溝303の途中の深さまで配線層304を埋め込み形成する工程と、層間絶縁膜を等方性エッチングによりエッチングすることで埋め込まれた配線層304の上端部の側方を開放する工程と、シリコン窒化膜305を堆積し、層間絶縁膜302をストッパとしてCMP処理を行って、シリコン窒化膜305を配線層304の上部に平坦に埋め込む工程と、フォトレジスト307にコンタクト孔用開孔308を形成し、シリコン窒化膜を殆どエッチングしない条件でRIEにより層間絶縁膜302をエッチングして、自己整合的にコンタクト孔309を開ける工程と、コンタクト孔309内にコンタクトプラグ310を埋め込む工程を行うことで配線層及びコンタクトプラグを形成する方法が開示されている。そして、【0052】には、「この実施の形態3においても、コンタクトプラグ310は、基板301に形成されたMOSトランジスタ等の端子層を、層間絶縁膜302上に形成される素子や配線に接続するための接続導体として用いられる。具体的にCOB型DRAMに適用した場合には、埋め込み配線層304がビット線として、またコンタクトプラグ310は、層間絶縁膜302上に積層されるキャパシタの端子電極(蓄積ノード)を基板301に形成されたMOSトランジスタのソース又はドレイン拡散層に接続する接続導体として用いられる。但し、接続導体としてではなく、配線であってもよい。」と記載されているから、COB型DRAMにおいて、ビット線及びキャパシタの端子電極(蓄積ノード)の形成方法に対して適用できることも示している。
そして、刊行物発明のDRAMも、キャパシタがビット線上に配置されるCOB型DRAMであることは明らかであり、ワード線とビット線を交差する方向の具体的な態様として、直交する方向を採用することは当業者が適宜選択しうる設計的事項にすぎず、上記「相違点2について」において検討したとおり、ビット線をワード線に交差する方向に形成するために、1つのレイアウトとして、ワード線方向にビット線コンタクトとなるプラグを引き出す手法があることは従来周知の技術であるから、刊行物発明において、ビット線の具体的なレイアウト及びその製造方法として、ワード線に直交する方向に形成することを適用しつつ、ビット線及び下部電極に接続されるプラグ21を形成する方法として、刊行物3に記載された方法を採用することは、当業者が容易になし得たものである。
そして、上記「相違点2について」における検討を勘案すると、刊行物発明において、補正発明の如く、「前記ワード線に直交する複数の平行な溝を形成するために、前記誘電体層をパターニングするステップと、 複数のビット線を形成するために、前記溝に第3導電材を堆積させて、前記ビット線の上面が、前記誘電体層の上面より下で、かつ、前記ビット線が、前記ビット線接触を介して、前記第1自己整合接触に電気的に接続されるようにするステップと、 前記溝が満たされるように、前記ビット線上に硬材層を形成するステップと、 前記第1導電材と自己整合するノード接触開口部を形成するために、前記誘電体層と前記第2絶縁層をパターニングするステップと、 ノード接触を形成するために、前記第2自己整合接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第4導電材を堆積させるステップ」を備えるようにすることは当業者が容易になし得たものである。

したがって、補正発明は、刊行物1ないし3に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができず、補正発明は、特許出願の際独立して特許を受けることができない。

(3-3)むすび
よって、補正発明を含む本件補正は、特許法第17条の2第5項で準用する同法第126条第5項の規定に適合しないものであり、適法でない補正を含む本件補正は、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。

3.本願発明
平成18年1月23日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし26に係る発明は、平成16年10月12日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし26に記載された事項により特定されるものであり、そのうちの請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載されている事項により特定される以下のとおりのものである。
「【請求項1】 ダイナミック・ランダム・アクセス・メモリ(DRAM)キャパシタの製
造方法であって、
基板を提供するステップと、
パターニングによって前記基板に複数のアクティブ領域を形成するステップと、
前記基板上に、スペースによって互いに分離された複数の平行なワード線を形成するステップと、
第1絶縁層を形成するために、前記ワード線の間の前記スペースに絶縁材を堆積させるステップと、
前記基板と自己整合するビット線接触を形成するための第1自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第2自己整合接触開口部とを形成するために、前記第1絶縁層をパターニングするステップと、
第1自己整合接触および第2自己整合接触を形成するために、前記第1自己整合接触開口部および前記第2自己整合接触開口部のそれぞれに、第1導電材を堆積させるステップと、
前記ワード線上に第2絶縁層を形成するステップと、
ビット線接触開口部を形成するために、前記第2絶縁層をパターニングするステップと、
ビット線接触を形成するために、前記ビット線接触開口部に第2導電材を堆積させて、前記ビット線接触が、前記第1自己整合接触を介して、前記基板に電気的に接続されるようにするステップと、
前記第2絶縁層上に誘電体層を形成するステップと、
前記ワード線に直交する複数の平行な溝を形成するために、前記誘電体層をパターニングするステップと、
複数のビット線を形成するために、前記溝に第3導電材を堆積させて、前記ビット線の上面が、前記誘電体層の上面より下で、かつ、前記ビット線が、前記ビット線接触を介して、前記第1自己整合接触に電気的に接続されるようにするステップと、
前記溝が満たされるように、前記ビット線上に硬材層を形成するステップと、
前記第1導電材と自己整合するノード接触開口部を形成するために、前記誘電体層と前記第2絶縁層をパターニングするステップと、
ノード接触を形成するために、前記第2自己整合接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第4導電材を堆積させるステップとからなることを特徴とするダイナミック・ランダム・アクセス・メモリ(DRAM)キャパシタの製造方法。」

4.刊行物記載の発明
刊行物1には、上記「2.(3-2-1)刊行物に記載された発明」の「刊行物1.」及び「刊行物3.」に記載されるとおりの事項が記載され、刊行物1には、以下の発明が記載されている。
「DRAMの製造方法であって、
半導体基板1を提供するステップと、
半導体基板1をドライエッチングして溝を形成した後、この溝の内部を含む半導体基板1上にCVD法で酸化シリコン膜4を堆積し、続いて酸化シリコン膜4を化学的機械研磨(Chemical Mechanical Polishing;CMP) 法で研磨して溝の内部のみに残すことにより、半導体基板(ウエハ)1の主面に素子分離溝2を形成するステップと、
半導体基板1をウェット酸化してゲート酸化膜5を形成し、ゲート酸化膜5の上部にゲート電極6(ワード線)を形成するステップと、
ゲート電極6(ワード線)の両側の半導体基板にn型半導体領域7(ソース、ドレイン)を形成するステップと、
半導体基板1上にCVD法で窒化シリコン膜9および酸化シリコン膜10を堆積し、続いて酸化シリコン膜10をCMP法で研磨してその表面を平坦化した後、その上部にCVD法で酸化シリコン膜11を堆積するステップと、
フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチングしてコンタクトホール13、14を形成するステップと、
コンタクトホール13、14の内部に、P(リン)などのn型不純物をドープした多結晶シリコン膜からなるプラグ15を形成するステップと、
酸化シリコン膜11及びプラグ15の上部に酸化シリコン膜16を堆積するステップと、
酸化シリコン膜16をドライエッチングしてコンタクトホール13の上部にスルーホール17を形成するステップと、
Ti膜、TiN膜およびW膜を堆積した後に酸化シリコン膜16の上部のこれらの膜を除去することにより、スルーホール17の内部に、プラグ15と接続したプラグ18を形成するステップと、
プラグ18の上にビット線BLを形成するステップと、
酸化シリコン膜16及びビット線BLの上部に酸化シリコン膜19を形成するステップと、
酸化シリコン膜19をドライエッチングしてコンタクトホール14の上部にスルーホール20を形成するステップと、
スルーホール20の内部に、P(リン)などのn型不純物をドープした多結晶シリコン膜からなるプラグ21を形成するステップとからなるDRAMの製造方法。」

5.対比・判断
本願発明と刊行物発明とを対比検討する。
(a)刊行物発明は、半導体基板1にDRAMを製造しているから、「基板を提供するステップ」を当然に備えているものである。
(b)刊行物発明の「半導体基板1をドライエッチングして溝を形成した後、この溝の内部を含む半導体基板1上にCVD法で酸化シリコン膜4を堆積し、続いて酸化シリコン膜4を化学的機械研磨(Chemical Mechanical Polishing;CMP) 法で研磨して溝の内部のみに残すことにより、半導体基板(ウエハ)1の主面に素子分離溝2を形成するステップ」は、ドライエッチングで溝を形成して、素子分離溝2を形成するステップであることから、パターニングによって素子分離溝を形成することは明らかであり、素子分離溝2を形成するということは、その他の領域である素子形成領域を区画、形成することに他ならないから、刊行物発明の上記ステップは、本願発明の「パターニングによって前記基板に複数のアクティブ領域を形成するステップ」に相当する。
(c)刊行物発明の「半導体基板1をウェット酸化してゲート酸化膜5を形成し、ゲート酸化膜5の上部にゲート電極6(ワード線)を形成するステップ」は、半導体基板1上に、ワード線を形成する点で、本願発明の「前記基板上に、スペースによって互いに分離された」「ワード線を形成するステップ」に相当している。
(d)刊行物発明の「酸化シリコン膜10」及び「窒化シリコン膜9」は、本願発明の「第1絶縁層」及び「絶縁材」に相当するから、刊行物発明の「半導体基板1上にCVD法で窒化シリコン膜9および酸化シリコン膜10を堆積し、続いて酸化シリコン膜10をCMP法で研磨してその表面を平坦化した後、その上部にCVD法で酸化シリコン膜11を堆積するステップ」は、本願発明の「第1絶縁層を形成するために、前記ワード線の間の前記スペースに絶縁材を堆積させるステップ」に相当する。
(e)刊行物発明の「プラグ18」及び「プラグ21」は、それぞれビット線BL、下部電極25に接触するものであることは明らかであるから、本願発明の「ビット線接触」及び「ノード接触」にそれぞれ相当する。
(f)刊行物1の「【0022】次に、図4に示すように、フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチングしてコンタクトホール13、14を形成した後、コンタクトホール13、14の内部に多結晶シリコン膜からなるプラグ15を形成する。プラグ15は、例えばコンタクトホール13、14の内部を含む酸化シリコン膜11上に、P(リン)などのn型不純物をドープした多結晶シリコン膜をCVD法で堆積した後、酸化シリコン膜11の上部の多結晶シリコン膜をCMP法(またはエッチバック法)で除去してコンタクトホール13、14の内部のみに残すことにより形成する。 【0023】次に、図5に示すように、酸化シリコン膜11の上部にCVD法で酸化シリコン膜16を堆積し、続いて酸化シリコン膜16をドライエッチングしてコンタクトホール13の上部にスルーホール17を形成した後、スルーホール17の内部にプラグ18を形成し、さらにプラグ18の上部にビット線BLを形成する。」「【0025】次に、図6に示すように、酸化シリコン膜16の上部にCVD法で酸化シリコン膜19を堆積し、続いて酸化シリコン膜19をドライエッチングしてコンタクトホール14の上部にスルーホール20を形成した後、スルーホール20の内部にプラグ21を形成する。プラグ21は、例えばスルーホール20の内部を含む酸化シリコン膜19上に、P(リン)などのn型不純物をドープした多結晶シリコン膜をCVD法で堆積した後、酸化シリコン膜19の上部の多結晶シリコン膜をCMP法(またはエッチバック法)で除去してスルーホール20の内部のみに残すことにより形成する。」との記載及び図4ないし6から、半導体基板1に形成された「n型半導体領域7」に、「コンタクトホール13」、「コンタクトホール14」の内部に形成される「プラグ15」を介して、それぞれビット線BLに接続される「プラグ18」及びキャパシタの下部電極が接続される「プラグ21」が接続されることは明らかである。したがって、刊行物発明の「コンタクトホール13」は、「プラグ18」を形成するために設けられた接触開口部であるという点で、本願発明の「ビット線接触を形成するための」「第1」「接触開口部」に相当し、刊行物発明の「コンタクトホール14」は、「プラグ21」を形成するために設けられた接触開口部であるという点で、本願発明の「ノード接触を形成するための」「第2」「接触開口部」に相当する。
そして、刊行物発明の「コンタクトホール13」、「コンタクトホール14」は、フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチングして形成するから、刊行物発明の「フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチングしてコンタクトホール13、14を形成するステップ」は、本願発明の「ビット線接触を形成するための第1」「接触開口部と、」「ノード接触を形成するための第2」「接触開口部とを形成するために、前記ワード線および前記第1絶縁層上に、」「フォトレジスト・パターンを形成し、エッチングマスクとして前記」「フォトレジスト・パターンを使用して、スペースの前記第1絶縁層の一部分をエッチングして、前記基板の一部分を露出するステップ」に相当する。
(g)刊行物発明の「プラグ15」は、上記(f)に示したとおり、本願発明の「ビット線接触を形成するための」「第1」「接触開口部」及び「ノード接触を形成するための」「第2」「接触開口部」のそれぞれに相当する、「コンタクトホール13」、「コンタクトホール14」の内部に形成されるから、本願発明の「第1」「接触」、「第2」「接触」に相当する。また、刊行物発明の「P(リン)などのn型不純物をドープした多結晶シリコン膜」は、本願発明の「第1導電材」に相当する。
したがって、刊行物発明の「コンタクトホール13、14の内部に、P(リン)などのn型不純物をドープした多結晶シリコン膜からなるプラグ15を形成するステップ」は、本願発明の「第1」「接触及び第2」「接触を形成するために、前記第1」「接触開口部及び第2」「接触開口部のそれぞれに、第1導電材を堆積させるステップ」に相当する。
(h)刊行物発明の「酸化シリコン膜16」は、図5から、「ゲート電極6(ワード線)」の上に形成されていることは明らかであるから、本願発明の「第2絶縁層」に相当する。
したがって、刊行物発明の「酸化シリコン膜11及びプラグ15の上部に酸化シリコン膜16を堆積するステップ」は、本願発明の「前記ワード線上に第2絶縁層を形成するステップ」に相当する。
(i)刊行物発明の「スルーホール17」には、刊行物1の「【0023】次に、図5に示すように、酸化シリコン膜11の上部にCVD法で酸化シリコン膜16を堆積し、続いて酸化シリコン膜16をドライエッチングしてコンタクトホール13の上部にスルーホール17を形成した後、スルーホール17の内部にプラグ18を形成し、さらにプラグ18の上部にビット線BLを形成する。」との記載から、「スルーホール17」の内部に「プラグ18」が形成されるものである。そして、上記(e)のとおり、「プラグ18」は、本願発明の「ビット線接触」に相当するから、刊行物発明の「酸化シリコン膜16をドライエッチングしてコンタクトホール13の上部にスルーホール17を形成するステップ」は、本願発明の「ビット線接触開口部を形成するために、前記第2絶縁層をパターニングするステップ」に相当する。
(j)刊行物発明の「Ti膜、TiN膜およびW膜」は、本願発明の「第2導電材」に相当するから、上記(e)を勘案すると、刊行物発明の「Ti膜、TiN膜およびW膜を堆積した後に酸化シリコン膜16の上部のこれらの膜を除去することにより、スルーホール17の内部に、プラグ15と接続したプラグ18を形成するステップ」は、本願発明の「ビット線接触を形成するために、前記ビット線接触開口部に第2導電材を堆積させて、前記ビット線接触が、前記第1」「接触を介して、前記基板に電気的に接続されるようにするステップ」に相当する。
(k)刊行物発明の「酸化シリコン膜19」は、本願発明の「誘電体層」に相当するから、刊行物発明の「酸化シリコン膜16及びビット線BLの上部に酸化シリコン膜19を形成するステップ」は、本願発明の「前記第2絶縁層上に誘電体層を形成するステップ」に相当する。
(l)刊行物1の図6から、本願発明の「誘電体層」及び「第2絶縁層」にそれぞれ相当する「酸化シリコン膜19」及び「酸化シリコン膜16」に、「プラグ15」に達する「スルーホール20」を形成し、「スルーホール20」の内部に「プラグ21」が形成されていることは明らかであるから、刊行物発明の「酸化膜19をドライエッチングしてコンタクトホール14の上部にスルーホール20を形成するステップ」は、本願発明の「ノード接触開口部を形成するために、前記誘電体層と前記第2絶縁層をパターニングするステップ」に相当する。
(m)刊行物発明の「スルーホール20の内部に、P(リン)などのn型不純物をドープした多結晶シリコン膜からなるプラグ21を形成するステップ」は、「P(リン)などのn型不純物をドープした多結晶シリコン膜」が、「第4導電材」に相当するから、上記(f)及び(g)を勘案すると、本願発明の「ノード接触を形成するために、前記第2」「接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第4導電材を堆積させるステップ」に相当する。
(n)刊行物発明は、「DRAMの製造方法」であるが、キャパシタの製造工程を含むものであるから、「ダイナミック・ランダム・アクセス・メモリ(DRAM)キャパシタの製造方法」を開示していることは明らかである。

したがって、本願発明と刊行物発明とは、
「ダイナミック・ランダム・アクセス・メモリ(DRAM)キャパシタの製造方法であって、
基板を提供するステップと、
パターニングによって前記基板に複数のアクティブ領域を形成するステップと、
前記基板上に、スペースによって互いに分離されたワード線を形成するステップと、
第1絶縁層を形成するために、前記ワード線の間の前記スペースに絶縁材を堆積させるステップと、
ビット線接触を形成するための第1接触開口部と、ノード接触を形成するための第2接触開口部とを形成するために、前記第1絶縁層をパターニングするステップと、
第1接触および第2接触を形成するために、前記第1接触開口部および前記第2接触開口部のそれぞれに、第1導電材を堆積させるステップと、
前記ワード線上に第2絶縁層を形成するステップと、
ビット線接触開口部を形成するために、前記第2絶縁層をパターニングするステップと、
ビット線接触を形成するために、前記ビット線接触開口部に第2導電材を堆積させて、前記ビット線接触が、前記第1接触を介して、前記基板に電気的に接続されるようにするステップと、
前記第2絶縁層上に誘電体層を形成するステップと、
ノード接触開口部を形成するために、前記誘電体層と前記第2絶縁層をパターニングするステップと、
ノード接触を形成するために、前記第2接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第4導電材を堆積させるステップとからなることを特徴とするダイナミック・ランダム・アクセス・メモリ(DRAM)キャパシタの製造方法。」
である点で一致し、以下の点で相違する。

相違点1
本願発明は、「前記基板上に、スペースによって互いに分離された複数の平行なワード線を形成するステップ」を備えているのに対して、刊行物発明は、「半導体基板1をウェット酸化してゲート酸化膜5を形成し、ゲート酸化膜5の上部にゲート電極6(ワード線)を形成するステップ」を備えているものの、複数のワード線が、スペースによって互いに分離され、平行であることが明らかでない点。

相違点2
本願発明は、「前記基板と自己整合するビット線接触を形成するための第1自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第2自己整合接触開口部とを形成するために、前記第1絶縁層をパターニングするステップ」を備えているのに対して、刊行物発明は、「フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチングしてコンタクトホール13、14を形成するステップ」を備えているものの、本願発明の「前記基板と自己整合するビット線接触を形成するための第1自己整合接触開口部」、「前記基板と自己整合するノード接触を形成するための第2自己整合接触開口部」に対応する「コンタクトホール13、14」が自己整合で形成されることが明らかでない点。

相違点3
本願発明は、「第1自己整合接触および第2自己整合接触を形成するために、前記第1自己整合接触開口部および前記第2自己整合接触開口部のそれぞれに、第1導電材を堆積させるステップ」を備えているのに対して、刊行物発明は、「コンタクトホール13、14の内部に、P(リン)などのn型不純物をドープした多結晶シリコン膜からなるプラグ15を形成するステップ」を備えているものの、「第1自己整合接触」及び「第2自己整合接触」並びに「第1自己整合接触開口部」及び「第2自己整合接触開口部」に対応する「プラグ15」並びに「コンタクトホール13」及び「コンタクトホール14」が、自己整合で形成されることが明らかでない点。

相違点4
本願発明は、「ビット線接触を形成するために、前記ビット線接触開口部に第2導電材を堆積させて、前記ビット線接触が、前記第1自己整合接触を介して、前記基板に電気的に接続されるようにするステップ」を備えているのに対して、刊行物発明は、「Ti膜、TiN膜およびW膜を堆積した後に酸化シリコン膜16の上部のこれらの膜を除去することにより、スルーホール17の内部に、プラグ15と接続したプラグ18を形成するステップ」を備えているものの、「第1自己整合接触」に対応する「プラグ15」が自己整合で形成されることが明らかでない点。

相違点5
本願発明は、「前記ワード線に直交する複数の平行な溝を形成するために、前記誘電体層をパターニングするステップと、 複数のビット線を形成するために、前記溝に第3導電材を堆積させて、前記ビット線の上面が、前記誘電体層の上面より下で、かつ、前記ビット線が、前記ビット線接触を介して、前記第1自己整合接触に電気的に接続されるようにするステップと、 前記溝が満たされるように、前記ビット線上に硬材層を形成するステップと」を備えているのに対して、刊行物発明は、「ビット線BLを形成するステップ」を備えているものの、本願発明のようなステップを備えていない点。

相違点6
本願発明は、「前記第1導電材と自己整合するノード接触開口部を形成するために、前記誘電体層と前記第2絶縁層をパターニングするステップ」及び「ノード接触を形成するために、前記第2自己整合接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第4導電材を堆積させるステップ」を備えているのに対して、刊行物発明は、「酸化シリコン膜19をドライエッチングしてコンタクトホール14の上部にスルーホール20を形成するステップ」及び「スルーホール20の内部に、P(リン)などのn型不純物をドープした多結晶シリコン膜からなるプラグ21を形成するステップ」を備えているものの、「スルーホール20」が、「第1導電材」に相当する「P(リン)などのn型不純物をドープした多結晶シリコン膜」と自己整合するものであることが明らかでなく、「コンタクトホール14」が自己整合により形成することも明らかでない点。

以下、相違点について検討する。
相違点1について
DRAMにおいて、複数のワード線をスペースによって互いに分離し、平行に形成することは、通常行われていることであって、刊行物発明においても、複数のワード線をスペースによって互いに分離し、平行に形成することは自明であるから、実質的な相違点とは認められない。仮に、実質的な相違点になるとしても、当業者が適宜なし得た程度のものである。

相違点2について
刊行物発明の「コンタクトホール13、14」は、「半導体基板1上にCVD法で窒化シリコン膜9および酸化シリコン膜10を堆積し、続いて酸化シリコン膜10をCMP法で研磨してその表面を平坦化した後、その上部にCVD法で酸化シリコン膜11を堆積し、フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチング」することにより形成しており、ゲート電極6(ワード線)の間隔から窒化シリコン膜の厚みを除いた幅のコンタクトホールが形成できるから、刊行物発明の「コンタクトホール13、14」は、自己整合的に形成されることは明らかである。したがって、刊行物発明の「コンタクトホール13、14」は、自己整合的に形成されるから、補正発明の「第1自己整合接触開口部」、「第2自己整合接触開口部」に相当するものであり、実質的な相違点とはならない。
なお、仮に、自己整合接触開口部が、本願明細書の【発明の実施の形態】で開示されているように、絶縁層210及び硬材でできたスペーサで覆った状態のワード線に絶縁層216を形成し、フォトレジストパターンをマスクに絶縁層216をエッチングすることにより、絶縁層210及び硬材でできたスペーサで覆った状態のワード線の間隔に一致した幅に形成された開口部を意味するとしても、例えば、特開平9-321024号公報(「【0016】【発明の実施の形態】以下、この発明の実施の形態について図面を参照して説明する。図1は、本発明の実施の一形態にかかる、フロロカーボン系ガスを用いたRIEによって、DRAMにおけるビット線コンタクトなどのコンタクトホールを形成する際の工程を示すものである。 【0017】たとえば同図(a)に示すように、シリコン基板11の表面にゲート絶縁膜12を介して多結晶シリコン膜からなるゲート電極13を形成し、その表面および側壁をシリコン窒化膜14で被覆した後、上記ゲート電極13をマスクとする拡散を行ってソース・ドレイン領域となる拡散層15を形成する。 【0018】そして、上記シリコン窒化膜14の上層に層間絶縁膜としてのシリコン酸化膜16を形成した後、レジストパターン17をマスクとしてエッチング処理(RIE)を行う。 【0019】たとえば、ここでのRIEは、まず、水素(C-H)結合を持たないC_(4)F_(8)ガスとArガスとの混合ガス(第1の処理ガス)の流量を5/205sccmとし、圧力を40mTorr、RF.出力を850Wとする条件の元で行われる。 【0020】そして、シリコン窒化膜14がエッチング停止層(下地ストッパ)として用いられて、シリコン酸化膜16のエッチングが行われる。また、上記条件の元でエッチングが行われ、さらに、下地のシリコン窒化膜14の表面がプラズマ中にさらされた後もしくは短時間エッチングされた後においては、たとえば同図(b)に示すように、C-H結合を有するCHF_(3)ガスとCOガスとの混合ガス(第2の処理ガス)の流量を45/155sccmとし、圧力を40mTorr、RF.出力を800Wとする条件に切り換えられてエッチングが行われる。 【0021】この切り換えのタイミングは、たとえば、上記シリコン窒化膜14の表面がプラズマ中にさらされることによって減少するCOの変化を、発光分光法などによってエンドポイントとしてモニタすることで、比較的に正確に検知できる。 【0022】こうして、エッチングの途中で条件を切り換えることにより、たとえば同図(c)に示すように、高選択性をもってシリコン酸化膜16がパターニングされる、つまり、下地のシリコン窒化膜14の削れ量(エッチングレート)を抑制しつつ、上記ゲート電極13に対して自己整合的にコンタクトホール18を形成できる。」)及び特開平11-163295号公報(「【0023】図1を参照すれば、まず素子分離領域110が形成されている半導体基板100上にシリコン酸化膜でなったゲート絶縁膜(図示せず)を形成する。次に前記ゲート絶縁膜が形成された基板の全面に不純物がドーピングされた多結晶シリコンよりなったゲート導電層を形成する。続いて、前記ゲート導電層上にシリコン窒化膜よりなったキャッピング層を形成する。そして前記ゲート絶縁膜が露出されるように前記キャッピング層及びゲート導電層を順次にパターニングして前記ゲート絶縁膜上にキャッピング層パターン125及びゲート電極120よりなったゲートパターン128を形成する。引続き、前記ゲートパターン128らが形成された基板全面にシリコン窒化膜を蒸着して、前記キャッピング層パターン125をハードマスクとして利用してエッチバック工程を進行することによってゲートパターン128の側壁にスペーサ130を形成する。続いて、前記スペーサ130が形成された結果物全面に所定厚さの絶縁膜140、例えば酸化膜を形成する。 【0024】次に、ダイレクトコンタクト(direct contact、以下DCと言う)を形成するために絶縁膜140上に感光膜を塗布してパターニングし感光膜パターン150を形成する。ここで、DCを形成する工程段階からBCの一部(この時形成されたBC(図2の213)を以下では便宜上、下部BCと言う)が同時に形成されるようにフォトマスク(図示せず)を準備して写真蝕刻工程を進行し、後続されるBC形成工程から既に形成された前記下部BC上にBCの他の部分(この時形成されたBC(図5の513)を以下では便宜上、上部BCと言う)を形成する2段階のBC形成方法を使用してBC形成工程を完了する。 【0025】図1のようにDCと下部BCが同時に形成されるように絶縁膜140上に形成された感光膜パターン150を蝕刻マスクとして利用して半導体基板100が露出される時まで絶縁膜140の蝕刻を進行する。絶縁膜140の蝕刻は自己整列コンタクト工程を利用することが望ましい。すなわち、ゲートパターン128の側壁に形成されたスペーサ130でコンタクト部分をあらかじめ限定した後、酸化膜と同じ絶縁膜140と窒化膜であるスペーサ130間の高い選択比を利用して絶縁膜140の蝕刻を進行する。この際、窒化膜で形成された前記キャッピング層パターン125も酸化膜で形成された絶縁膜140について高い蝕刻選択比を示すので、前記スペーサ130と共に自己整列コンタクト形成工程時蝕刻阻止膜として用いられる。」)にも記載されているように、コンタクトホールをそのような製造方法により形成することは従来周知の技術にすぎないものであるから、刊行物発明において、当該従来周知の技術を採用することは当業者が容易になし得たものである。
したがって、刊行物発明において、本願発明の如く、「前記基板と自己整合するビット線接触を形成するための第1自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第2自己整合接触開口部とを形成するために、前記第1絶縁層をパターニングするステップ」を備えるものとすることは当業者が容易になし得たものである。

相違点3及び相違点4について
上記「相違点2について」における検討のとおり、刊行物発明の「コンタクトホール13」及び「コンタクトホール14」は、自己整合的に形成されていることは明らかである。また、刊行物1には、「【0022】次に、図4に示すように、フォトレジスト膜をマスクにしてn型半導体領域7(ソース、ドレイン)の上部の酸化シリコン膜11、10および窒化シリコン膜9をドライエッチングしてコンタクトホール13、14を形成した後、コンタクトホール13、14の内部に多結晶シリコン膜からなるプラグ15を形成する。プラグ15は、例えばコンタクトホール13、14の内部を含む酸化シリコン膜11上に、P(リン)などのn型不純物をドープした多結晶シリコン膜をCVD法で堆積した後、酸化シリコン膜11の上部の多結晶シリコン膜をCMP法(またはエッチバック法)で除去してコンタクトホール13、14の内部のみに残すことにより形成する。」と記載されているように、「プラグ15」は、「コンタクトホール13」及び「コンタクトホール14」の内部にのみ多結晶シリコン膜を残すように形成されているから、必然的に自己整合的に形成されたものである。
したがって、相違点3及び相違点4は、実質的なものではない。
なお、仮に、相違点3及び相違点4が実質的なものであって、「自己整合接触開口部」が、本願明細書の【発明の実施の形態】で開示されているように、絶縁層210及び硬材でできたスペーサで覆った状態のワード線に絶縁層216を形成し、フォトレジストパターンをマスクに絶縁層216をエッチングすることにより、絶縁層210及び硬材でできたスペーサで覆った状態のワード線の間隔に一致した幅に形成された開口部を意味するとしても、上記「相違点2について」における検討のとおり、そのような意味での「自己整合接触開口部」は、従来周知の技術にすぎないから、刊行物発明の「プラグ15」並びに「コンタクトホール13」及び「コンタクトホール14」に対して従来周知の技術を採用することにより、本願発明の如く「第1自己整合接触」及び「第2自己整合接触」並び「第1自己整合接触開口部」及び「第2自己整合接触開口部」とすることは、当業者が容易になし得たものである。

相違点5及び相違点6について
刊行物3の【0046】ないし【0051】の記載から、層間絶縁膜302に配線溝303をパターン形成する工程と、配線溝303の途中の深さまで配線層304を埋め込み形成する工程と、層間絶縁膜を等方性エッチングによりエッチングすることで埋め込まれた配線層304の上端部の側方を開放する工程と、シリコン窒化膜305を堆積し、層間絶縁膜302をストッパとしてCMP処理を行って、シリコン窒化膜305を配線層304の上部に平坦に埋め込む工程と、フォトレジスト307にコンタクト孔用開孔308を形成し、シリコン窒化膜を殆どエッチングしない条件でRIEにより層間絶縁膜302をエッチングして、自己整合的にコンタクト孔309を開ける工程と、コンタクト孔309内にコンタクトプラグ310を埋め込む工程を行うことで配線層及びコンタクトプラグを形成する方法が開示されている。そして、【0052】には、「この実施の形態3においても、コンタクトプラグ310は、基板301に形成されたMOSトランジスタ等の端子層を、層間絶縁膜302上に形成される素子や配線に接続するための接続導体として用いられる。具体的にCOB型DRAMに適用した場合には、埋め込み配線層304がビット線として、またコンタクトプラグ310は、層間絶縁膜302上に積層されるキャパシタの端子電極(蓄積ノード)を基板301に形成されたMOSトランジスタのソース又はドレイン拡散層に接続する接続導体として用いられる。但し、接続導体としてではなく、配線であってもよい。」と記載されているから、COB型DRAMにおいて、ビット線及びキャパシタの端子電極(蓄積ノード)の形成方法に対して適用できることが示されている。また、刊行物3の図4には、ビット線とワード線を交差する方向にそれぞれ形成することも示されている。
そして、刊行物発明のDRAMも、キャパシタがビット線上に配置されるCOB型DRAMであることは明らかであり、ワード線とビット線を交差する方向の具体的な態様として、直交する方向を採用することは当業者が適宜選択しうる設計的事項にすぎないから、刊行物発明において、ビット線及び下部電極に接続されるプラグ21の具体的なレイアウト及びその製造方法として、ワード線に交差する方向として直交する方向に形成することを採用しつつ、刊行物3に記載された方法を採用することは、当業者が容易になし得たものである。
よって、上記「相違点2について」における検討を勘案すると、刊行物発明において、本願発明の如く、「前記ワード線に直交する複数の平行な溝を形成するために、前記誘電体層をパターニングするステップと、 複数のビット線を形成するために、前記溝に第3導電材を堆積させて、前記ビット線の上面が、前記誘電体層の上面より下で、かつ、前記ビット線が、前記ビット線接触を介して、前記第1自己整合接触に電気的に接続されるようにするステップと、 前記溝が満たされるように、前記ビット線上に硬材層を形成するステップと、 前記第1導電材と自己整合するノード接触開口部を形成するために、前記誘電体層と前記第2絶縁層をパターニングするステップと、 ノード接触を形成するために、前記第2自己整合接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第4導電材を堆積させるステップ」を備えるようにすることは当業者が容易になし得たものである。

したがって、本願発明は、刊行物1及び3に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、請求項2ないし26に係る発明について検討するまでもなく、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2008-08-18 
結審通知日 2008-08-19 
審決日 2008-09-08 
出願番号 特願2000-240400(P2000-240400)
審決分類 P 1 8・ 572- Z (H01L)
P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 瀧内 健夫北島 健次  
特許庁審判長 河合 章
特許庁審判官 井原 純
近藤 幸浩
発明の名称 DRAMキャパシタの製造方法  
代理人 萩原 誠  
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