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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1191536 |
| 審判番号 | 不服2005-21965 |
| 総通号数 | 111 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2009-03-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2005-11-15 |
| 確定日 | 2009-01-20 |
| 事件の表示 | 平成11年特許願第344557号「半導体デバイス」拒絶査定不服審判事件〔平成12年 6月23日出願公開、特開2000-174276〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成11年12月3日の出願(パリ条約に基づく優先権主張1998年12月3日、アメリカ合衆国)であって、平成17年8月12日付けで拒絶査定がなされ、それに対して、同年11月15日に拒絶査定に対する審判請求がなされ、同年12月14日付けで手続補正がなされ、その後当審において平成20年1月15日付けで審尋がなされ、同年7月16日に回答書が提出されたものである。 2.平成17年12月14日付けの手続補正について 【補正却下の決定の結論】 平成17年12月14日付けの手続補正を却下する。 【理由】 (1)補正の内容 平成17年12月14日付けの手続補正(以下、「本件補正」という。)は、補正前の特許請求の範囲の請求項1、3及び4を、補正後の特許請求の範囲の請求項1、3及び4と補正するものであって、補正前後の請求項1、3及び4は以下のとおりである。 (補正前) 「【請求項1】 第1の電極(14,16)と第2の電極(20,22)の間にはさみ込まれた誘電体材料層(18)を含む半導体デバイスであって、高バンドギャップ材料層(20)が、該誘電体材料層(18)と接触し、かつ該第1の電極(14,16)もしくは該第2の電極(20,22)のいずれかの少なくとも一部分であり、該高バンドギャップ材料層(20)が1.1eVよりも大きなバンドギャップを有しており、および該高バンドギャップ材料層(20)が十分にドーピングされて該高バンドギャップ材料を電気的に導通させ、該高バンドギャップ材料(20)が単一の導電型を有するような半導体デバイスにおいて、 該半導体デバイスはMOSFETであり、該誘電体材料層(18)は、ソース(14)領域およびドレイン(16)領域が形式された半導体基板上に形成されており、該誘電体材料層(18)は該半導体基板上に形成され、および該高バンドギャップ層(20)は該誘電体材料層(18)上に形成されており、 該高バンドギャップ材料層(20)をもつ電極(20,22)は第2の材料層(22)をさらに含み、この第2の材料層(22)は、ドーピングされた半導体材料および金属から構成されるグループの中から選択されるものであり、および 該第2の材料層(22)は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものである、ことを特徴とする半導体デバイス。」 「【請求項3】 基板(12)と第1の電極(320)の間にはさみ込まれた第1の誘電体材料層(318)と、該第1の電極(320)と第2の電極(322)の間にはさみ込まれた第2の誘電体材料層(324)とを含む半導体デバイスであって、高誘電体材料層(320)が、該第1の誘電体材料層(318)と接触し、かつ該第1の電極(320)の少なくとも一部分であり、該高バンドギャップ材料が、1.1eVよりも大きなバンドギャップを有し、および該高バンドギャップ材料層(320)が十分にドーピングされて該高バンドギャップ材料を電気的に導通させ、該高バンドギャップ材料が単一の導電型を有しているような半導体デバイスにおいて、 該半導体デバイスはフローティングゲート・メモリ・デバイスであり、該第1の誘電体材料層(318)は、ソース領域(14)およびドレイン領域(16)が形成された半導体基板(12)上に直接形成され、該誘電体材料層(318)は半導体基板(12)上に形成され、および該高バンドギャップ材料層(320)は該第1の誘電体材料層上に形成されており、および 該第1の誘電体材料層と接触する、該第1の電極(320)の少なくとも該一部分は高バンドギャップ材料の層であり、該第1の電極(320)は第2の材料層をさらに含み、この第2の材料層はドーピングされた半導体材料および金属から構成されるグループの中から選択されるものである、ことを特徴とする半導体デバイス。 【請求項4】 第1の電極(103,104)と第2の電極(105)の間にはさみ込まれた誘電体材料層(102)を含む半導体デバイスであって、高バンドギャップ材料層(104)が、該誘電体材料層(102)と接触し、かつ該第1の電極(103,104)もしくは該第2の電極(105)のいずれかの少なくとも一部分であり、該高バンドギャップ材料層(104)が、1.1eVよりも大きなバンドギャップを有しており、および該高バンドギャップ材料層(104)が十分にドーピングされて該高バンドギャップ材料を電気的に導通させ、該高バンドギャップ材料が単一の導電型を有するような半導体デバイスにおいて、 該半導体デバイスは、半導体基板(12)上に直接形成された第1の誘電体層(101)と、該第1の誘電体層(102)上に形成された第1の電極(103,104)と該第2の電極(105)の間にはさみ込まれた第2の誘電体層(102)とを有し、該第2の電極(103,104)が該第2の誘電体層上に形成されているような構造のフローティングゲート・メモリ・デバイスであり、該第1の電極(103,104)は第1の材料の第1の層(104)および第2の材料の第2の層(103)を有する合成電極であり、および該第2の層(103)は該第2の誘電体材料層(102)と接触して該高バンドギャップ材料の層となっている、ことを特徴とする半導体デバイス。」 (補正後) 「【請求項1】 第1の電極(14,16)と第2の電極(20,22)の間にはさみ込まれた誘電体材料層(18)を含む半導体デバイスであって、高バンドギャップ材料層(20)が、該誘電体材料層(18)と接触し、かつ該第1の電極(14,16)もしくは該第2の電極(20,22)のいずれかの少なくとも一部分であり、該高バンドギャップ材料層(20)が1.1eVよりも大きなバンドギャップを有しており、および該高バンドギャップ材料層(20)が十分にドーピングされて該高バンドギャップ材料を電気的に導通させ、該高バンドギャップ材料(20)が単一の導電型を有するような半導体デバイスにおいて、 該半導体デバイスはMOSFETであり、該誘電体材料層(18)は、ソース(14)領域およびドレイン(16)領域が形式された半導体基板上に形成されており、該誘電体材料層(18)は該半導体基板上に形成され、および該高バンドギャップ層(20)は該誘電体材料層(18)上に形成されており、 該高バンドギャップ材料層(20)をもつ電極(20,22)は第2の低バンドギャップ材料層(22)をさらに含み、この第2の低バンドギャップ材料層(22)は、ドーピングされた半導体材料および金属から構成されるグループの中から選択されるものであり、および 該第2の低バンドギャップ材料層(22)は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものである、ことを特徴とする半導体デバイス。」 「【請求項3】 基板(12)と第1の電極(320)の間にはさみ込まれた第1の誘電体材料層(318)と、該第1の電極(320)と第2の電極(322)の間にはさみ込まれた第2の誘電体材料層(324)とを含む半導体デバイスであって、高誘電体材料層(320)が、該第1の誘電体材料層(318)と接触し、かつ該第1の電極(320)の少なくとも一部分であり、該高バンドギャップ材料が、1.1eVよりも大きなバンドギャップを有し、および該高バンドギャップ材料層(320)が十分にドーピングされて該高バンドギャップ材料を電気的に導通させ、該高バンドギャップ材料が単一の導電型を有しているような半導体デバイスにおいて、 該半導体デバイスはフローティングゲート・メモリ・デバイスであり、該第1の誘電体材料層(318)は、ソース領域(14)およびドレイン領域(16)が形成された半導体基板(12)上に直接形成され、該誘電体材料層(318)は半導体基板(12)上に形成され、および該高バンドギャップ材料層(320)は該第1の誘電体材料層上に形成されており、および 該第1の誘電体材料層と接触する、該第1の電極(320)の少なくとも該一部分は高バンドギャップ材料の層であり、該第1の電極(320)は第2の低バンドギャップ材料層をさらに含み、この第2の低バンドギャップ材料層はドーピングされた半導体材料および金属から構成されるグループの中から選択されるものである、ことを特徴とする半導体デバイス。 【請求項4】 第1の電極(103,104)と第2の電極(105)の間にはさみ込まれた誘電体材料層(102)を含む半導体デバイスであって、高バンドギャップ材料層(104)が、該誘電体材料層(102)と接触し、かつ該第1の電極(103,104)もしくは該第2の電極(105)のいずれかの少なくとも一部分であり、該高バンドギャップ材料層(104)が、1.1eVよりも大きなバンドギャップを有しており、および該高バンドギャップ材料層(104)が十分にドーピングされて該高バンドギャップ材料を電気的に導通させ、該高バンドギャップ材料が単一の導電型を有するような半導体デバイスにおいて、 該半導体デバイスは、半導体基板(12)上に直接形成された第1の誘電体層(101)と、該第1の誘電体層(102)上に形成された第1の電極(103,104)と該第2の電極(105)の間にはさみ込まれた第2の誘電体層(102)とを有し、該第2の電極(103,104)が該第2の誘電体層上に形成されているような構造のフローティングゲート・メモリ・デバイスであり、該第1の電極(103,104)は第1の低バンドギャップ材料の第1の層(104)および第2の材料の第2の層(103)を有する合成電極であり、および該第2の層(103)は該第2の誘電体材料層(102)と接触して該高バンドギャップ材料の層となっている、ことを特徴とする半導体デバイス。」 (2)補正事項の整理 本件補正における補正事項を整理すると、以下のとおりである。 (2-1)補正事項1 補正前の請求項1の「第2の材料層(22)」を、補正後の請求項1の「第2の低バンドギャップ材料層(22)」と補正すること。 (2-2)補正事項2 補正前の請求項3の「第2の材料層(22)」を、補正後の請求項3の「第2の低バンドギャップ材料層(22)」と補正すること。 (2-3)補正事項3 補正前の請求項4の「第1の材料の第1の層(104)」を、補正後の請求項4の「第1の低バンドギャップ材料の第1の層(104)」と補正すること。 (3)補正の目的の適否、及び新規事項の追加の有無 補正事項1及び2についての補正は、補正前の請求項1及び3に係る発明の発明特定事項である「第2の材料層(22)」を「第2の低バンドギャップ材料層(22)」という下位概念に補正するものであり、補正事項3についての補正は、補正前の請求項4に係る発明の発明特定事項である「第1の材料の第1の層(104)」を「第1の低バンドギャップ材料の第1の層(104)」という下位概念に補正するものであるから、補正事項1ないし3についての補正は、いずれも特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、本件補正は、特許法第17条の2第4項に規定する要件を満たすものである。 また、「第2の低バンドギャップ材料層(22)」及び「第1の低バンドギャップ材料の第1の層(104)」は、本願の願書に最初に添付した明細書の0033段落ないし0044段落、並びに図1及び2に記載されているから、補正事項1ないし3についての補正は、いずれも願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。したがって、本件補正は、特許法第17条の2第3項に規定する要件を満たすものである。 (4)独立特許要件について (4-1)はじめに 上記(3)において検討したとおり、本件補正は、特許法第17条の2第3項に規定する要件を満たすものであり、かつ、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討する。 (4-2)補正後の発明 本願の補正後の請求項1ないし4に係る発明は、平成17年12月14日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし4に記載された事項により特定されるとおりのものであり、その内の請求項1に係る発明(以下、「補正後の発明」という。)は、上記(1)における「(補正後)」の欄の「【請求項1】」に記載されたとおりのものである。 (4-3)刊行物記載の発明 (4-3-1)それに対して、原査定の根拠となった拒絶の理由において引用された本願の優先日前に頒布された刊行物である特開昭63-150963号公報(以下、「刊行物」という。)には、第1図ないし第3図とともに、以下の事項が記載されている。 「〔産業上の利用分野〕 半導体装置特に電界効果トランジスタの改良に関する。さらに詳しくは、リフラクトリメタルよりなるゲート絶縁膜の改良の関する。 〔従来の技術〕 絶縁ゲート型電界効果トランジスタのゲート電極としてはタングステン、モリブデン等のリフラクトリメタルまたはそのシリサイドまたは多結晶シリコンが使用される場合が多い。リフラクトリメタルはまたはそのシリサイド高温に耐えるので、リフラクトリメタルまたはそのシリサイドよりなるゲートをマスクとして不純物の拡散またはイオン注入をなしうるからである。」(第1頁右下欄第1行ないし第13行) 「〔問題点を解決するための手段〕 上記の目的を達成するために本発明が採った手段は、炭化シリコン層4を下層としタングステン、モリブデン等のリフラクトリメタルまたはそのシリサイドまたは多結晶シリコンの層5を上層とする二重層をもってゲート電極8を構成することにある。さらに、この二重層の下層をなす炭化シリコン層4に不純物をドープしておくと、ゲート電極の抵抗を小さくすることができる。」(第2頁右上欄第3行ないし第11行) 「〔実施例〕 以下、図面を参照しつゝ、本発明の一実施例に係る半導体装置についてさらに説明する。 第2図参照 ｐ型のシリコン基板1上の素子形成領域以外の領域にLOCOS法等を使用して厚い二酸化シリコン膜等2を形成し、さらに、素子形成領域に厚さが200Åの薄い二酸化シリコン膜等のゲート絶縁膜3を形成する。 つゞいて、スパッタ法を使用して厚さが500Åであり、10^(20)cm^(-3)にドープされた炭化シリコンの膜4を形成し、つゞけてスパッタ法を使用して、厚さが2,000Åであるタングステンの膜5を形成する。 炭化シリコンは、種々な方法で堆積することができるが、基板選択性がつよく、二酸化シリコン上には堆積させることが困難なことは知られている。しかし、本実施例においてはスパッタ法が、使用されているので、何の困難もなく堆積することができる。 その上に、フォトリソグラフィー用のレジスト膜6を形成する。 第1図参照 ゲート電極領域のみにレジスト膜6を残して他の領域からこれを除去する。 ゲート電極をマスクとして、n型不純物をイオン注入した後、熱処理をなしてソース・ドレイン領域7を形成する。 第3図参照 使用済みのレジスト膜6を除去してゲート電極8を完成し、ゲート電極8上を絶縁膜9をもってカバーし、ソース領域ドレイン領域のゲート絶縁膜3に電極コンタクト窓を形成し、ソース・ドレイン電極10を形成して電界効果トランジスタを完成する。」(第2頁左下欄第4行ないし右下欄第19行) (4-3-2)ここにおいて、刊行物に記載された「絶縁ゲート型電界効果トランジスタ」は、「炭化シリコン層4を下層としタングステン、モリブデン等のリフラクトリメタルまたはそのシリサイドまたは多結晶シリコンの層5を上層とする二重層をもってゲート電極8を構成する」ものであるから、刊行物には、「炭化シリコン層4を下層とし」、「多結晶シリコンの層5を上層とする」「ゲート電極8」を有する「半導体装置」が記載されていることは明らかである。 また、第1図から、刊行物に記載された「絶縁ゲート型電界効果トランジスタ」は、「ソース・ドレイン領域7」と、「炭化シリコン層4を下層とし」、「多結晶シリコンの層5を上層とする」「ゲート電極8」の間にはさみ込まれた「ゲート絶縁膜3」を含んでいることは明らかである。 以上を総合すると、刊行物には、以下の発明(以下、「刊行物発明」という。)が記載されているものと認められる。 「ソース・ドレイン領域7と、炭化シリコン層4を下層とし、多結晶シリコンの層5を上層とするゲート電極8の間にはさみ込まれたゲート絶縁膜3を含む半導体装置であって、炭化シリコン層4が、ゲート絶縁膜3と接触し、かつゲート電極8の一部分であり、該炭化シリコン層4が10^(20)cm^(-3)にドープされて該炭化シリコン層4の抵抗が小さくされている半導体装置において、 該半導体装置は絶縁ゲート型電界効果トランジスタであり、ゲート絶縁膜3はソース・ドレイン領域7が形成されたｐ型のシリコン基板1上に形成されており、該ゲート絶縁膜3は該ｐ型のシリコン基板1上に形成され、および該炭化シリコン層4は該ゲート絶縁膜3上に形成されており、 該炭化シリコン層4をもつゲート電極8は多結晶シリコンの層5をさらに含んでいる 半導体装置。」 (4-4)対比 (4-4-1)以下に、補正後の発明と刊行物発明とを対比する。 まず、炭化シリコンのバンドギャップがシリコンのバンドギャップである1.1eVよりも大きいことは、当業者において周知の事実であるから、刊行物発明の「炭化シリコン層4」は、補正後の発明の「高バンドギャップ材料層(20)」に相当する。 また、刊行物発明の「多結晶シリコンの層5」は、「炭化シリコン層4」よりも小さいバンドギャップを有する層であるから、補正後の発明の「第2の低バンドギャップ材料層(22)」に相当する。また、当該「多結晶シリコンの層5」が半導体材料であることは当業者にとって自明である。 また、刊行物発明の「ソース・ドレイン領域7」が、補正後の発明の「第1の電極(14,16)」及び、「ソース(14)領域およびドレイン(16)領域」に相当し、刊行物発明の「ゲート電極8」、「ゲート絶縁膜3」、「ドープ」、「半導体装置」、「絶縁ゲート型電界効果トランジスタ」が、各々補正後の発明の「第2の電極(20,22)」、「誘電体材料層(18)」、「ドーピング」、「半導体デバイス」、「MOSFET」に相当することは明らかである。 さらに、刊行物発明の「該炭化シリコン層4の抵抗が小さくされ」は、補正後の発明の「該高バンドギャップ材料を電気的に導通させ」に相当するものである。 (4-4-2)したがって、補正後の発明と刊行物発明とは、 「第1の電極(14,16)と第2の電極(20,22)の間にはさみ込まれた誘電体材料層(18)を含む半導体デバイスであって、高バンドギャップ材料層(20)が、該誘電体材料層(18)と接触し、かつ該第1の電極(14,16)もしくは該第2の電極(20,22)のいずれかの少なくとも一部分であり、該高バンドギャップ材料層(20)が1.1eVよりも大きなバンドギャップを有しており、および該高バンドギャップ材料層(20)がドーピングされて該高バンドギャップ材料を電気的に導通させている半導体デバイスにおいて、 該半導体デバイスはMOSFETであり、該誘電体材料層(18)は、ソース(14)領域およびドレイン(16)領域が形式された半導体基板上に形成されており、該誘電体材料層(18)は該半導体基板上に形成され、および該高バンドギャップ層(20)は該誘電体材料層(18)上に形成されており、 該高バンドギャップ材料層(20)をもつ電極(20,22)は第2の低バンドギャップ材料層(22)をさらに含み、この第2の低バンドギャップ材料層(22)は、半導体材料および金属から構成されるグループの中から選択されるものであり、 および 該第2の低バンドギャップ材料層(22)は半導体材料である、ことを特徴とする半導体デバイス。」 である点で一致し、以下の点で相違する。 (相違点1) 補正後の発明は、「該高バンドギャップ材料(20)が単一の導電型を有する」ものであるのに対し、刊行物発明はそのような特定がなされていない点。 (相違点2) 補正後の発明は、「該高バンドギャップ材料層(20)が十分にドーピングされて」いるのに対して、刊行物発明は、「該炭化シリコン層4が10^(20)cm^(-3)にドープされて」いる点。 (相違点3) 補正後の発明は、「この第2の低バンドギャップ材料層(22)は、ドーピングされた半導体材料および金属から構成されるグループの中から選択される」ものであるのに対して、刊行物発明は、「多結晶シリコンの層5」は半導体材料であるが、ドーピングされているか否かについて特定されていない点。 (相違点4) 補正後の発明は、「該第2の低バンドギャップ材料層(22)は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものである」のに対して、刊行物発明は、「多結晶シリコンの層5」がドーピングされているか否かについて特定されておらず、かつ、「多結晶シリコンの層5」が「炭化シリコン層4」と同じ導電型を有するものであるか否かについて特定されていない点。 (4-5)判断 (4-5-1)相違点1について 一般に、半導体材料の導電性を向上させるために不純物をドーピングする際に、P型又はN型のどちらか一方の不純物をドーピングすることは当業者における常識であるから、刊行物発明においても、「炭化シリコン層4」が、P型又はN型のいずれか一方の不純物が「10^(20)cm^(-3)」の濃度で「ドープ」されており、N型又はP型いずれか一方の単一の導電型を有していることは、当業者にとって明らかである。 したがって、相違点1は実質的なものではない。 (4-5-2)相違点2について 刊行物発明においては、「該炭化シリコン層4」は「10^(20)cm^(-3)」に「ドープされて」いるが、「10^(20)cm^(-3)」という量の「ドープ」が、半導体材料の抵抗を小さくするために十分なもの、すなわち、電気的に導通させるために十分なものであることは、当業者における常識である。 したがって、刊行物発明においても、「該炭化シリコン層4」は「十分にドーピングされて」いることは明らかであるから、相違点2は実質的なものではない。 (4-5-3)相違点3及び4について 「該第2の低バンドギャップ材料層(22)は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものであ」れば、「この第2の低バンドギャップ材料層(22)は、ドーピングされた半導体材料および金属から構成されるグループの中から選択される」ものであることは明らかであるから、相違点4が当業者が容易想到し得た範囲に含まれるものであれば、相違点3も当業者が容易に想到し得た範囲に含まれることとなる。 したがって、まず相違点4について検討する。 刊行物発明における「多結晶シリコンの層5」はゲート電極の一部をなすものであるが、ゲート電極に用いる多結晶シリコンの抵抗を小さくするために、当該多結晶シリコンに対して不純物のドーピングを行うことは当業者における慣用技術であるから、刊行物発明の「多結晶シリコンの層5」に対して不純物のドーピングを行うことは、当業者が容易に想到し得た事項である。 そして、刊行物発明における「多結晶シリコン5」は「炭化シリコン層4」と積層されてゲート電極を形成しているが、一般に、半導体層を積層してゲート電極を形成する際に、各半導体層にドーピングする不純物の導電型を逆のものとすれば、逆導電型の不純物が隣接する層から拡散することによる抵抗の増大や、意図せぬP-N接合が生ずること等により、好ましくない事態が起こるため、各半導体層にドーピングする不純物の導電型を同一とすることは、例えば、本願の優先日前に頒布された刊行物である特開昭63-58871号公報の第2図、第3図、及び第3頁左上欄第13行ないし第19行の「図中のその他の記号は、第2図,第3図と同じ部位に同一記号が付けてある。且つ、例えば、ゲート絶縁膜2の膜厚200Åに対して、膜厚1000Åの燐ドープした導電性多結晶シリコン膜33,同じく膜厚1000Åの燐ドープした導電性の炭化珪素膜34,その上に膜厚2000Åのタングステン膜35を順次に積層する。」という記載、並びに本願の優先日前に頒布された刊行物である特開平10-50862号公報の図1及び明細書の0018段落の「図1は、この発明の実施の形態1に係る相補型電界効果トランジスタの断面図である。半導体基板1の表面中にP-ウェル5とN-ウェル6が形成されている。P-ウェル5とN-ウェル6は分離絶縁膜3によって分離されている。P-ウェル5には、NMOSトランジスタが形成されており、N-ウェル6にはPMOSトランジスタが形成されている。NMOSトランジスタは、P-ウェル5の上に薄膜ゲート絶縁膜2を介在させて設けられたN型ゲート電極9を含む。P-ウェル5の主表面中であってN型ゲート電極9の両側に、N型ソース/ドレイン領域7が設けられている。N型ゲート電極9の表面とN型ソース/ドレイン領域7の表面はシリサイド化されており、シリサイド層1が形成されている。N型ゲート電極9は、上層部NG2と下層部NG1とからなる2層構造である。なお、ここでは、2層構造を例にして、説明するが、この発明は、これに限られるものでなく、ゲート電極は、2層以上の構造であってもよい。」という記載からも明らかなように、当業者における周知技術である。 したがって、刊行物発明において、「多結晶シリコンの層5」を「炭化シリコン層4」と同じ導電型の不純物でドーピングすること、すなわち、補正後の発明の如く「該第2の低バンドギャップ材料層(22)は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものである」とすることは、当業者が容易に想到し得た事項である。 よって、相違点4は当業者が容易に想到し得た範囲に含まれる程度のものである。そして、この項の冒頭で述べた理由により、相違点3もまた、当業者が容易に想到し得た範囲に含まれる程度のものである。 (4-5-4)判断についてのまとめ 以上、検討したとおり、相違点1ないし4は、いずれも実質的なものではないか、当業者が容易に想到し得た範囲に含まれる程度のものである。 したがって、補正後の発明は、刊行物発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 (4-6)独立特許要件についてのまとめ 以上のとおり、本件補正は、補正後の発明が特許出願の際独立して特許を受けることができるものではないから、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。 (5)補正却下についてのむすび 本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 3.本願発明 平成17年12月14日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし4に係る発明は、平成17年3月28日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし4に記載された事項により特定されるとおりのものであり、その内の請求項1に係る発明(以下、「本願発明」という。)は、2.(1)における「(補正前)」の欄の「【請求項1】」に記載されたとおりのものである。 4.刊行物記載の発明 それに対して刊行物には、2.(4-3-2)に記載されたとおり、以下の刊行物発明が記載されているものと認められる。 「ソース・ドレイン領域7と、炭化シリコン層4を下層とし、多結晶シリコンの層5を上層とするゲート電極8の間にはさみ込まれたゲート絶縁膜3を含む半導体装置であって、炭化シリコン層4が、ゲート絶縁膜3と接触し、かつゲート電極8の一部分であり、該炭化シリコン層4が10^(20)cm^(-3)にドープされて該炭化シリコン層4の抵抗が小さくされている半導体装置において、 該半導体装置は絶縁ゲート型電界効果トランジスタであり、ゲート絶縁膜3はソース・ドレイン領域7が形成されたｐ型のシリコン基板1上に形成されており、該ゲート絶縁膜3は該ｐ型のシリコン基板1上に形成され、および該炭化シリコン層4は該ゲート絶縁膜3上に形成されており、 該炭化シリコン層4をもつゲート電極8は多結晶シリコンの層5をさらに含んでいる 半導体装置。」 5.対比 (1)以下に、本願発明と刊行物発明とを対比する。 まず、炭化シリコンのバンドギャップがシリコンのバンドギャップである1.1eVよりも大きいことは、当業者において周知の事実であるから、刊行物発明の「炭化シリコン層4」は、本願発明の「高バンドギャップ材料層(20)」に相当する。 また、刊行物発明の「多結晶シリコンの層5」は、本願発明の「第2の材料層(22)」に相当する。また、当該「多結晶シリコンの層5」が半導体材料であることは当業者にとって自明である。 また、刊行物発明の「ソース・ドレイン領域7」が、本願発明の「第1の電極(14,16)」及び、「ソース(14)領域およびドレイン(16)領域」に相当し、刊行物発明の「ゲート電極8」、「ゲート絶縁膜3」、「ドープ」、「半導体装置」、「絶縁ゲート型電界効果トランジスタ」が、各々本願発明の「第2の電極(20,22)」、「誘電体材料層(18)」、「ドーピング」、「半導体デバイス」、「MOSFET」に相当することは明らかである。 さらに、刊行物発明の「該炭化シリコン層4の抵抗が小さくされ」は、本願発明の発明の「該高バンドギャップ材料を電気的に導通させ」に相当するものである。 (2)したがって、本願発明と刊行物発明とは、 「第1の電極(14,16)と第2の電極(20,22)の間にはさみ込まれた誘電体材料層(18)を含む半導体デバイスであって、高バンドギャップ材料層(20)が、該誘電体材料層(18)と接触し、かつ該第1の電極(14,16)もしくは該第2の電極(20,22)のいずれかの少なくとも一部分であり、該高バンドギャップ材料層(20)が1.1eVよりも大きなバンドギャップを有しており、および該高バンドギャップ材料層(20)がドーピングされて該高バンドギャップ材料を電気的に導通させている半導体デバイスにおいて、 該半導体デバイスはMOSFETであり、該誘電体材料層(18)は、ソース(14)領域およびドレイン(16)領域が形式された半導体基板上に形成されており、該誘電体材料層(18)は該半導体基板上に形成され、および該高バンドギャップ層(20)は該誘電体材料層(18)上に形成されており、 該高バンドギャップ材料層(20)をもつ電極(20,22)は第2の材料層(22)をさらに含み、この第2の材料層(22)は、半導体材料および金属から構成されるグループの中から選択されるものであり、および 該第2の材料層(22)は半導体材料である、ことを特徴とする半導体デバイス。」 である点で一致し、以下の点で相違する。 (相違点1) 本願発明は、「該高バンドギャップ材料(20)が単一の導電型を有する」ものであるのに対し、刊行物発明はそのような特定がなされていない点。 (相違点2) 本願発明は、「該高バンドギャップ材料層(20)が十分にドーピングされて」いるのに対して、刊行物発明は、「該炭化シリコン層4が10^(20)cm^(-3)にドープされて」いる点。 (相違点3) 本願発明は、「この第2の材料層(22)は、ドーピングされた半導体材料および金属から構成されるグループの中から選択される」ものであるのに対して、刊行物発明は、「多結晶シリコンの層5」は半導体材料であるが、ドーピングされているか否かについて特定されていない点。 (相違点4) 本願発明は、「該第2の材料層(22)は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものである」のに対して、刊行物発明は、「多結晶シリコンの層5」がドーピングされているか否かについて特定されておらず、かつ、「多結晶シリコンの層5」が「炭化シリコン層4」と同じ導電型を有するものであるか否かについて特定されていない点。 6.判断 (1)相違点1について 一般に、半導体材料の導電性を向上させるために不純物をドーピングする際に、P型又はN型のどちらか一方の不純物をドーピングすることは当業者における常識であるから、刊行物発明においても、「炭化シリコン層4」が、P型又はN型のいずれか一方の不純物が「10^(20)cm^(-3)」の濃度で「ドープ」されており、N型又はP型いずれか一方の単一の導電型を有していることは、当業者にとって明らかである。 したがって、相違点1は実質的なものではない。 (2)相違点2について 刊行物発明においては、「該炭化シリコン層4」は「10^(20)cm^(-3)」に「ドープされて」いるが、「10^(20)cm^(-3)」という量の「ドープ」が、半導体材料の抵抗を小さくするために十分なもの、すなわち、電気的に導通させるために十分なものであることは、当業者における常識である。 したがって、刊行物発明においても、「該炭化シリコン層4」は「十分にドーピングされて」いることは明らかであるから、相違点2は実質的なものではない。 (3)相違点3及び4について 「該第2の材料層(22)は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものであ」れば、「この第2の材料層(22)は、ドーピングされた半導体材料および金属から構成されるグループの中から選択される」ものであることは明らかであるから、相違点4が当業者が容易想到し得た範囲に含まれるものであれば、相違点3も当業者が容易に想到し得た範囲に含まれることとなる。 したがって、まず相違点4について検討する。 刊行物発明における「多結晶シリコンの層5」はゲート電極の一部をなすものであるが、ゲート電極に用いる多結晶シリコンの抵抗を小さくするために、当該多結晶シリコンに対して不純物のドーピングを行うことは当業者における慣用技術であるから、刊行物発明の「多結晶シリコンの層5」に対して不純物のドーピングを行うことは、当業者が容易に想到し得た事項である。 そして、刊行物発明における「多結晶シリコン5」は「炭化シリコン層4」と積層されてゲート電極を形成しているが、一般に、半導体層を積層してゲート電極を形成する際に、各半導体層にドーピングする不純物の導電型を逆のものとすれば、逆導電型の不純物が隣接する層から拡散することによる抵抗の増大や、意図せぬP-N接合が生ずること等により、好ましくない事態が起こることため、各半導体層にドーピングする不純物の導電型を同一とすることは、例えば、本願の優先日前に頒布された刊行物である特開昭63-58871号公報の第2図、第3図、及び第3頁左上欄第13行ないし第19行の「図中のその他の記号は、第2図,第3図と同じ部位に同一記号が付けてある。且つ、例えば、ゲート絶縁膜2の膜厚200Åに対して、膜厚1000Åの燐ドープした導電性多結晶シリコン膜33,同じく膜厚1000Åの燐ドープした導電性の炭化珪素膜34,その上に膜厚2000Åのタングステン膜35を順次に積層する。」という記載、並びに本願の優先日前に頒布された刊行物である特開平10-50862号公報の図1及び明細書の0018段落の「図1は、この発明の実施の形態1に係る相補型電界効果トランジスタの断面図である。半導体基板1の表面中にP-ウェル5とN-ウェル6が形成されている。P-ウェル5とN-ウェル6は分離絶縁膜3によって分離されている。P-ウェル5には、NMOSトランジスタが形成されており、N-ウェル6にはPMOSトランジスタが形成されている。NMOSトランジスタは、P-ウェル5の上に薄膜ゲート絶縁膜2を介在させて設けられたN型ゲート電極9を含む。P-ウェル5の主表面中であってN型ゲート電極9の両側に、N型ソース/ドレイン領域7が設けられている。N型ゲート電極9の表面とN型ソース/ドレイン領域7の表面はシリサイド化されており、シリサイド層1が形成されている。N型ゲート電極9は、上層部NG2と下層部NG1とからなる2層構造である。なお、ここでは、2層構造を例にして、説明するが、この発明は、これに限られるものでなく、ゲート電極は、2層以上の構造であってもよい。」という記載からも明らかなように、当業者における周知技術である。 したがって、刊行物発明において、「多結晶シリコンの層5」を「炭化シリコン層4」と同じ導電型の不純物でドーピングすること、すなわち、本願発明の如く「該第2の材料層(22)は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものである」とすることは、当業者が容易に想到し得た事項である。 よって、相違点4は当業者が容易に想到し得た範囲に含まれる程度のものである。そして、この項の冒頭で述べた理由により、相違点3もまた、当業者が容易に想到し得た範囲に含まれる程度のものである。 (4)判断についてのまとめ 以上、検討したとおり、相違点1ないし4は、いずれも実質的なものではないか、当業者が容易に想到し得た範囲に含まれる程度のものである。 したがって、本願発明は、刊行物発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 7.むすび 本願発明は、特許法第29条第2項の規定により特許を受けることができないものであるから、請求項2ないし4について検討するまでもなく、本願は拒絶すべきものである。 よって、上記結論のとおり審決する。 |
| 審理終結日 | 2008-08-22 |
| 結審通知日 | 2008-08-25 |
| 審決日 | 2008-09-08 |
| 出願番号 | 特願平11-344557 |
| 審決分類 |
P
1
8・
575-
Z
(H01L)
P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 河口 雅英 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
棚田 一也 近藤 幸浩 |
| 発明の名称 | 半導体デバイス |
| 代理人 | 朝日 伸光 |
| 代理人 | 越智 隆夫 |
| 代理人 | 臼井 伸一 |
| 代理人 | 加藤 伸晃 |
| 代理人 | 岡部 正夫 |
| 代理人 | 本宮 照久 |