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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L
管理番号 1192922
審判番号 不服2005-21065  
総通号数 112 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-04-24 
種別 拒絶査定不服の審決 
審判請求日 2005-11-01 
確定日 2009-02-18 
事件の表示 特願2001-123229「MOS電界効果トランジスタ及びその製造方法」拒絶査定不服審判事件〔平成14年 2月 8日出願公開、特開2002- 43328〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成13年4月20日(パリ条約による優先権主張2000年7月22日、韓国)の出願であって、平成17年7月26日付けで拒絶査定がなされ、これに対し、同年11月1日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、当審において、平成20年1月15日付けで審尋がなされ、同年4月21日に回答書が提出されたものである。

第2 平成17年11月1日付けの手続補正についての補正却下の決定
[補正却下の決定の結論]
平成17年11月1日付けの手続補正を却下する。

[理由]
1 本件補正の内容
本件補正は、特許請求の範囲を補正するものであり、以下のとおりである。
補正事項a
補正前の請求項1を、「【請求項1】 半導体基板と、
この半導体基板上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース/ドレイン領域と、
前記半導体基板の上部領域で前記ディープソース/ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース/ドレイン延長領域と、
前記ディープソース/ドレイン領域の上部表面に、該上部表面領域に対応して形成された第1厚さの第1シリサイド層と、
前記ソース/ドレイン延長領域の上部の一部の表面で前記第1シリサイド層から延びるが、前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層とを備え、
前記ソース/ドレイン延長領域は、
第1ソース/ドレイン延長領域と、
この第1ソース/ドレイン延長領域と前記ディープソース/ドレイン領域との間で前記第1ソース/ドレイン延長領域よりは深く、かつ前記ディープソース/ドレイン領域よりは薄い第2ソース/ドレイン延長領域とを含み、
前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されることを特徴とするMOS電界効果トランジスタ。」と補正したこと。
補正事項b
補正前の請求項6を、「【請求項6】 半導体基板上にゲート絶縁膜及びゲート電極が順次形成されたMOS電界効果トランジスタの製造方法において、
前記ゲート電極をイオン注入マスクとして不純物イオン注入を行い、前記半導体基板内に第1ソース/ドレイン延長領域を形成する段階と、
前記ゲート電極及びゲート絶縁膜の側壁に第1スペーサを形成する段階と、
前記第1スペーサ及びゲート電極をイオン注入マスクとして不純物イオン注入を行い、前記第1ソース/ドレイン延長領域よりも深く第2ソース/ドレイン延長領域を形成する段階と、
前記第1スペーサの外壁に第2スペーサを形成する段階と、
前記第2スペーサ及びゲート電極をイオン注入マスクとして不純物イオン注入を行い、前記第2ソース/ドレイン延長領域よりも深くディープソース/ドレイン領域を形成する段階と、
前記ディープソース/ドレイン領域の上部表面に、該上部表面領域に対応して、第1厚さをもつ第1シリサイド層を形成する段階と、
前記第2スペーサを除去して前記第2ソース/ドレイン延長領域の表面を露出させる段階と、
露出された前記第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して、前記第1厚さよりも小さい第2厚さをもつ第2シリサイド層を形成する段階とを含むことを特徴とするMOS電界効果トランジスタの製造方法。」と補正したこと。

2 本件補正についての検討
2-1 補正事項の整理
・補正事項aについて
補正事項aについての補正は、補正前の請求項1の「前記ディープソース/ドレイン領域の上部表面に形成された第1厚さの第1シリサイド層」を、補正後の請求項1の「前記ディープソース/ドレイン領域の上部表面に、該上部表面領域に対応して形成された第1厚さの第1シリサイド層」と補正(以下、「補正事項a-1」という。)し、また、補正前の請求項1の「前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に形成されること」を、補正後の請求項1の「前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されること」と補正(以下、「補正事項a-2」という。)したものである。
・補正事項bについて
補正事項bについての補正は、補正前の請求項6の「前記ディープソース/ドレイン領域の上部表面に第1厚さをもつ第1シリサイド層を形成する段階」を、補正後の請求項6の「前記ディープソース/ドレイン領域の上部表面に、該上部表面領域に対応して、第1厚さをもつ第1シリサイド層を形成する段階」と補正(以下、「補正事項b-1」という。)し、また、補正前の請求項6の「露出された前記第2ソース/ドレイン延長領域の上部表面に前記第1厚さよりも小さい第2厚さをもつ第2シリサイド層を形成する段階」を、補正後の請求項6の「露出された前記第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して、前記第1厚さよりも小さい第2厚さをもつ第2シリサイド層を形成する段階」と補正(以下、「補正事項b-2」という。)したものである。

2-2 補正の目的の適否及び新規事項の追加の有無についての検討
2-2-1 補正事項aについて
補正事項aについての補正は、補正事項a-1と補正事項a-2とからなるので、それぞれ検討する。
・補正事項a-1について
補正事項a-1についての補正は、補正前の請求項1の「前記ディープソース/ドレイン領域の上部表面に」と、「形成された第1厚さの第1シリサイド層」の間に、補正後の請求項1の「、該上部表面領域に対応して」を加えて、補正後の請求項1の「前記ディープソース/ドレイン領域の上部表面に、該上部表面領域に対応して形成された第1厚さの第1シリサイド層」とし、特許請求の範囲を限定的に減縮したものである。
したがって、補正事項a-1についての補正は、特許請求の範囲の減縮を目的とするものに該当する。
・補正事項a-2について
補正事項a-2についての補正は、補正前の請求項1の「前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に」と、「形成されること」の間に、補正後の請求項1の「、該上部表面領域に対応して」を加えて、補正後の請求項1の「前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されること」とし、特許請求の範囲を限定的に減縮したものである。
したがって、補正事項a-2についての補正は、特許請求の範囲の減縮を目的とするものに該当する。
よって、補正事項a-1と補正事項a-2についての補正を含む補正事項aについての補正は、特許法第17条の2第4項第2号に規定する要件を満たす。
2-2-2 補正事項bについて
補正事項bについての補正は、補正事項b-1と補正事項b-2とからなるので、それぞれ検討する。
・補正事項b-1について
補正事項b-1についての補正は、補正前の請求項6の「前記ディープソース/ドレイン領域の上部表面に」と、「第1厚さをもつ第1シリサイド層を形成する段階」の間に、補正後の請求項6の「、該上部表面領域に対応して、」を加えて、補正後の請求項6の「前記ディープソース/ドレイン領域の上部表面に、該上部表面領域に対応して、第1厚さをもつ第1シリサイド層を形成する段階」とし、特許請求の範囲を限定的に減縮したものである。
したがって、補正事項b-1についての補正は、特許請求の範囲の減縮を目的とするものに該当する。
・補正事項b-2について
補正事項b-2についての補正は、補正前の請求項6の「露出された前記第2ソース/ドレイン延長領域の上部表面に」と、「前記第1厚さよりも小さい第2厚さをもつ第2シリサイド層を形成する段階」の間に、補正後の請求項6の「、該上部表面領域に対応して、」を加えて、補正後の請求項6の「露出された前記第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して、前記第1厚さよりも小さい第2厚さをもつ第2シリサイド層を形成する段階」とし、特許請求の範囲を限定的に減縮したものである。
したがって、補正事項b-2についての補正は、特許請求の範囲の減縮を目的とするものに該当する。
よって、補正事項b-1と補正事項b-2についての補正を含む補正事項bについての補正は、特許法第17条の2第4項第2号に規定する要件を満たす。

2-3 補正の目的の適否及び新規事項の追加の有無についての検討のむすび
以上のとおり、補正事項a及びbについての補正を含む本件補正は、特許法第17条の2第4項に規定する要件を満たす。

3 独立特許要件についての検討
3-1 特許法第36条について
3-1-1 請求項1について
本願の補正後の請求項1に係る発明は、上記の「第2 1」に掲げた補正後の特許請求の範囲の請求項1に記載された事項により特定される次のとおりのものである。
「【請求項1】 半導体基板と、
この半導体基板上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース/ドレイン領域と、
前記半導体基板の上部領域で前記ディープソース/ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース/ドレイン延長領域と、
前記ディープソース/ドレイン領域の上部表面に、該上部表面領域に対応して形成された第1厚さの第1シリサイド層と、
前記ソース/ドレイン延長領域の上部の一部の表面で前記第1シリサイド層から延びるが、前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層とを備え、
前記ソース/ドレイン延長領域は、
第1ソース/ドレイン延長領域と、
この第1ソース/ドレイン延長領域と前記ディープソース/ドレイン領域との間で前記第1ソース/ドレイン延長領域よりは深く、かつ前記ディープソース/ドレイン領域よりは薄い第2ソース/ドレイン延長領域とを含み、
前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されることを特徴とするMOS電界効果トランジスタ。」
そして、請求項1の「前記ディープソース/ドレイン領域の上部表面に、該上部表面領域に対応して形成された第1厚さの第1シリサイド層」という記載と「前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されること」という記載は、いずれも、「該上部表面領域に対応して」という記載を有しているが、「該上部表面領域」が「上部表面」のどの範囲を示しているのか明らかでなく、また、「対応」は、「互いに向き合うこと。相対する関係にあること。」を意味するものであるが、第2シリサイド層が「上部表面領域」のどの部分と相対する関係にあるのかも明らかでない。また、明細書の発明の詳細な説明には、「上部表面領域」という記載がなく、「該上部表面領域に対応して」がどのような状態を示すものであるのかも定義されていない。
したがって、請求項1に係る発明は、明確ではない。
3-1-2 請求項6について
本願の補正後の請求項6に係る発明は、上記の「第2 1」に掲げた補正後の特許請求の範囲の請求項6に記載された事項により特定される次のとおりのものである。
「【請求項6】 半導体基板上にゲート絶縁膜及びゲート電極が順次形成されたMOS電界効果トランジスタの製造方法において、
前記ゲート電極をイオン注入マスクとして不純物イオン注入を行い、前記半導体基板内に第1ソース/ドレイン延長領域を形成する段階と、
前記ゲート電極及びゲート絶縁膜の側壁に第1スペーサを形成する段階と、
前記第1スペーサ及びゲート電極をイオン注入マスクとして不純物イオン注入を行い、前記第1ソース/ドレイン延長領域よりも深く第2ソース/ドレイン延長領域を形成する段階と、
前記第1スペーサの外壁に第2スペーサを形成する段階と、
前記第2スペーサ及びゲート電極をイオン注入マスクとして不純物イオン注入を行い、前記第2ソース/ドレイン延長領域よりも深くディープソース/ドレイン領域を形成する段階と、
前記ディープソース/ドレイン領域の上部表面に、該上部表面領域に対応して、第1厚さをもつ第1シリサイド層を形成する段階と、
前記第2スペーサを除去して前記第2ソース/ドレイン延長領域の表面を露出させる段階と、
露出された前記第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して、前記第1厚さよりも小さい第2厚さをもつ第2シリサイド層を形成する段階とを含むことを特徴とするMOS電界効果トランジスタの製造方法。」
そして、請求項6の「前記ディープソース/ドレイン領域の上部表面に、該上部表面領域に対応して、第1厚さをもつ第1シリサイド層を形成する段階」という記載と「露出された前記第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して、前記第1厚さよりも小さい第2厚さをもつ第2シリサイド層を形成する段階」という記載は、いずれも、「該上部表面領域に対応して」という記載を有しているが、「該上部表面領域」が「上部表面」のどの範囲を示しているのか明らかでなく、また、「対応」は、「互いに向き合うこと。相対する関係にあること。」を意味するものであるが、第2シリサイド層が「上部表面領域」のどの部分と相対する関係にあるのかも明らかでない。また、明細書の発明の詳細な説明には、「上部表面領域」という記載がなく、「該上部表面領域に対応して」がどのような状態を示すものであるのかも定義されていない。
したがって、請求項6の記載は、明確ではない。

3-1-3 特許法第36条についての独立特許要件の検討のむすび
本件出願は、明細書の記載が上記の「第2 3-1-1」及び「第2 3-1-2」の点で不備のため、特許法第36条第6項第2号に規定する要件を満たしておらず、特許出願の際独立して特許を受けることができないものであるので、本件補正は、特許法第17条の2第5項において準用する特許法第126条第5項の規定に適合しない。

3-2 特許法第29条第2項について
仮に、本件出願が、特許法第36条第6項第2号に規定する要件を満たすとして、次に、特許法第29条第2項についての独立特許要件の検討をする。

本願の補正後の請求項1ないし11に係る発明のうち、本願の補正後の請求項1に係る発明は、上記の「第2 1」および「第2 3-1-1」に掲げた補正後の特許請求の範囲の請求項1に記載された事項により特定される、以下のとおりのものである。
「【請求項1】 半導体基板と、
この半導体基板上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース/ドレイン領域と、
前記半導体基板の上部領域で前記ディープソース/ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース/ドレイン延長領域と、
前記ディープソース/ドレイン領域の上部表面に、該上部表面領域に対応して形成された第1厚さの第1シリサイド層と、
前記ソース/ドレイン延長領域の上部の一部の表面で前記第1シリサイド層から延びるが、前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層とを備え、
前記ソース/ドレイン延長領域は、
第1ソース/ドレイン延長領域と、
この第1ソース/ドレイン延長領域と前記ディープソース/ドレイン領域との間で前記第1ソース/ドレイン延長領域よりは深く、かつ前記ディープソース/ドレイン領域よりは薄い第2ソース/ドレイン延長領域とを含み、
前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されることを特徴とするMOS電界効果トランジスタ。」

3-2-1 引用刊行物及び該引用刊行物記載の発明
刊行物1.特開平5-326552号公報
刊行物2.特開平9-64363号公報

原審の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物1(特開平5-326552号公報)には、図1、図2、図4、図5とともに、
「半導体素子およびその製造方法」(発明の名称)に関して、
「【請求項1】 電界効果型トランジスタを有する半導体素子における該電界効果型トランジスタ部の構造として、
ゲート電極の側壁に第1のサイドウォールとさらにその側面に第2のサイドウォールが形成されており、該第1のサイドウォールの主部をマスクとして形成されたソース・ドレイン層と、前記第2のサイドウォールをマスクとして形成された前記第1のサイドウォールによるソース・ドレイン層より深いソース・ドレイン層とを有し、少なくとも前記第2のサイドウォールによるソース・ドレイン層の上部にシリサイド化された層が形成されていることを特徴とする半導体素子。」、
「【0019】
【実施例】本発明の第1の実施例の構造を図1に、またその製造方法を図2に示し、以下に説明する。本実施例は、Ti(チタン)を高融点金属としたNMOS-FET構造の場合である。
【0020】図1に示すように本実施例では、従来同様のフィールド酸化膜2で分離された素子形成領域にゲート電極4が形成されており、その側壁に本発明の特徴である第1のサイドウォール6とそのまた側面に第2のサイドウォール8が形成されている。ソース・ドレイン層は前記第1のサイドウォール6をマスクにして形成した浅い層5aと、第2のサイドウォール8をマスクにして形成した深い層5bが存在している。そして、その深い層5bの上と、ゲート電極4上にチタンシリサイド9が形成されている。即ち、サリサイド構造となっている。
【0021】図2はその製造方法であり、まず同図(a)に示すように、従来同様、P型Si基板1に素子分離のためのフィールド酸化膜2を約5000Å程度の厚さ(以下一々厚さと記さない)形成し、素子形成領域にゲート酸化膜3(約150Å)を含むゲート電極4(ポリシリコンで約3000Å)を形成し、ソース・ドレイン層となるN^(-)層5cを形成するため、P^(+)を30keV、2×10^(13)/cm^(2)の条件でイオン注入(以下イオン・インプラと略す)する。
【0022】その後、ゲート電極4の側壁に通常の方法(酸化膜を堆積して異方性エッチングする方法など)で第1のサイドウォール6を約1500Åの厚さ形成する。そして、それをマスクにしてソース・ドレイン領域にAs(ヒ素)を5×10^(15)/cm^(2)、40keVの条件でイオン・インプラすると浅い層5aが形成される。
【0023】その後、全面にCVD法により、酸化膜7を3000Å程度堆積する。次に図2(b)のように、異方性エッチングにより酸化膜7をエッチングし、第2のサイドウォール8を約3000Å形成する。その後、この第2のサイドウォール8をマスクにP^(+)(リン)を80keV、1×10^(15)/cm^(2)の条件で注入するとソース・ドレイン領域に深い層5bが形成される。さらに、900℃、20分程度、窒素雰囲気中でアニールし、注入した不純物の活性化及び拡散を行なう。以上の条件により、ソース・ドレイン層として、N^(-)層5cは、接合深さ約0.2μm、ヒ素によるN^(+) 層5aは約0.2μm、リンによるN^(+)層5bは、約0.4μmの接合深さを持った接合となる。
【0024】次いで図2(c)のように、全面に、スパッタリングによりチタン(Ti)9aを500Å程度堆積する。そして図2(d)のように、700℃、10秒程度、窒素雰囲気中でアニールし、ゲート電極4、ソース・ドレイン領域のSi層とTiが接している箇所即ち深い層5b上でシリサイド化反応を起こさせる。そして、選択エッチ(アンモニア過水等)により、フィールド酸化膜2上、サイドウォール6、8上の未反応Tiを選択的にエッチング除去する。さらに900℃、10秒程度のアニールによりチタンシリサイド9の低抵抗化を行なう。その後、図示しないが、従来同様、中間絶縁膜を堆積し、コンタクト・ホールを開口し、配線層を形成し、最後に保護膜を形成する。」、
「【0029】図4ないし図5は本発明の第3の実施例の製造方法である。まず図4(a)のように、従来同様、P型基板1にフィールド酸化膜2形成、ゲート酸化膜3、ゲート電極4形成後、通常のホトリソ工程により、PchMOSFET領域(図4の右半分)をホトレジスト26aで被い、LDD層(N^(-)層)として、リン又は、ヒ素をイオン注入することで、NchMOSFET領域(図4の左半分)にのみソース・ドレイン層のN^(-)層20を形成する。次いで図4(b)に示すように、前記ホトレジスト26aを除去し、全面にCVD法により、酸化膜もしくは、ボロン・リン等を含む酸化膜を堆積し、RIE法により、異方性エッチングを行なうことにより、ゲート電極4側壁に、第1のサイドウォール21を残す。その後、図4(c)のように、ソース・ドレイン領域を形成する前に、850?900℃の温度でSi表面を酸化させ、100?200Åの熱酸化膜22を形成する。その後、CVD法により、窒化Si膜23(100?1000Å)を全面に堆積させ、さらに、CVD法により、酸化膜またはボロン・リン等の不純物を含んだ酸化膜24を3000?6000Å堆積させる。
【0030】その後、図4(d)のように、RIE法により、異方性エッチングを行なうことにより、第1のサイドウォール21の側壁に第2のサイドウォール25を残す。このとき、第2のサイドウォールの幅は、0.2?0.4μmとなる。この際、第2のサイドウォール25のエッチング後、サイドウォール部以外の窒化Si膜23及び熱酸化膜22もエッチング除去する。
【0031】その後、図4(e)のように、ホトリソ工程により、PchMOSFET形成領域をホトレジスト26bで被い、全面に、深い接合の層5bを形成させる為のイオン注入を、リンを用いて、50?150keV、1×10^(14)?1×10^(15)ions/cm^(2) の条件で、注入する。
【0032】その後、図5(f)のように、PchMOSFET領域のホトレジスト26は除去せずに、第2のサイドウォール25をフッ酸溶液、もしくは、RIE法によるドライエッチングで除去した後、即ち第1のサイドウォール21は残し、その構造で浅い接合の層5a形成のため、ヒ素を、30?60keVで3?8×10^(15)ions/cm^(2) の条件で注入する。この場合、サイドウォール21はほぼL字形に残存するが、底辺のはみ出した部分は薄いので、前記注入はその部分を通り抜ける。即ち第1のサイドウォール21の主部(本説明ではそのように記述する)がマスクとなる。その後図5(g)のように、ホトレジスト26bを除去し、同様のことを、PchMOSFETに関して行なう。従って説明は簡略にする。すなわち、NchMOSFET形成領域をホトレジスト27で被い、深い接合を形成させる為のイオン注入を、^(11)B^(+)、30?70keV、1×10^(14)?1×10^(15)ions/cm^(2) 又は、^(49)BF_(2)^(+) 50?150keV、1×10^(14)?1×10^(15)ions/cm^(2) の条件で行なう。その後図5(h)のように、NchMOSFET領域のホトレジスト27は除去せずに、Pch側の第2のサイドウォール28を、フッ酸溶液、もしくは、RIE法によるドライエッチングで除去した後、浅い接合の形成のため、第1のサイドウォールの主部をマスクにして、^(49)BF_(2)^(+) を、40?70keV、3?8×10^(15)ions/cm^(2 )の条件で注入する。
【0033】その後、ホトレジスト27を除去し、850?950℃、10?40分程度の熱処理を窒素雰囲気中でアニールし、注入した不純物の活性化及び拡散を行なう。
【0034】以上の条件により、前記NchMOSFETと同様、N^(-) 層は、接合深さ0.05?0.15μm、ヒ素によるN^(+)層は、0.1?0.2μm、リンによるN^(+)層は、0.20?0.45μmの接合深さを持った接合となる。同様に、^(49)BF_(2)^(+) によるP^(+)層は、接合深さ0.20?0.40μm、^(11)B^(+) 又は、^(49)BF_(2)^(+) によるP^(+)層は、0.35?0.50μmの接合深さを持った接合となる。
【0035】その後、図5(i)のように、全面に、高融点金属を堆積させ、600?1000℃の熱処理を施すことにより、高融点金属と、Poly-Si及びSiとの間に、シリサイド化反応が生じ、自己整合的に、ゲート電極4及び、ソース・ドレイン部の深い層上に高融点金属のシリサイド28が形成される。その後、未反応高融点金属29を除去することにより図5(j)に示す様に、サリサイド構造が完成する。」、
が、記載されている。
また、「以上の条件により、前記NchMOSFETと同様、N^(-)層は、接合深さ0.05?0.15μm、ヒ素によるN^(+)層は、0.1?0.2μm、リンによるN^(+) 層は、0.20?0.45μmの接合深さを持った接合となる。」(【0034】段落)という記載によれば、「N^(-)層」(図2ではN^(-)層5cに対応)よりも「ヒ素によるN^(+)層」(図2ではN^(+)層5aに対応)の接合深さが深く、前記「ヒ素によるN^(+)層」(図2ではN^(+)層5aに対応)よりも「リンによるN^(+)層」(図2のN^(+)層5bに対応)の接合深さが深いことが、示されている。
また、「素子形成領域にゲート酸化膜3(約150Å)を含むゲート電極4(ポリシリコンで約3000Å)を形成し、ソース・ドレイン層となるN^(-) 層5cを形成するため、P^(+)を30keV、2×10^(13)/cm^(2)の条件でイオン注入(以下イオン・インプラと略す)する。」(【0021】段落)という記載から、「ソース・ドレイン層となるN^(-)層5c」が、「ゲート電極4」をマスクとして形成されることは、明らかである。

以上の記載から、刊行物1には、以下の発明が記載されている。
「電界効果型トランジスタを有する半導体素子における該電界効果型トランジスタ部の構造として、P型Si基板1と、前記P型Si基板1に形成されたゲート酸化膜3を含むゲート電極4と、前記ゲート電極4をマスクとして形成されたN^(-)層5cからなるソース・ドレイン層と、前記ゲート電極4の側壁に第1のサイドウォールとさらにその側面に第2のサイドウォールが形成されており、前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層と、前記第2のサイドウォール及び前記第1のサイドウォールをマスクとして形成された、N^(+)層5aからなるソース・ドレイン層より接合深さが深いN^(+) 層5bからなるソース・ドレイン層とを有し、前記第2のサイドウォール及び前記第1のサイドウォールをマスクとして形成されたN^(+)層5bからなるソース・ドレイン層の上部にシリサイド化された層9が形成されていることを特徴とする半導体素子。」

原審の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物2(特開平9-64363号公報)には、図1、図3、図5とともに、
「MOS型半導体装置およびその製造方法」(発明の名称)に関して、
「【0030】(MOS型半導体装置の実施例1)図1は、本発明によるMOS型半導体装置の第1の実施例の断面を示している。
【0031】図1のMOS型半導体装置は、P型半導体基板1、P型半導体基板1上に形成されたゲート絶縁膜3、ゲート絶縁膜3上に設けられたゲート電極4、ゲート電極4の側部に形成されたSiO_(2)サイドウォール5a及び5b、P型半導体基板1のソース/ドレイン領域に設けられた浅い接合を有するN型ソース/ドレイン拡散層6、及びP型半導体基板1のソース/ドレイン領域に設けられた深い接合を有するN型ソース/ドレイン拡散層7、及びゲート電極4とソース/ドレイン領域に形成されたシリサイド層8a及び8bを備えている。
【0032】図1には、単数のNチャネル型MOS型半導体装置のみが示されているが、実際には、一つのP型半導体基板1に複数のMOS型半導体装置が形成されている。これらのMOS型半導体装置の各々は、図示される構造を有しており、P型半導体基板1に形成されたトレンチ分離構造2によって電気的に相互に分離される。P型半導体基板1にN型ウェルを設け、そのN型ウェルにPチャネル型MOS型半導体装置を形成しても良い。なお、シリコン基板に代えて、絶縁性表面を有する基板(ガラス基板等)の上に形成されたシリコン層を用いてMOS型半導体装置(薄膜トランジスタ)を形成しても良い。
【0033】図1のMOS型半導体装置の第1の特徴は、浅いソース/ドレイン拡散層6の少なくとも一部を覆うようにシリサイド層8aが設けられていることにある。従来のシリサイド層は、深いソース/ドレイン拡散層7の上に形成されることはあっても、浅いソース/ドレイン拡散層6の上には形成されていなかった。本実施例では、シリサイド層(8a)が浅いソース/ドレイン拡散層6の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っているため、ソース/ドレイン抵抗が全体として低減される。その結果、各トランジスタに対して割り当てられるソース/ドレインのコンタクトの数を1個にした場合でも、ドレイン電流はほとんど低下しない。
【0034】第2の特徴は、シリサイド層が異なる2種類の厚さを持つ部分から構成されている点にある。浅い接合を持つソース/ドレイン拡散層6の上には、比較的に薄いシリサイド層8aを設け、深い接合を持つソース/ドレイン拡散層7の上には比較的に厚いシリサイド層8bを設けている。このため、ソース/ドレイン拡散層6及び7が半導体基板1との間に形成するPN接合に対して、シリサイド層の形成は悪影響を与えない。もし、浅い接合を持つソース/ドレイン拡散層6の上にも、比較的に厚いシリサイド層8bと同じ厚さのシリサイド層を設けると、PN接合を介して生じるリーク電流が増大するおそれがあると考えられる。リーク電流の増加を避けるためには、浅い接合を持つソース/ドレイン拡散層6の上に設けるシリサイド層8aの厚さ(最終的な厚さ)を、ソース/ドレイン拡散層6の接合深さの約20?50%程度に設定することが好ましい。」、
「【0048】(MOS型半導体装置の製造方法の第1の実施例)図3(a)から(e)を参照しながら、図1のMOS型半導体装置を製造する方法の第1の実施例を説明する。
【0049】まず、図3(a)に示すように、P型半導体基板上1の素子分離領域に、深さ600nm程度のシャロートレンチ分離構造2を形成する。次に、P型半導体基板上1にゲート絶縁膜3を4nm程度に形成し、ゲート絶縁膜3上にアンドープ多結晶シリコン膜4を厚さ200nm程度に堆積する。次に、ゲート電極4の形状及び位置を規定するフォトレジストマスクをフォトリソグラフィ技術を用いて多結晶シリコン膜4上に形成する。この後、垂直方向に強い異方性を持つエッチング(異方性エッチング)によって、多結晶シリコン膜4のうちフォトレジストマスクで覆われていない部分を選択的に除去し、多結晶シリコンからなるゲート電極4を形成する。その後、フォトレジストマスクを除去する。ゲート電極4を覆うようにHTO膜を30nm程度堆積した後、異方性エッチングによってHTO膜の平坦部を選択的に除去し、HTO膜から比較的に薄いSiO_(2)サイドウォール5aを形成する。次に、ドーズ量4×10^(14)cm^(-2)程度のN型の不純物イオン(例えばAsイオン)を、加速エネルギー10keVでP型半導体基板1に注入し、それによって、ソース/ドレイン領域内に浅い接合を有するN型拡散層6を形成する。浅い接合を有するN型拡散層6の形成は、SiO_(2)サイドウォール5aの形成前に行っても良い。
【0050】次に、図3(b)に示すように、第1のTi/TiN膜9aを20nm程度、窒化膜10を70nm程度順次堆積させる。ここで、Ti/TiN膜は、下層としてTi層を有し、上層としてTiN層を有する多層膜である。
【0051】次に、図3(c)に示すように、異方性エッチングによって、窒化膜10及び第1のTi/TiN層9aの平坦部を除去して、窒化膜10のサイドウォールを形成する。このとき、第1のTi/TiN層9aの下層のTiは、完全に除去される必要はない。第1のTi/TiN層9aのうち窒化膜10のサイドウォールで覆われている部分は、除去されずに残る。この後、ドーズ量6×10^(15)cm^(-2)程度のN型の不純物イオン(例えばAsイオン)を、加速エネルギー60keVでP型半導体基板1に注入し、それによって、ソース/ドレイン領域に深い接合を有するN型拡散層7を形成する。このイオン注入に際して、上記N型の不純物イオンは、同時にゲート電極4に注入され、ゲート電極4に高い導電性が与えられる。
【0052】次に、図3(d)に示すように、第2のTi/TiN層9bを30nm程度堆積させる。この後、第1のRTA(Rapid Thermal Anneal)を700℃、30secの条件で行い、それに引き続いて第2のRTAを1000℃、10secの条件で行う。この2段アニールの結果、ソース/ドレイン領域及びゲート電極4に注入された不純物の活性化と同時にシリサイド化が行われる。このシリサイド化は、第1のTi/TiN層9a及び第2のTi/TiN層9bのうちのシリコンと接触している部分で生じる。まず、第2のTi/TiN層9bのうちシリサイド化されなかった部分をフッ酸で除去した後、窒化膜10のサイドウォールを熱リン酸または等方性のドライエッチングで除去する。更にその後、第1のTi/TiN層9aのうちシリサイド化されなかった部分をフッ酸で除去する。こうして、図3(e)に示すように、シリサイド8aおよび8bを含むサリサイド構造が形成される。
【0053】本実施例によれば、特別なマスクを付加的に用いることなく、厚さの異なる2種類のシリサイド層を自己整合的に形成することができる。
【0054】本発明では、シリサイド層を形成するための導電性材料としてTiを用いたが、CoやNi等の高融点金属を用いてもよい。」、
「【0062】(MOS型半導体装置の製造方法の第3の実施例)図5(a)から(d)を参照しながら、図1のMOS型半導体装置に類似する装置を製造する方法の実施例を説明する。
【0063】まず、図5(a)に示すように、P型半導体基板上1の素子分離領域に、深さ600nm程度のシャロートレンチ分離構造2を形成する。次に、P型半導体基板上1にゲート絶縁膜3を4nm程度に形成し、ゲート絶縁膜3上にアンドープ多結晶シリコン膜4を厚さ200nm程度に堆積する。次に、ゲート電極4の形状及び位置を規定するフォトレジストマスクをフォトリソグラフィ技術を用いて多結晶シリコン膜4上に形成する。この後、垂直方向に強い異方性を持つエッチング(異方性エッチング)によって、多結晶シリコン膜4のうちフォトレジストマスクで覆われていない部分を選択的に除去し、多結晶シリコンからなるゲート電極4を形成する。その後、フォトレジストマスクを除去する。ゲート電極4を覆うようにHTO膜を30nm程度堆積した後、異方性エッチングによってHTO膜の平坦部を選択的に除去し、HTO膜から比較的に薄いSiO_(2)サイドウォール5aを形成する。次に、ドーズ量4×10^(14)cm^(-2)程度のN型の不純物イオン(例えばAsイオン)を、加速エネルギー10keVでP型半導体基板1に注入し、それによって、ソース/ドレイン領域内に浅い接合を有するN型拡散層6を形成する。
【0064】次に、ゲート電極4を覆うように窒化膜を90nm程度堆積した後、異方性エッチングによって窒化膜の平坦部を選択的に除去し、比較的に厚い窒化膜10のサイドウォールを形成する。この後、ドーズ量6×10^(15)cm^(-2)程度のN型の不純物イオン(例えばAsイオン)を、加速エネルギー60keVでP型半導体基板1に注入し、それによって、ソース/ドレイン領域内に深い接合を有するN型拡散層7を形成し、同時にゲート電極にAsイオンをドーピングしN型ポリシリコンゲート電極4を形成する。
【0065】第1のRTA(Rapid Thermal Anneal)を1000℃、10secの条件で行う。このアニールの結果、ソース/ドレイン領域及びゲート電極4に注入された不純物の活性化と同時にシリサイド化が行われる。このシリサイド化は、Ti/TiN層9のうちのシリコンと接触している部分で生じる。
【0066】次に、Ti/TiN層9を20nm程度堆積させた後、第2のRTAを700℃で行い、ゲートおよびソース/ドレインのシリサイド化を行う。シリサイド化されなかったTi/TiN層9をフッ酸でエッチングすることでシリサイド層8を形成する。
【0067】この後、窒化膜10のサイドウォールを熱リン酸または等方性のドライエッチングでエッチングした後、シリサイドに覆われていない部分、すなわち窒化膜10のサイドウォールのあったP型基板上1に、選択的にW層を20nm程度成長させる。W層は、WF_(6)/SiH_(4)ガスを用いたCVD法によって形成される。
【0068】このようにして作製されたたデバイスは、図1の実施例とほぼ同様な効果を発揮する。また、本実施例によれば、ソース/ドレイン領域及びゲート電極に注入された不純物の活性化後に、シリサイド化を行うために、シリサイド化プロセスの条件を広い範囲から選択することができる。」、
「【0079】
【発明の効果】本発明の半導体装置によれば、浅いソース/ドレイン拡散層および深いソース/ドレイン拡散層の一部に従来無かったシリサイド層または金属があるために、ソース/ドレイン抵抗を低減でき、ソース/ドレインのコンタクトを1個にした場合に生じるドレイン電流の低下を防止できる。」、
が、記載されている。

3-2-2 対比・判断
(1)補正後の請求項1に係る発明について
補正後の請求項1に係る発明(以下、「本願補正後発明1」という。)と刊行物1に記載された発明(以下、「刊行物1発明」という。)とを対比すると、刊行物1発明の「P型Si基板1」、「ゲート酸化膜3」、「ゲート電極4」は、それぞれ、本願補正後発明1の「半導体基板」、「ゲート絶縁膜」、「ゲート電極」に相当する。
また、刊行物1発明の「前記第2のサイドウォール及び前記第1のサイドウォールをマスクとして形成された、N^(+)層5aからなるソース・ドレイン層より接合深さが深いN^(+)層5bからなるソース・ドレイン層」において、「N^(+)層5bからなるソース・ドレイン層」は、「前記第2のサイドウォール及び前記第1のサイドウォールをマスクとして形成され」ているので、「N^(+)層5bからなるソース・ドレイン層」が、「前記第2のサイドウォール」の外側にあることは明らかであるから、刊行物1発明の「前記第2のサイドウォール及び前記第1のサイドウォールをマスクとして形成された、N^(+)層5aからなるソース・ドレイン層より接合深さが深いN^(+)層5bからなるソース・ドレイン層」は、本願補正後発明1の「前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース/ドレイン領域」に相当する。
また、刊行物1発明の「前記第2のサイドウォール及び前記第1のサイドウォールをマスクとして形成されたN^(+)層5bからなるソース・ドレイン層の上部にシリサイド化された層9が形成されていること」は、本願補正後発明1の「前記ディープソース/ドレイン領域の上部表面に」「形成された第1厚さの第1シリサイド層」に相当する。
また、刊行物1発明の「前記ゲート電極4をマスクとして形成されたN^(-) 層5cからなるソース・ドレイン層」は、本願補正後発明1の「第1ソース/ドレイン延長領域」に相当する。
また、刊行物1発明の「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」において、その接合深さは、刊行物1発明の「前記第2のサイドウォール及び前記第1のサイドウォールをマスクとして形成された、N^(+)層5aからなるソース・ドレイン層より接合深さが深いN^(+)層5bからなるソース・ドレイン層」より浅く、かつ、刊行物1発明の「N^(+)層5aからなるソース・ドレイン層」は、「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成され」ているので、刊行物1発明の「前記ゲート電極4をマスクとして形成されたN^(-) 層5cからなるソース・ドレイン層」と「前記第2のサイドウォール及び前記第1のサイドウォールをマスクとして形成された」「N^(+)層5bからなるソース・ドレイン層」との間にあることは、明らかであるから、刊行物1発明の「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」は、本願補正後発明1の「この第1ソース/ドレイン延長領域と前記ディープソース/ドレイン領域との間で前記第1ソース/ドレイン延長領域よりは深く、かつ前記ディープソース/ドレイン領域よりは薄い第2ソース/ドレイン延長領域」に相当する。
また、刊行物1発明の「前記ゲート電極4をマスクとして形成されたN^(-) 層5cからなるソース・ドレイン層」と「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-) 層5cからなるソース・ドレイン層より接合深さが深いN^(+) 層5aからなるソース・ドレイン層」は、どちらの層も、本願補正後発明1の「前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース/ドレイン領域」に相当する、刊行物1発明の「前記第2のサイドウォール及び前記第1のサイドウォールをマスクとして形成された、N^(+)層5aからなるソース・ドレイン層より接合深さが深いN^(+) 層5bからなるソース・ドレイン層」よりも接合深さが浅いので、刊行物1発明の「前記ゲート電極4をマスクとして形成されたN^(-)層5cからなるソース・ドレイン層」と「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」を併せた構成は、本願補正後発明1の「前記半導体基板の上部領域で前記ディープソース/ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース/ドレイン延長領域」に相当する。
また、刊行物1発明の「電界効果型トランジスタを有する半導体素子」は、本願補正後発明1の「MOS電界効果トランジスタ」に相当する。
すると、本願補正後発明1と刊行物1発明とは、
「半導体基板と、
この半導体基板上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース/ドレイン領域と、
前記半導体基板の上部領域で前記ディープソース/ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース/ドレイン延長領域と、
前記ディープソース/ドレイン領域の上部表面に形成された第1厚さの第1シリサイド層とを備え、
前記ソース/ドレイン延長領域は、
第1ソース/ドレイン延長領域と、
この第1ソース/ドレイン延長領域と前記ディープソース/ドレイン領域との間で前記第1ソース/ドレイン延長領域よりは深く、かつ前記ディープソース/ドレイン領域よりは薄い第2ソース/ドレイン延長領域とを含むことを特徴とするMOS電界効果トランジスタ。」の点で一致し、
本願補正後発明1は、「前記ディープソース/ドレイン領域の上部表面に、該上部表面領域に対応して形成された第1厚さの第1シリサイド層」を有するのに対して、刊行物1発明は、本願補正後発明1の「ディープソース/ドレイン領域」に相当する「前記第2のサイドウォールをマスクとして形成されたN^(+)層5bからなるソース・ドレイン層」の「上部にシリサイド化された層9が形成されていること」との構成を有するが、「シリサイド化された層9」は、「前記第2のサイドウォールをマスクとして形成されたN^(+)層5bからなるソース・ドレイン層」の「上部表面領域に対応して形成された」かどうかが定かではない点(以下、「相違点1」という。)、本願補正後発明1は、「前記ソース/ドレイン延長領域の上部の一部の表面で前記第1シリサイド層から延びるが、前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層」を有するのに対して、刊行物1発明は、「前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層」を有していない点(以下、「相違点2」という。)、本願補正後発明1は、「前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されること」との構成を有するのに対して、刊行物1発明は、そもそも、「第2シリサイド層」を有していないので、このような構成も有していない点(以下、「相違点3」という。)、で相違している。
そこで、上記相違点1ないし3について検討する。
a.相違点1について
本願補正後発明1の「前記ディープソース/ドレイン領域の上部表面に、該上部表面領域に対応して形成された第1厚さの第1シリサイド層」の「該上部表面領域に対応して」という文言は、必ずしも明確な記載ではないが、審判請求書の「【本願発明が特許されるべき理由】(4)(iii)」には、「本願発明では、第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して(すなわち、上部表面の全体に)薄い第2シリサイド層が形成されており」という記載があり、「薄い第2シリサイド層が形成され」る場合ではあるが、「該上部表面領域に対応して」は、「上部表面の全体に」(「上部表面の全体に」という文言も、願書に最初に添付した明細書には、記載されていない。)と同義であると主張している。しかしながら、「上部表面」というものの範囲そのものが明確ではないから、「該上部表面領域に対応して」が「上部表面の全体に」を意味するものとしても、依然として「該上部表面領域に対応して」という文言は、明確ではない。
そこで、発明の詳細な説明をみると、「次に、前記ゲート電極220及び第2スペーサ252をイオン注入マスクとしてイオン注入工程を行い、所定の導電型をもつ不純物イオンを半導体基板200内に注入する。前述のように、nチャンネルMOS電界効果トランジスタの場合にはn型不純物イオンを注入し、pチャンネルMOS電界効果トランジスタの場合にはp型不純物イオンを注入する。不純物イオンを注入した後にはアニーリング工程を行い、ディープソース/ドレイン領域230を形成する。このディープソース/ドレイン領域230の形成のための不純物イオン注入エネルギは第1及び第2ソース/ドレイン延長領域241、242の形成のための不純物イオン注入エネルギよりも高いため、ディープソース/ドレイン領域230は第1及び第2ソース/ドレイン延長領域241、242よりも深く形成される。」(【0024】段落)、「次に、図7を参照すれば、ディープソース/ドレイン領域230の上部及びゲート電極220の上部に各々第1シリサイド層261及びゲートシリサイド層280を形成する。この第1シリサイド層261及びゲートシリサイド層280を形成するために、まず図6の構造体の全面に金属層(図示せず)を形成する。この金属層はコバルト(Co)またはチタン(Ti)を使って形成でき、またはニッケル(Ni)を使っても形成できる。その他にも、金属層はタングステン(W)、白金(Pt)、ハフニウム(Hf)またはパラジウム(Pd)などを使っても形成できる。前記金属層を形成した後に所定のアニーリング工程を行う。すると、前記金属層とディープソース/ドレイン領域230とが接触する領域に第1シリサイド層261が形成される。また前記金属層とゲート電極220との間にはゲートシリサイド層280が形成される。前記第1シリサイド層261の厚さの調節は、前記金属層の厚さを調節して所望の厚さに調節できる。第1シリサイド層261が形成されれば、未反応の金属層をよく知られた方法を利用して除去する。」(【0025】段落)との記載があり、これらの記載と図6,7から、ゲート電極220及び第2スペーサ252をイオン注入マスクとしてイオン注入を行うことで、半導体基板内にディープソース/ドレイン領域230を形成し、その後半導体基板全面に金属層を形成し、アニーリングすることで金属層とディープソース/ドレイン領域230とが接触する領域に第1シリサイド層261を形成することが示されているものと認められる。そうすると、「該上部表面領域に対応して」は、ディープソース/ドレイン領域230をイオン注入により形成する際に露出している半導体基板表面と、第1シリサイド層を形成する際に金属層と接触してシリサイド化される半導体基板表面とが同じであること示しているものと認められる。
一方、刊行物1の「第2のサイドウォール8をマスクにして形成した深い層5bが存在している。そして、その深い層5bの上」「にチタンシリサイド9が形成されている。」(【0020】段落)、「この第2のサイドウォール8をマスクにP^(+)(リン)を80keV、1×10^(15)/cm^(2)の条件で注入するとソース・ドレイン領域に深い層5bが形成される。」(【0023】段落)、「ソース・ドレイン領域のSi層とTiが接している箇所即ち深い層5b上でシリサイド化反応を起こさせる。」(【0024】段落)という記載と、図1、図2とを参照すると、刊行物1発明においても、「深い層5b」をイオン注入により形成する際に露出しているP型Si基板表面と、チタンシリサイド9を形成する際にTiと接触してシリサイド化されるP型Si基板表面とが同じであることは明らかである。
そうすると、刊行物1発明の「シリサイド化された層9」が、刊行物1発明の「前記第2のサイドウォール及び前記第1のサイドウォールをマスクとして形成されたN^(+)層5aからなるソース・ドレイン層より接合深さが深いN^(+)層5bからなるソース・ドレイン層」の上に対応するものであることは明らかであるから、相違点1は、実質的なものではない。
b.相違点2について
刊行物2には、「図1のMOS型半導体装置は、P型半導体基板1、P型半導体基板1上に形成されたゲート絶縁膜3、ゲート絶縁膜3上に設けられたゲート電極4、ゲート電極4の側部に形成されたSiO_(2)サイドウォール5a及び5b、P型半導体基板1のソース/ドレイン領域に設けられた浅い接合を有するN型ソース/ドレイン拡散層6、及びP型半導体基板1のソース/ドレイン領域に設けられた深い接合を有するN型ソース/ドレイン拡散層7、及びゲート電極4とソース/ドレイン領域に形成されたシリサイド層8a及び8bを備えている。」(【0030】段落)こと、「特徴は、シリサイド層が異なる2種類の厚さを持つ部分から構成されている点にある。浅い接合を持つソース/ドレイン拡散層6の上には、比較的に薄いシリサイド層8aを設け、深い接合を持つソース/ドレイン拡散層7の上には比較的に厚いシリサイド層8bを設けている。」(【0034】段落)ことが、記載されている。
そして、刊行物2に記載の「浅い接合を有するN型ソース/ドレイン拡散層6」は、本願補正後発明1の「ソース/ドレイン延長領域」に相当し、刊行物2に記載の「比較的に厚いシリサイド層8b」、「比較的に薄いシリサイド層8a」は、それぞれ、本願補正後発明1の「前記第1シリサイド層」、「前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層」に相当しており、また、刊行物2の図1を参照すると、「比較的に薄いシリサイド層8a」と「比較的に厚いシリサイド層8b」とが、接続されていることが、見て取れるし、ソース/ドレイン抵抗を低減するためには、「比較的に薄いシリサイド層8a」と「比較的に厚いシリサイド層8b」とが、接続されていることは、当然のことであるので、刊行物2に記載の「浅い接合を持つソース/ドレイン拡散層6の上に」設けた「比較的に薄いシリサイド層8a」は、本願補正後発明1の「前記ソース/ドレイン延長領域の上部の一部の表面で前記第1シリサイド層から延びるが、前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層」に相当する。
すると、刊行物1発明も、刊行物2に記載の「浅い接合を有するN型ソース/ドレイン拡散層6」と同様に、本願補正後発明1の「ソース/ドレイン延長領域」に相当する、「前記ゲート電極4をマスクとして形成されたN^(-) 層5cからなるソース・ドレイン層」と「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」を併せた構成を有するので、刊行物1発明に、刊行物2に記載の「浅い接合を持つソース/ドレイン拡散層6の上に」設けた「比較的に薄いシリサイド層8a」を適用して、本願補正後発明1のごとく、「前記ソース/ドレイン延長領域の上部の一部の表面で前記第1シリサイド層から延びるが、前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層」を備えることは、当業者が、適宜なし得た程度のことと認められる。
c.相違点3について
刊行物2には、「図1のMOS型半導体装置は、P型半導体基板1、P型半導体基板1上に形成されたゲート絶縁膜3、ゲート絶縁膜3上に設けられたゲート電極4、ゲート電極4の側部に形成されたSiO_(2)サイドウォール5a及び5b、P型半導体基板1のソース/ドレイン領域に設けられた浅い接合を有するN型ソース/ドレイン拡散層6、及びP型半導体基板1のソース/ドレイン領域に設けられた深い接合を有するN型ソース/ドレイン拡散層7、及びゲート電極4とソース/ドレイン領域に形成されたシリサイド層8a及び8bを備えている。」(【0030】段落)こと、「シリサイド層(8a)が浅いソース/ドレイン拡散層6の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っている」(【0033】段落)こと、「特徴は、シリサイド層が異なる2種類の厚さを持つ部分から構成されている点にある。浅い接合を持つソース/ドレイン拡散層6の上には、比較的に薄いシリサイド層8aを設け、深い接合を持つソース/ドレイン拡散層7の上には比較的に厚いシリサイド層8bを設けている。」(【0034】段落)こと、「リーク電流の増加を避けるためには、浅い接合を持つソース/ドレイン拡散層6の上に設けるシリサイド層8aの厚さ(最終的な厚さ)を、ソース/ドレイン拡散層6の接合深さの約20?50%程度に設定することが好ましい。」ことが、記載されている。
そして、刊行物2の「シリサイド層(8a)が浅いソース/ドレイン拡散層6の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っている」(【0033】段落)という記載によると、「比較的に薄いシリサイド層8a」は、「浅いソース/ドレイン拡散層6の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っている」のであり、また、刊行物2の図1を参照すると、「比較的に薄いシリサイド層8a」と「比較的に厚いシリサイド層8b」とが、接続されていることが、見て取れるし、ソース/ドレイン抵抗を低減するためには、「比較的に薄いシリサイド層8a」と「比較的に厚いシリサイド層8b」とが、接続されていることは、当然のことであるので、本願補正後発明1の「第2シリサイド層」に相当する、刊行物2に記載の「比較的に薄いシリサイド層8a」を、刊行物1発明に適用する際に、刊行物1発明では、本願補正後発明1の「第1ソース/ドレイン延長領域」と「第2ソース/ドレイン延長領域」に、それぞれ相当する、刊行物1発明の「前記ゲート電極4をマスクとして形成されたN^(-)層5cからなるソース・ドレイン層」と「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」とのうち、刊行物2に記載の「比較的に厚いシリサイド層8b」と接続される「比較的に薄いシリサイド層8a」は、まず、刊行物1発明の「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」の表面に、適用されることになり、このとき、当然ながら、「リーク電流の増加を避ける」(刊行物2の【0034】段落)という配慮もなされるものである。
そして、刊行物2に記載の「比較的に薄いシリサイド層8a」を、刊行物1発明の「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」の表面に、適用するにあたり、刊行物2に記載の「比較的に薄いシリサイド層8a」を、刊行物1発明の「N^(+)層5aからなるソース・ドレイン層」の表面の全体に設けるか、一部に設けるか、あるいは、「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」の表面のみならず、さらに、刊行物1発明の「前記ゲート電極4をマスクとして形成されたN^(-)層5cからなるソース・ドレイン層」の一部にも設けるかは、当業者が適宜選択できた程度のことと認められる。

また、本願補正後発明1の「前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されること」の「該上部表面領域に対応して」という文言は、必ずしも明確な記載ではないが、審判請求書の「【本願発明が特許されるべき理由】(4)(iii)」には、「本願発明では、第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して(すなわち、上部表面の全体に)薄い第2シリサイド層が形成されており」という記載があり、「該上部表面領域に対応して」は、「上部表面の全体に」(「上部表面の全体に」という文言も、願書に最初に添付した明細書には、記載されていない。)と同義であると主張している。しかしながら、「上部表面」というものの範囲そのものが明確ではないから、「該上部表面領域に対応して」が「上部表面の全体に」を意味するものとしても、依然として「該上部表面領域に対応して」という文言は、明確ではない。
そこで、発明の詳細な説明をみると、「次に、図8を参照すれば、図7の第2スペーサ252を除去する。この第2スペーサ252は第1スペーサ250とはエッチング選択比をもつ物質から形成したため、ウェットエッチング法を利用して容易に除去できる。次に、前記第2スペーサ252の除去された結果物の全面に金属層290を形成して、この金属層290及び第2ソース/ドレイン延長領域242が接触する領域に第2シリサイド層262を形成する。」(【0026】段落)という記載及び図8から、ディープソース/ドレイン領域を形成するためにイオン注入用マスクとして使用された「第2スペーサ252」を除去した後の第2ソース/ドレイン延長領域242が形成された半導体基板の露出面に金属層を接触させてシリサイド層262を形成していることが示されているものと認められる。そうすると、「該上部表面領域に対応して」は、「第2スペーサ252」の直下の半導体基板表面を示していることになる。
ところで、刊行物2の「まず、図3(a)に示すように、P型半導体基板上1の素子分離領域に、深さ600nm程度のシャロートレンチ分離構造2を形成する。次に、P型半導体基板上1にゲート絶縁膜3を4nm程度に形成し、ゲート絶縁膜3上にアンドープ多結晶シリコン膜4を厚さ200nm程度に堆積する。次に、ゲート電極4の形状及び位置を規定するフォトレジストマスクをフォトリソグラフィ技術を用いて多結晶シリコン膜4上に形成する。この後、垂直方向に強い異方性を持つエッチング(異方性エッチング)によって、多結晶シリコン膜4のうちフォトレジストマスクで覆われていない部分を選択的に除去し、多結晶シリコンからなるゲート電極4を形成する。その後、フォトレジストマスクを除去する。ゲート電極4を覆うようにHTO膜を30nm程度堆積した後、異方性エッチングによってHTO膜の平坦部を選択的に除去し、HTO膜から比較的に薄いSiO_(2)サイドウォール5aを形成する。次に、ドーズ量4×10^(14)cm^(-2)程度のN型の不純物イオン(例えばAsイオン)を、加速エネルギー10keVでP型半導体基板1に注入し、それによって、ソース/ドレイン領域内に浅い接合を有するN型拡散層6を形成する。浅い接合を有するN型拡散層6の形成は、SiO_(2)サイドウォール5aの形成前に行っても良い。」(【0049】段落)、「次に、図3(b)に示すように、第1のTi/TiN膜9aを20nm程度、窒化膜10を70nm程度順次堆積させる。ここで、Ti/TiN膜は、下層としてTi層を有し、上層としてTiN層を有する多層膜である。」(【0050】段落)、「次に、図3(c)に示すように、異方性エッチングによって、窒化膜10及び第1のTi/TiN層9aの平坦部を除去して、窒化膜10のサイドウォールを形成する。このとき、第1のTi/TiN層9aの下層のTiは、完全に除去される必要はない。第1のTi/TiN層9aのうち窒化膜10のサイドウォールで覆われている部分は、除去されずに残る。この後、ドーズ量6×10^(15)cm^(-2)程度のN型の不純物イオン(例えばAsイオン)を、加速エネルギー60keVでP型半導体基板1に注入し、それによって、ソース/ドレイン領域に深い接合を有するN型拡散層7を形成する。このイオン注入に際して、上記N型の不純物イオンは、同時にゲート電極4に注入され、ゲート電極4に高い導電性が与えられる。」(【0051】段落)、「次に、図3(d)に示すように、第2のTi/TiN層9bを30nm程度堆積させる。この後、第1のRTA(Rapid Thermal Anneal)を700℃、30secの条件で行い、それに引き続いて第2のRTAを1000℃、10secの条件で行う。この2段アニールの結果、ソース/ドレイン領域及びゲート電極4に注入された不純物の活性化と同時にシリサイド化が行われる。このシリサイド化は、第1のTi/TiN層9a及び第2のTi/TiN層9bのうちのシリコンと接触している部分で生じる。まず、第2のTi/TiN層9bのうちシリサイド化されなかった部分をフッ酸で除去した後、窒化膜10のサイドウォールを熱リン酸または等方性のドライエッチングで除去する。更にその後、第1のTi/TiN層9aのうちシリサイド化されなかった部分をフッ酸で除去する。こうして、図3(e)に示すように、シリサイド8aおよび8bを含むサリサイド構造が形成される。」(【0052】段落)との記載及び図1、3を参照すると、刊行物2に記載された発明においても、選択的に除去される窒化膜10のサイドウォールの下の領域にシリサイド8aを形成していることは明らかである。
そして、刊行物2には、「シリサイド層(8a)が浅いソース/ドレイン拡散層6の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っているため、ソース/ドレイン抵抗が全体として低減される。」(【0033】段落)こと、「特徴は、シリサイド層が異なる2種類の厚さを持つ部分から構成されている点にある。浅い接合を持つソース/ドレイン拡散層6の上には、比較的に薄いシリサイド層8aを設け、深い接合を持つソース/ドレイン拡散層7の上には比較的に厚いシリサイド層8bを設けている。」(【0034】段落)こと、「リーク電流の増加を避けるためには、浅い接合を持つソース/ドレイン拡散層6の上に設けるシリサイド層8aの厚さ(最終的な厚さ)を、ソース/ドレイン拡散層6の接合深さの約20?50%程度に設定することが好ましい。」ことが記載されており、浅い接合を持つソース/ドレイン拡散層6の上に比較的薄いシリサイド層を設けることで、リーク電流の増加を避けつつ、ソース/ドレイン抵抗を下げることが示されている。
一方で、刊行物1発明においても、浅い接合を持つソース/ドレイン拡散層に相当する「前記ゲート電極4をマスクとして形成されたN^(-) 層5cからなるソース・ドレイン層」と「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-) 層5cからなるソース・ドレイン層より接合深さが深いN^(+) 層5aからなるソース・ドレイン層」を備えており、「この発明は、以上述べた様に、微細MOSFETにおいて、短チャネル効果を抑制するため、ソース・ドレイン領域の接合深さを、従来以上に浅くし、さらに、ソース・ドレイン領域の寄生抵抗がMOSFETの性能を低下させない様、ソース・ドレイン領域を、十分に低抵抗化し、さらに、接合リーク電流を増大させない様にし、前述の相反する技術項目(サリサイド化と浅接合化)を同時に実現し、すぐれた性能を持つ半導体素子およびその製造方法を提供することを目的とする」(【0011】段落)ものであるから、刊行物1発明において、第2のサイドウォール8として、窒化膜を用いて選択的に除去できるようにし、第2のサイドウォールの下の「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+) 層5aからなるソース・ドレイン層」が形成された半導体基板上にチタンシリサイド9よりも薄いシリサイドを設けることにより、本願補正発明1の如く、「前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されること」とすることは当業者が適宜になし得た程度のものである。

よって、補正後の請求項1に係る発明は、その出願前に日本国内において頒布された上記刊行物1ないし2に記載の発明に基づいて、当業者が容易に発明をすることができたものである。

3-2-3 特許法第29条第2項についての独立特許要件の検討のむすび
以上のとおり、補正後の請求項1に係る発明は、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものであるので、補正後の他の請求項に係る発明についての検討をするまでもなく、本件補正は、特許法第17条の2第5項において準用する特許法第126条第5項の規定に適合しない。

4 まとめ
よって、本件補正は、上記の「第2 3-1-3」、及び「第2 3-2-3」に記載の理由により、特許法第159条第1項で読み替えて準用する特許法第53条第1項の規定により却下されるべきものである。


第3 本願発明について
平成17年11月1日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし11に係る発明は、平成17年5月27日付け手続補正書の特許請求の範囲の請求項1ないし11に記載された事項により特定されるとおりのものであるところ、このうち、本願の請求項1に係る発明は、以下のとおりのものである。
「【請求項1】 半導体基板と、
この半導体基板上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース/ドレイン領域と、
前記半導体基板の上部領域で前記ディープソース/ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース/ドレイン延長領域と、
前記ディープソース/ドレイン領域の上部表面に形成された第1厚さの第1シリサイド層と、
前記ソース/ドレイン延長領域の上部の一部の表面で前記第1シリサイド層から延びるが、前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層とを備え、
前記ソース/ドレイン延長領域は、
第1ソース/ドレイン延長領域と、
この第1ソース/ドレイン延長領域と前記ディープソース/ドレイン領域との間で前記第1ソース/ドレイン延長領域よりは深く、かつ前記ディープソース/ドレイン領域よりは薄い第2ソース/ドレイン延長領域とを含み、
前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に形成されることを特徴とするMOS電界効果トランジスタ。」

1 引用刊行物記載の発明
原査定の拒絶の理由に引用された刊行物1ないし2、及びその記載事項は、上記の「第2 3-2-1」に刊行物1ないし2として記載したとおりである。

2 対比・判断
(1)本願の請求項1に係る発明について
本願の請求項1に係る発明(以下、「本願発明1」という。)と刊行物1発明とを対比すると、刊行物1発明の「P型Si基板1」、「ゲート酸化膜3」、「ゲート電極4」は、それぞれ、本願発明1の「半導体基板」、「ゲート絶縁膜」、「ゲート電極」に相当する。
また、刊行物1発明の「前記第2のサイドウォールをマスクとして形成された前記第1のサイドウォールをマスクとして形成されたN^(+) 層5aからなるソース・ドレイン層より接合深さが深いN^(+) 層5bからなるソース・ドレイン層」において、「N^(+)層5bからなるソース・ドレイン層」は、「前記第2のサイドウォールをマスクとして形成され」ているので、「N^(+)層5bからなるソース・ドレイン層」が、「前記第2のサイドウォール」の外側にあることは明らかであるから、刊行物1発明の「前記第2のサイドウォールをマスクとして形成された前記第1のサイドウォールをマスクとして形成されたN^(+)層5aからなるソース・ドレイン層より接合深さが深いN^(+)層5bからなるソース・ドレイン層」は、本願発明1の「前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース/ドレイン領域」に相当する。
また、刊行物1発明の「前記第2のサイドウォールをマスクとして形成されたN^(+)層5bからなるソース・ドレイン層の上部にシリサイド化された層9が形成されていること」は、本願発明1の「前記ディープソース/ドレイン領域の上部表面に形成された第1厚さの第1シリサイド層」に相当する。
また、刊行物1発明の「前記ゲート電極4をマスクとして形成されたN^(-) 層からなるソース・ドレイン層」は、本願発明1の「第1ソース/ドレイン延長領域」に相当する。
また、刊行物1発明の「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-) 層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」において、その接合深さは、刊行物1発明の「前記第2のサイドウォール及び前記第1のサイドウォールをマスクとして形成された、N^(+)層5aからなるソース・ドレイン層より接合深さが深いN^(+)層5bからなるソース・ドレイン層」より浅く、かつ、刊行物1発明の「N^(+)層5aからなるソース・ドレイン層」は、「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成され」ているので、刊行物1発明の「前記ゲート電極4をマスクとして形成されたN^(-)層5cからなるソース・ドレイン層」と「前記第2のサイドウォール及び前記第1のサイドウォールをマスクとして形成された」「N^(+)層5bからなるソース・ドレイン層」との間にあることは、明らかであるから、刊行物1発明の「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」は、本願発明1の「この第1ソース/ドレイン延長領域と前記ディープソース/ドレイン領域との間で前記第1ソース/ドレイン延長領域よりは深く、かつ前記ディープソース/ドレイン領域よりは薄い第2ソース/ドレイン延長領域」に相当する。
また、刊行物1発明の「前記ゲート電極4をマスクとして形成されたN^(-) 層からなるソース・ドレイン層」と「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成されたN^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」は、どちらの層も、本願発明1の「前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース/ドレイン領域」に相当する、刊行物1発明の「前記第2のサイドウォール及び前記第1のサイドウォールをマスクとして形成された、N^(+)層5aからなるソース・ドレイン層より接合深さが深いN^(+)層5bからなるソース・ドレイン層」よりも接合深さが浅いので、刊行物1発明の「前記ゲート電極4をマスクとして形成されたN^(-)層からなるソース・ドレイン層」と「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」を併せた構成は、本願発明1の「前記半導体基板の上部領域で前記ディープソース/ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース/ドレイン延長領域」に相当する。
また、刊行物1発明の「電界効果型トランジスタを有する半導体素子」は、本願発明1の「MOS電界効果トランジスタ」に相当する。
すると、本願発明1と刊行物1発明とは、
「半導体基板と、
この半導体基板上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース/ドレイン領域と、
前記半導体基板の上部領域で前記ディープソース/ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース/ドレイン延長領域と、
前記ディープソース/ドレイン領域の上部表面に形成された第1厚さの第1シリサイド層とを備え、
前記ソース/ドレイン延長領域は、
第1ソース/ドレイン延長領域と、
この第1ソース/ドレイン延長領域と前記ディープソース/ドレイン領域との間で前記第1ソース/ドレイン延長領域よりは深く、かつ前記ディープソース/ドレイン領域よりは薄い第2ソース/ドレイン延長領域とを含むことを特徴とするMOS電界効果トランジスタ。」の点で一致し、
本願発明1は、「前記ソース/ドレイン延長領域の上部の一部の表面で前記第1シリサイド層から延びるが、前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層」を有するのに対して、刊行物1発明は、「前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層」を有していない点(以下、「相違点4」という。)、本願発明1は、「前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に形成されること」との構成を有するのに対して、刊行物1発明は、そもそも、「第2シリサイド層」を有していないので、このような構成も有していない点(以下、「相違点5」という。)、で相違している。
そこで、上記相違点4ないし5について検討する。
d.相違点4について
刊行物2には、「図1のMOS型半導体装置は、P型半導体基板1、P型半導体基板1上に形成されたゲート絶縁膜3、ゲート絶縁膜3上に設けられたゲート電極4、ゲート電極4の側部に形成されたSiO_(2)サイドウォール5a及び5b、P型半導体基板1のソース/ドレイン領域に設けられた浅い接合を有するN型ソース/ドレイン拡散層6、及びP型半導体基板1のソース/ドレイン領域に設けられた深い接合を有するN型ソース/ドレイン拡散層7、及びゲート電極4とソース/ドレイン領域に形成されたシリサイド層8a及び8bを備えている。」(【0030】段落)こと、「特徴は、シリサイド層が異なる2種類の厚さを持つ部分から構成されている点にある。浅い接合を持つソース/ドレイン拡散層6の上には、比較的に薄いシリサイド層8aを設け、深い接合を持つソース/ドレイン拡散層7の上には比較的に厚いシリサイド層8bを設けている。」(【0034】段落)ことが、記載されている。
そして、刊行物2に記載の「浅い接合を有するN型ソース/ドレイン拡散層6」は、本願発明1の「ソース/ドレイン延長領域」に相当し、刊行物2に記載の「比較的に厚いシリサイド層8b」、「比較的に薄いシリサイド層8a」は、それぞれ、本願発明1の「前記第1シリサイド層」、「前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層」に相当しており、また、刊行物2の図1を参照すると、「比較的に薄いシリサイド層8a」と「比較的に厚いシリサイド層8b」とが、接続されていることが、見て取れるし、ソース/ドレイン抵抗を低減するためには、「比較的に薄いシリサイド層8a」と「比較的に厚いシリサイド層8b」とが、接続されていることは、当然のことであるので、刊行物2に記載の「浅い接合を持つソース/ドレイン拡散層6の上に」設けた「比較的に薄いシリサイド層8a」は、本願発明1の「前記ソース/ドレイン延長領域の上部の一部の表面で前記第1シリサイド層から延びるが、前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層」に相当する。
すると、刊行物1発明も、刊行物2に記載の「浅い接合を有するN型ソース/ドレイン拡散層6」と同様に、本願発明1の「ソース/ドレイン延長領域」に相当する、「前記ゲート電極4をマスクとして形成されたN^(-)層5cからなるソース・ドレイン層」と「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」を併せた構成を有するので、刊行物1発明に、刊行物2に記載の「浅い接合を持つソース/ドレイン拡散層6の上に」設けた「比較的に薄いシリサイド層8a」を適用して、本願発明1のごとく、「前記ソース/ドレイン延長領域の上部の一部の表面で前記第1シリサイド層から延びるが、前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層」を備えることは、当業者が、適宜なし得た程度のことと認められる。
e.相違点5について
刊行物2には、「図1のMOS型半導体装置は、P型半導体基板1、P型半導体基板1上に形成されたゲート絶縁膜3、ゲート絶縁膜3上に設けられたゲート電極4、ゲート電極4の側部に形成されたSiO_(2)サイドウォール5a及び5b、P型半導体基板1のソース/ドレイン領域に設けられた浅い接合を有するN型ソース/ドレイン拡散層6、及びP型半導体基板1のソース/ドレイン領域に設けられた深い接合を有するN型ソース/ドレイン拡散層7、及びゲート電極4とソース/ドレイン領域に形成されたシリサイド層8a及び8bを備えている。」(【0030】段落)こと、「シリサイド層(8a)が浅いソース/ドレイン拡散層6の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っている」(【0033】段落)こと、「特徴は、シリサイド層が異なる2種類の厚さを持つ部分から構成されている点にある。浅い接合を持つソース/ドレイン拡散層6の上には、比較的に薄いシリサイド層8aを設け、深い接合を持つソース/ドレイン拡散層7の上には比較的に厚いシリサイド層8bを設けている。」(【0034】段落)こと、「リーク電流の増加を避けるためには、浅い接合を持つソース/ドレイン拡散層6の上に設けるシリサイド層8aの厚さ(最終的な厚さ)を、ソース/ドレイン拡散層6の接合深さの約20?50%程度に設定することが好ましい。」ことが、記載されている。
そして、刊行物2の「シリサイド層(8a)が浅いソース/ドレイン拡散層6の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っている」(【0033】段落)という記載によると、「比較的に薄いシリサイド層8a」は、「浅いソース/ドレイン拡散層6の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っている」のであり、また、刊行物2の図1を参照すると、「比較的に薄いシリサイド層8a」と「比較的に厚いシリサイド層8b」とが、接続されていることが、見て取れるし、ソース/ドレイン抵抗を低減するためには、「比較的に薄いシリサイド層8a」と「比較的に厚いシリサイド層8b」とが、接続されていることは、当然のことであるので、本願発明1の「第2シリサイド層」に相当する、刊行物2に記載の「比較的に薄いシリサイド層8a」を、刊行物1発明に適用する際に、刊行物1発明では、本願発明1の「第1ソース/ドレイン延長領域」と「第2ソース/ドレイン延長領域」に、それぞれ相当する、刊行物1発明の「前記ゲート電極4をマスクとして形成されたN^(-) 層5cからなるソース・ドレイン層」と「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」とのうち、刊行物2に記載の「比較的に厚いシリサイド層8b」と接続される「比較的に薄いシリサイド層8a」は、まず、刊行物1発明の「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」の表面に、適用されることになり、このとき、当然ながら、「リーク電流の増加を避ける」(刊行物2の【0034】段落)という配慮もなされるものである。
そして、刊行物2に記載の「比較的に薄いシリサイド層8a」を、刊行物1発明の「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」の表面に、適用するにあたり、刊行物2に記載の「比較的に薄いシリサイド層8a」を、刊行物1発明の「N^(+)層5aからなるソース・ドレイン層」の表面の全体に設けるか、一部に設けるか、あるいは、「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-)層5cからなるソース・ドレイン層より接合深さが深いN^(+)層5aからなるソース・ドレイン層」の表面のみならず、さらに、刊行物1発明の「前記ゲート電極4をマスクとして形成されたN^(-) 層5cからなるソース・ドレイン層」の一部にも設けるかは、当業者が適宜選択できた程度のことと認められる。
さらに、本願発明1の「前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に形成される」ことが、本願明細書の実施例に記載されているように、第2シリサイド層が、第2スペーサ252の下の第2ソース/ドレイン延長領域242が形成された半導体基板上に形成することを意味するとしても、上記「c.相違点3について」で検討したとおり、当業者が適宜なし得た程度のことにすぎない。
すると、刊行物1発明の、少なくとも「前記第1のサイドウォール及び前記ゲート電極4をマスクとして形成された、N^(-) 層5cからなるソース・ドレイン層より接合深さが深いN^(+) 層5aからなるソース・ドレイン層」の表面に、刊行物2に記載の「比較的に薄いシリサイド層8a」を適用して、本願発明1のごとく、「前記第2シリサイド層は、前記第2ソース/ドレイン延長領域の上部表面に形成される」ようになすことは、当業者が、容易になし得たことと認められる。

よって、本願の請求項1に係る発明は、その出願前に日本国内において頒布された上記刊行物1ないし2に記載の発明に基づいて、当業者が容易に発明をすることができたものである。

第4 むすび
以上のとおり、本願の請求項1に係る発明は、特許法第29条第2項の規定により特許を受けることができないものであるので、本願の他の請求項に係る発明についての検討をするまでもなく、本願は拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2008-09-19 
結審通知日 2008-09-24 
審決日 2008-10-07 
出願番号 特願2001-123229(P2001-123229)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
P 1 8・ 572- Z (H01L)
最終処分 不成立  
前審関与審査官 河口 雅英  
特許庁審判長 河合 章
特許庁審判官 近藤 幸浩
井原 純
発明の名称 MOS電界効果トランジスタ及びその製造方法  
代理人 萩原 誠  

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