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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1199883
審判番号 不服2006-23755  
総通号数 116 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-08-28 
種別 拒絶査定不服の審決 
審判請求日 2006-10-19 
確定日 2009-07-03 
事件の表示 特願2001-127932「拡充可能なメモリ集積回路装置」拒絶査定不服審判事件〔平成13年11月16日出願公開、特開2001-319483〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成13年4月25日の出願(優先権主張2000年4月28日、台湾)であって、平成18年7月19日付けで拒絶査定がなされ、これに対して平成18年10月19日に拒絶査定に対する審判請求がなされたものである。

第2.本願発明について
本願の請求項1ないし16に係る発明は、平成18年3月20日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし16に記載された事項により特定されるとおりのものであり、その内の請求項1に係る発明(以下、「本願発明」という。)は、請求項1に記載された以下のとおりのものである。
「【請求項1】 メモリアレイおよびこのメモリアレイへのデータ入出力用センス増幅器、プログラミング回路、および入力/出力バッファを有する複数個の不揮発性メモリ集積回路と、これらの不揮発性メモリ集積回路の入力/出力バッファに接続されたデータブスバーと、を備えたメモリ集積回路装置において、不揮発性メモリ集積回路に電圧線を通して操作に必要な電圧を供給する電圧発生回路と、不揮発性メモリ集積回路の内部制御回路に選択線を通して制御信号を伝送する制御回路とを、複数個の不揮発性メモリ集積回路の外部共用回路として設けたことを特徴とする拡充可能なメモリ集積回路装置。」

第3.刊行物に記載された発明
1.刊行物1.特開平3-283567号公報
本願の優先権主張の日前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平3-283567号公報(以下、「刊行物1」という。)には、第1図、第2図、及び第5図とともに、以下の事項が記載されている(ここにおいて、アッパーラインは「/」に置き換えている。また、下線は、当合議体にて付加したものである。)。

(1)「〔発明の概要〕
外部PROMの付設を容易にした半導体集積回路に関し、
内蔵PROMと同じように外部PROMを扱うことができる半導体集積回路装置を提供することを目的とし、
プロセッサ、PROMを含む内蔵メモリ、および該PROM書込み用の昇圧電源を1つのチップ上に有する半導体集積回路において、該チップに、該昇圧電源の出力端子、外部PROMをアクセスするアドレスの出力端子、書込みデータ用端子、書込み/読取り信号用端子、イネーブル信号端子を設けるように構成する。」(第1頁右下欄第5行ないし第17行)

(2)「〔従来の技術〕
上記種類のワンチップマイコンは第5図に示すように、チップ(半導体基板)10上にプロセッサ12、ROM,RAM,PROMなどの内蔵メモリ14、PROM書込み用の昇圧電源16を構成している。」(第2頁左上欄第9行ないし第14行)

(3)「第1図に示すように本発明ではプロセッサ、内部メモリ、昇圧電源内蔵半導体集積回路(ワンチップマイコン)20に、PROM書込み用の高電圧出力端子V_(ppo)書込み/読取り信号出力端子WR、メモリアドレス出力端子ADD、データ入出力端子DATA、イネーブル信号端子DOを設ける。
また第2図に示すように本発明ではチップ(10)内に書込み/読取りインタフェース18を設け、チップ周辺に高電圧用の外部出力端子V_(ppo)、制御信号用の外部出力端子CNT、アドレスとデータ用の外部入出力端子A/Dを設ける。」(第2頁左下欄第7行ないし第17行)

(4)「第1図の30はEPROMであり、書込み用高電圧端子V_(PP)、書込み/読取り制御用のプログラム端子PROG、メモリアクセス用のアドレス端子ADD、メモリ入出力データ用のデータ端子DATA、チップイネーブル用の信号端子/CEを備える。この外部EPROM30をワンチップマイコン20へ付設するには図示のように端子V_(ppo)とV_(pp)、WRとPROG、ADDとADD、DATAとDATA、/DOと/CEを接続すればよい。」(第2頁左下欄第18行ないし右下欄第7行)

(5)「第2図の24,26は外部メモリ(EPROM)であり、これをワンチップマイコン20へ付設するには電源線l_(1)を端子V_(ppo)より、制御線l_(2)を端子CNTより、また端子A/DよりバスBをそれぞれ引き出し、外部メモリ24,26を図示のように接続すればよい。22はアドレス/データのラッチである。」(第2頁右下欄第8行ないし第14行)

(6)「〔実施例〕
第1図で外部PROM30への書込みを行なうには、ワンチップマイコン20の端子/DOをLレベルにし、外部PROM30をイネーブルにする。」(第3頁左上欄第10行ないし第13行)

(7)「第2図も同様であるが、WR,/DOは端子CNTから、またアドレスとデータはバスB、端子A/Dを通して出力する。アドレスとデータはラッチ22に取込まれ、これらを送出したのちCPUは他の仕事に移ることができる。」(第3頁左上欄第17行ないし右上欄第2行)

(8)ここにおいて、上記(3)の「本発明ではチップ(10)内に書込み/読取りインタフェース18を設け」という記載についてみると、当該記載における「チップ(10)」は、上記(2)の「上記種類のワンチップマイコンは第5図に示すように、チップ(半導体基板)10上にプロセッサ12、ROM,RAM,PROMなどの内蔵メモリ14、PROM書込み用の昇圧電源16を構成している。」という記載、及び図2の記載から、「ワンチップマイコン20」が構成されているチップのことを意味することが明らかである。
したがって、「チップ(10)内に書込み/読取りインタフェース18を設け」ることは、「ワンチップマイコン20」に「書込み/読取りインタフェース18を設け」ることに他ならない。

(9)以上を総合すると、刊行物には以下の発明(以下、「刊行物発明」という。)が記載されているものと認められる。
「外部メモリ(EPROM)24,26と、
バスBと、
ラッチ22と、
高電圧用の外部出力端子V_(ppo)と、アドレスとデータ用の外部入出力端子A/Dと、書込み/読取り信号及びイネーブル信号を出力する端子CNTとを備えたワンチップマイコン20とからなる半導体集積回路において、
前記ワンチップマイコン20内には、高電圧用の外部出力端子V_(ppo)に昇圧電圧を送出する昇圧電源16が内蔵されており、前記外部メモリ(EPROM)24,26と前記高電圧用の外部出力端子V_(ppo)との間は、電源線l_(1)によって電気的に接続されており、
前記外部メモリ(EPROM)24,26と前記外部入出力端子A/Dとの間は、前記ラッチ22を介して、前記バスBによって電気的に接続されており、
前記外部メモリ(EPROM)24,26と、前記書込み/読取り信号及びイネーブル信号を出力する端子CNTとの間は、制御線l_(2)によって電気的に接続されている外部PROMの付設を容易にした半導体集積回路。」

2.刊行物2.特開平8-167703号公報
本願の優先権主張の日前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平8-167703号公報(以下、「刊行物2」という。)には、図9ないし12とともに、以下の事項が記載されている(なお、下線は当合議体にて付加したものである。)。

「【0080】(実施例2)図9および図10においては、1つのメモリコアを用いる場合のメモリ実現手段を示したが、メモリを用いるシステムにおいて、システムが必要とする容量のメモリを1チップで実現できない場合には、複数チップのメモリを用いてシステムを実現することになる。図11に、複数のメモリコアを用いる場合での、メモリコア部とメモリ周辺回路部を異なるチップで構成する本発明の半導体メモリにおける第2の構成例を示しており、図11においては、メモリコア部チップを2個用いる場合の例を示している。121-1、121-2はそれぞれ、図9に示すメモリコア部チップと同一の要素回路を備えたメモリコア部チップであり、このメモリコア部チップ121-1、121-2の各入出力信号にはバッファ67?69を備えており、チップセレクト信号CS59-1、59-2により活性化されるよう制御される。122は周辺回路チップであり、2本のチップセレクト信号(CS1、CS2)38、39がチップを横切っている以外は図9に示す周辺回路チップと同一である。メモリコア部チップ121-1、121-2および周辺回路チップ122を基板に実装し、各チップ間を接続した例を図12に示す。メモリコア部チップ121-1、121-2および周辺回路チップ122は基板120に実装され、それぞれの信号パッドはワイヤボンド82により基板120に接続されている。メモリコア部チップ121-1および121-2の信号線は基板上での配線131によりチップセレクト信号CSを除いて共通接続され、周辺回路チップ122と接続される。メモリコア部チップ121-1および121-2のチップセレクト信号CSはそれぞれ独立に周辺回路チップ122のチップセレクト信号(CS1、CS2)38、39と接続される。
【0081】外部よりメモリコア部チップ121-1にアクセスする場合には、RAS(30)、CAS(31)、WE(35)およびOE(37)に必要な信号を与えるとともにCS1(38)に選択信号を与え、メモリコア部チップ121-1の信号線バッファ67?69を活性化し、必要な信号をメモリコアに与えアクセスをおこなう。このとき、CS2(39)には選択信号が与えられていないため、メモリコア部チップ121-2の信号線バッファ67?69は活性化されず、メモリコアへのアクセスはおこなわれない。したがって、メモリに対するアドレスの1ビットによりチップセレクト信号(CS1、CS2)を発生し、残りのアドレスをアドレス端子32に与えることにより、メモリコア部チップ121-1および121-2で構成される全メモリ空間に対するアクセスをおこなうことができる。」

3.刊行物3.特開平11-120075号公報
本願の優先権主張の日前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平11-120075号公報(以下、「刊行物3」という。)には、図10とともに、以下の事項が記載されている(なお、下線は当合議体にて付加したものである。)。

「【0002】
【従来の技術】複数の半導体メモリチップを単一のシステムに実装する場合、各チップの全ての入力信号線、出力信号線及び入出力信号線等をそれぞれ対応する信号線同士で共通接続すると、各チップの出力端子同士が接続されてしまうため、複数のチップが同時に動作すると出力信号が衝突してデータが正常に読み出せない。そこで、従来、このような複数の半導体メモリチップを実装する半導体記憶システムは、図10に示すように構成している。図10において、11-1,11-2,…,11-nは半導体メモリチップ、12は入力バス、13は出力バス、14は制御バス、15はチップ選択コントローラ、16-1,16-2,…,16-nはチップ選択信号線、/CE1,/CE2,…,/CEn(符号の前に付した“/”は反転信号、すなわちバーを意味する)はチップ選択信号である。
【0003】上記のような構成において、各チップ11-1,11-2,…,11-nのアクセス時には、チップ選択コントローラ15からチップ選択信号/CE1,/CE2,…,/CEnを出力して所望のチップ11-m(m=1,2,…,n)を選択して稼働状態にし、非選択のチップを非稼働状態にするとともに出力端子をそれぞれ高抵抗状態にする。そして、上記選択したチップ11-mに対して読み出し、書き込み及び消去等を行い、チップの選択を順次変えることにより他のチップに対しても同様な操作を行っている。ここで、システムは複数の半導体メモリチップを実装していることを認識している必要があり、それぞれの独立したチップとして動作させることになる。
【0004】このような構成では、非選択チップの出力端子は高抵抗状態に設定されるため、チップ選択信号/CE1,/CE2,…,/CEn以外の信号には共通の信号線(入力バス12、出力バス13及び制御バス14等)を用いることができ、動作するチップは1つずつであるためシステムの消費電力を節減できる。」

第4.対比
1.本願発明と刊行物発明とを対比する。
(1)刊行物発明の「外部メモリ(EPROM)24,26」は、本願発明の「メモリアレイおよびこのメモリアレイへのデータ入出力用センス増幅器、プログラミング回路、および入力/出力バッファを有する複数個の不揮発性メモリ集積回路」に対応し、両者は「複数個の不揮発性メモリ集積回路」である点で共通する。

(2)刊行物発明において、「バスB」は、「外部メモリ(EPROM)24,26」に接続されており、当該「バスB」を介して「アドレスとデータ」が転送されていることは自明である。
したがって、刊行物発明の「バスB」と本願発明の「これらの不揮発性メモリ集積回路の入力/出力バッファに接続されたデータブスバー」とは、「これらの不揮発性メモリ集積回路」「に接続されたデータブスバー」である点で共通する。

(3)刊行物発明の「ワンチップマイコン20」内に設けられた「昇圧電源16」は、「電源線l_(1)」を介して、「昇圧電圧」を「外部メモリ(EPROM)24,26」に供給しているので、刊行物発明の「電源線l_(1)」は、本願発明の「電圧線」に相当し、刊行物発明の「昇圧電源16」は、本願発明の「不揮発性メモリ集積回路に電圧線を通して操作に必要な電圧を供給する電圧発生回路」に相当している。

(4)刊行物発明の「制御線l_(2)」は、本願発明の「選択線」と対応しており、両者は、「不揮発性メモリ集積回路」を制御するための制御線である点で共通する。
また、刊行物発明の「書込み/読取り信号及びイネーブル信号を出力する端子CNT」を備え、「前記外部メモリ(EPROM)24,26と、前記書込み/読取り信号及びイネーブル信号を出力する端子CNTとの間は、制御線l_(2)によって電気的に接続されている」「ワンチップマイコン20」についてみると、当該「ワンチップマイコン20」が、「外部メモリ(EPROM)24,26」に、「制御線l_(2)」を通して、制御信号である「書込み/読取り信号及びイネーブル信号」を伝送する制御機能を有していることは明らかである。
そして、刊行物発明の「外部メモリ(EPROM)24,26」は、「制御線l_(2)」を介して「ワンチップマイコン20」から伝送される制御信号である「書込み/読取り信号及びイネーブル信号」に応じて動作するものであるから、当該「外部メモリ(EPROM)24,26」内に、「制御線l_(2)」から「書込み/読取り信号及びイネーブル信号」を受け、必要な動作を実行させる制御手段、すなわち、本願発明の「内部制御回路」に相当するものを有していることは当業者にとって自明である。
したがって、刊行物発明の「書込み/読取り信号及びイネーブル信号を出力する端子CNT」を備え、「前記外部メモリ(EPROM)24,26と、前記書込み/読取り信号及びイネーブル信号を出力する端子CNTとの間は、制御線l_(2)によって電気的に接続されている」「ワンチップマイコン20」は、本願発明の「不揮発性メモリ集積回路の内部制御回路に選択線を通して制御信号を伝送する制御回路」に対応しており、両者は、不揮発性メモリ集積回路の内部制御回路に制御線を通して制御信号を伝送する制御手段である点で共通する。

(5)上記(3)及び(4)において検討したとおり、刊行物発明の「ワンチップマイコン20」は、内部に「昇圧電源16」を有するとともに、本願発明の「内部制御回路」に対応する制御手段としても機能するものであるが、当該「ワンチップマイコン20」が複数の「外部メモリ(EPROM)24,26」に対して共通に設けられていることは刊行物1の第2図等から明らかであるから、刊行物発明の「ワンチップマイコン20」は、本願発明の如く、「複数個の不揮発性メモリ集積回路の外部共用回路として設け」られているものである。

(6)刊行物発明の「外部PROMの付設を容易にした半導体集積回路」は、本願発明の「拡充可能なメモリ集積回路装置」に相当している。

2.よって、本願発明と刊行物発明は、
「複数個の不揮発性メモリ集積回路と、これらの不揮発性メモリ集積回路に接続されたデータブスバーと、を備えたメモリ集積回路装置において、不揮発性メモリ集積回路に電圧線を通して操作に必要な電圧を供給する電圧発生回路と、不揮発性メモリ集積回路の内部制御回路に制御線を通して制御信号を伝送する制御手段とを、複数個の不揮発性メモリ集積回路の外部共用回路として設けたことを特徴とする拡充可能なメモリ集積回路装置。」である点で一致し、以下の点で相違する。
[相違点1]
本願発明は、「複数個の不揮発性メモリ集積回路」が、「メモリアレイおよびこのメモリアレイへのデータ入出力用センス増幅器、プログラミング回路、および入力/出力バッファを有する」ものであるのに対して、刊行物発明は、「外部メモリ(EPROM)24,26」が「メモリアレイおよびこのメモリアレイへのデータ入出力用センス増幅器、プログラミング回路、および入力/出力バッファを有する」ものであることが特定されていない点。

[相違点2]
本願発明は、「データブスバー」が「不揮発性メモリ集積回路の入力/出力バッファ」に接続されているのに対して、刊行物発明は、「バスB」が「外部メモリ(EPROM)24,26」に接続されてはいるが、「外部メモリ(EPROM)24,26」の入力/出力バッファに接続されていることは特定されていない点。

[相違点3]
本願発明は、「制御回路」によって制御手段を実現しているのに対して、刊行物発明は、「ワンチップマイコン20」によって制御手段を実現している点。

[相違点4]
本願発明は、制御線が、「複数個の不揮発性メモリ集積回路」の内のいずれか1つの「不揮発性メモリ集積回路」を選択するための「選択線」であるのに対して、刊行物発明は、制御線である「制御線l_(2)」が「選択線」であることは特定されていない点。

第5.当審の判断
1.相違点1について
一般に、不揮発性半導体記憶装置を、「メモリアレイおよびこのメモリアレイへのデータ入出力用センス増幅器、プログラミング回路、および入力/出力バッファ」を用いて構成することは、例えば、以下の文献に記載されているように、当業者における周知技術である(なお、下線は当合議体にて付加したものである。)。
(1)周知文献1:特開平6-76587号公報
本願の優先権主張の日前に日本国内において頒布された特開平6-76587号公報には、以下の事項が記載されている。
「【0055】図3によれば、本EEPROMは、メモリセルアレイ21と、メモリセルアレイ21に対してデータ書込み及び読出しを行うためのビット線制御回路26を有している。ビット線制御回路26はデータ入出力バッファ25に接続されている。制御ゲート制御回路23は、メモリセルアレイ21のロウデコーダ22によって選択される制御ゲート線にデータ書込み、消去、読出し及びベリファイの各動作に対応して所定の制御信号を出力する。基板電位制御回路24はセルが構成されるp型ウェルを通常は0V、消去時にVpp(?20V)に制御する。入力されたアドレスはアドレスバッファ28を通してロウデコーダ22及びカラムデコーダ27に伝達される。」
「【0156】この後、選択メモリセルのデータによってビット線電位が変化する。そしてSEN=“H”、SENB=“L”として、ビット線を入力とする一方の信号同期式インバータを活性化し、次いでRLCHB=“L”、RLCH=“H”とすることによって他方の信号同期式インバータを活性化することによって、読出したデータをラッチする。その後カラムアドレス選択信号CSLにより、ラッチされたデータを入出力センスアンプ、データ出力バッファを介して外部に出力する。」(なお、当該記載において、「プログラミング回路」については明記されていないが、「制御ゲート制御回路23」から出力される「データ書込み」を行うための信号に応じて、「メモリセルアレイ」をプログラムするための回路が存在していることは、当業者に自明な事項である。)

(2)周知文献2:特開平10-188580号公報
本願の優先権主張の日前に日本国内において頒布された特開平10-188580号公報には、以下の事項が記載されている。
「【0066】図13は本発明による16メガバイト不揮発性フラッシュメモリ装置の構成を概略的に見せるブロック図である。図13を参照すると、メモリセルアレイ50の両側には書込動作用ブロック選択回路31と書込動作用ブロック選択回路34とが各配置され、セルアレイ50の下部にはページバッファー35及びカラムデコーダー36が順次的に配置される。アドレスピンA0?A11 にはアドレスバッファー56が連結され、カラムデコーダー36とデーターピンDQ0 ?DQ15との間にはデーターバッファー61a 、61b が連結される。」
「【0068】動作モード制御ブロック63はフラッシュモードキー選定回路57及び制御ロジックブロック65の指示により、各動作モードの遂行に必要な制御機能を遂行する。ロッカブルブロックデコーダー64は制御ロジック65からの命令により、選択されたメモリブロックの消去及びプログラムロック/アンロック機能を遂行する。高電圧発生回路66はフラッシュメモリの特性上必要な高電圧を発生する。書込及び読出制御ゲート駆動回路67、68は書込及び読出動作によりワードラインを駆動するための信号及びメモリブロックを選択するためのブロック選択信号を発生する。」
「【0262】図53は各入出力ライン対に対応する入出力センスアンプ回路を示している。この回路はよく知られている回路として、大きいローディング(loading) を持つI0ライン上のデーターを高速に感知する。図53に示されたように、入出力センスアンプ回路は、差動増幅器(differential amplifiers)654,656,660,662と、NOR ゲート670,672 と、NMOSトランジスター658,664,676,680 及び、PMOSトランジスター666,668,674,678 とを具備している。センスアンプ回路はPIIOSI信号によりイネーブルされ、IOi 及びIOi /バーライン(i=1?16) 上のデーター信号を感知及び増幅して、 DIOi 及びDIOi/バーライン(I=1?16) 上に各々出力する。この入出力センス増幅回路の動作はこの分野に対した通常的の知識を持つ者にはよく知られていることであるから、ここでは、これに対する説明を省略する。」(なお、当該記載において、「プログラミング回路」については明記されていないが、「書込」「制御ゲート駆動回路67」から出力される「データ書込み」を行うための信号に応じて、「メモリセルアレイ」をプログラムするための回路が存在していることは、当業者に自明な事項である。)

したがって、刊行物発明の「外部メモリ(EPROM)24,26」を、「メモリアレイおよびこのメモリアレイへのデータ入出力用センス増幅器、プログラミング回路、および入力/出力バッファ」を備えた構成とすること、すなわち、本願発明の如く、「複数個の不揮発性メモリ集積回路」が「メモリアレイおよびこのメモリアレイへのデータ入出力用センス増幅器、プログラミング回路、および入力/出力バッファを有する」ものとすることは、当業者が容易に想到し得た事項である。

2.相違点2について
上記1.において検討したとおり、刊行物発明において、「外部メモリ(EPROM)24,26」を入力/出力バッファを備えた構成とすることは、当業者が容易に想到し得た事項である。
そして、入力/出力バッファとは、いうまでもなく、外部とのデータの授受を行う信号線に接続されるものであるが、刊行物発明において、「外部メモリ(EPROM)24,26」と外部とのデータの授受は「バスB」を通して行われるものであるから、刊行物発明において、「外部メモリ(EPROM)24,26」を入力/出力バッファを有するものとした際に、当該入出力バッファに「バスB」を接続すること、すなわち、本願発明の如く「データブスバー」が「不揮発性メモリ集積回路の入力/出力バッファ」に接続されている構成とすることは、当業者が当然になし得た事項である。

3.相違点3について
一般に、制御手段を実現するに際し、ワンチップマイコンを用いるか、ワイヤードロジック等を利用した制御回路を用いるかということは、当業者が必要とされる機能等を勘案して適宜選択し得る設計的事項であるから、刊行物発明において、制御手段を、本願発明の如く「制御回路」によって実現することは、当業者が適宜なし得た事項である。

4.相違点4について
不揮発性半導体記憶装置において、独立した線路を介して、共通に設けた外部装置から各メモリチップに対して、チップ選択信号をそれぞれ供給することによって、上記チップの内の一つを選択することは、以下に示すとおり、刊行物2又は3に記載されており、当業者における周知技術である(なお、下線は当合議体にて付加したものである。)。
(1)刊行物2の0080段落及び0081段落には、「【0080】(実施例2)図9および図10においては、1つのメモリコアを用いる場合のメモリ実現手段を示したが、メモリを用いるシステムにおいて、システムが必要とする容量のメモリを1チップで実現できない場合には、複数チップのメモリを用いてシステムを実現することになる。図11に、複数のメモリコアを用いる場合での、メモリコア部とメモリ周辺回路部を異なるチップで構成する本発明の半導体メモリにおける第2の構成例を示しており、図11においては、メモリコア部チップを2個用いる場合の例を示している。121-1、121-2はそれぞれ、図9に示すメモリコア部チップと同一の要素回路を備えたメモリコア部チップであり、このメモリコア部チップ121-1、121-2の各入出力信号にはバッファ67?69を備えており、チップセレクト信号CS59-1、59-2により活性化されるよう制御される。122は周辺回路チップであり、2本のチップセレクト信号(CS1、CS2)38、39がチップを横切っている以外は図9に示す周辺回路チップと同一である。メモリコア部チップ121-1、121-2および周辺回路チップ122を基板に実装し、各チップ間を接続した例を図12に示す。メモリコア部チップ121-1、121-2および周辺回路チップ122は基板120に実装され、それぞれの信号パッドはワイヤボンド82により基板120に接続されている。メモリコア部チップ121-1および121-2の信号線は基板上での配線131によりチップセレクト信号CSを除いて共通接続され、周辺回路チップ122と接続される。メモリコア部チップ121-1および121-2のチップセレクト信号CSはそれぞれ独立に周辺回路チップ122のチップセレクト信号(CS1、CS2)38、39と接続される。 【0081】外部よりメモリコア部チップ121-1にアクセスする場合には、RAS(30)、CAS(31)、WE(35)およびOE(37)に必要な信号を与えるとともにCS1(38)に選択信号を与え、メモリコア部チップ121-1の信号線バッファ67?69を活性化し、必要な信号をメモリコアに与えアクセスをおこなう。このとき、CS2(39)には選択信号が与えられていないため、メモリコア部チップ121-2の信号線バッファ67?69は活性化されず、メモリコアへのアクセスはおこなわれない。したがって、メモリに対するアドレスの1ビットによりチップセレクト信号(CS1、CS2)を発生し、残りのアドレスをアドレス端子32に与えることにより、メモリコア部チップ121-1および121-2で構成される全メモリ空間に対するアクセスをおこなうことができる。」と記載されている。
したがって、これらの記載から、刊行物2には、不揮発性半導体記憶装置において、独立した線路を介して、共通に設けた「周辺回路チップ122」から「メモリコア部チップ121-1および121-2」に対して、「チップセレクト信号(CS1、CS2)38、39」をそれぞれ供給することによって、上記「メモリコア部チップ121-1」又は「メモリコア部チップ121-2」の内の一つを選択することが記載されているものと認められる。

(2)また、刊行物3の0002段落には、「そこで、従来、このような複数の半導体メモリチップを実装する半導体記憶システムは、図10に示すように構成している。図10において、11-1,11-2,…,11-nは半導体メモリチップ、12は入力バス、13は出力バス、14は制御バス、15はチップ選択コントローラ、16-1,16-2,…,16-nはチップ選択信号線、/CE1,/CE2,…,/CEn(符号の前に付した“/”は反転信号、すなわちバーを意味する)はチップ選択信号である。」と記載され、又刊行物3の0003段落には、「上記のような構成において、各チップ11-1,11-2,…,11-nのアクセス時には、チップ選択コントローラ15からチップ選択信号/CE1,/CE2,…,/CEnを出力して所望のチップ11-m(m=1,2,…,n)を選択して稼働状態にし、非選択のチップを非稼働状態にするとともに出力端子をそれぞれ高抵抗状態にする。」と記載されている。
したがって、刊行物3には、不揮発性半導体記憶装置において、独立した線路を介して、共通に設けた「チップ選択コントローラ15」から各「チップ11-1,11-2,…,11-n」に対して、「チップ選択信号/CE1,/CE2,…,/CEn」をそれぞれ供給することによって、上記「チップ11-1,11-2,…,11-n」の内の一つを選択することが記載されているものと認められる。

(3)したがって、刊行物発明において、刊行物2及び3に記載された周知技術を適用し、「制御線l_(2)」を、「外部メモリ(EPROM)24」及び「外部メモリ(EPROM)」「26」のそれぞれについて独立したものとし、「ワンチップマイコン20」から「外部メモリ(EPROM)24」及び「外部メモリ(EPROM)」「26」に対して、チップ選択信号をそれぞれ供給することによって、「外部メモリ(EPROM)24」又は「外部メモリ(EPROM)」「26」の内の一つを選択する構成とすること、すなわち、「制御線l_(2)」を、本願発明の如く「選択線」とすることは、当業者が容易になし得た事項である。

以上検討したとおり、本願発明は、刊行物2及び3に記載された周知技術、並びに周知文献1及び2に記載された周知技術を勘案することにより、刊行物発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第6.むすび
以上のとおりであるから、本願は、請求項2ないし16について検討するまでもなく、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2009-02-09 
結審通知日 2009-02-10 
審決日 2009-02-23 
出願番号 特願2001-127932(P2001-127932)
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 高野 芳徳  
特許庁審判長 北島 健次
特許庁審判官 河合 章
加藤 俊哉
発明の名称 拡充可能なメモリ集積回路装置  
代理人 小田 富士雄  
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