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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 4項3号特許請求の範囲における誤記の訂正 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L
管理番号 1201376
審判番号 不服2006-21274  
総通号数 117 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-09-25 
種別 拒絶査定不服の審決 
審判請求日 2006-09-21 
確定日 2009-07-30 
事件の表示 平成10年特許願第 17445号「半導体記憶装置」拒絶査定不服審判事件〔平成10年10月23日出願公開、特開平10-284626〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成10年1月29日の出願(特許法第41条に基づく優先権主張平成9年2月4日)であって、平成18年8月17日付けで拒絶査定がなされ、これに対して同年9月21日に拒絶査定に対する審判請求がなされるとともに、同年10月20日付けで手続補正がなされたものであって、その後、当審において、平成20年11月11日付けで審尋がなされ、平成21年1月14日に回答書が提出されたものである。

第2 平成18年10月20日付けの手続補正(以下、「本件補正」という。)について
[補正却下の決定の結論]
平成18年10月20日付けの手続補正を却下する。
[理由]
1.本件補正の内容
本件補正は、特許請求の範囲及び発明の詳細な説明を補正するものであり、特許請求の範囲については、以下のとおりである。
(補正事項a)
補正前の請求項1を、補正後の請求項1の
「【請求項1】基板(1)上に第1の絶縁膜(2)を介して配置されたフローティングゲート(3)と、
前記フローティングゲート(3)との間に第2の絶縁膜(4)を配して配置されたコントロールゲート(5)と、
前記フローティングゲート(3)および前記第1の絶縁膜(2)とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート(5)の一方端に配置されたドレイン(8)と、
少なくとも前記コントロールゲート(5)の他方端に配置されたソース(7)と、を備える半導体記憶装置において、
前記第1の絶縁膜(2)は、前記フローティングゲート(3)の中央部に位置する第1の領域と該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し、
前記半導体記憶装置の非選択時において、前記ドレイン(8)の内部に延びた空乏層(8a)の前記第1の絶縁膜(2)に終端する位置(A)が、前記第1の領域と前記第2の領域との境界部(B)より前記第2の領域側に位置しており、
前記ドレイン(8)の前記フローティングゲート(3)に対向する表面領域のうち前記空乏層(8a)の伸びた領域以外の領域が、前記第1の絶縁膜(2)の前記第2の領域のみに接し、
前記ドレイン(8)と、前記フローティングゲート(3)との前記オーバーラップ部分において、該半導体記憶装置の非選択時に前記第1の絶縁膜(2)にかかる最大電界強度が7MV/cm以下となるように設定されていることを特徴とする半導体記憶装置。」
と補正したこと。
(補正事項b)
補正前の請求項2を、補正後の請求項2の
「【請求項2】基板(1)上に第1の絶縁膜(2)を介して配置されたフローティングゲート(3)と、
前記フローティングゲート(3)との間に第2の絶縁膜(4)を配して配置されたコントロールゲート(5)と、
前記フローティングゲート(3)及び前記第1の絶縁膜(2)とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート(5)の一方端に配置されたドレイン(8)と、
少なくとも前記コントロールゲート(5)の他方端に配置されたソース(7)とを備える半導体記憶装置において、
前記第1の絶縁膜(2)は、前記フローティングゲート(3)の中央部に位置する第1の領域と、該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し、
前記ドレイン(8)の前記フローティングゲート(3)に対向する表面領域のうち、前記半導体記憶装置の非選択時に前記ドレイン(8)の内部に伸びた空乏層(8a)の占める領域以外の領域が前記第1の絶縁膜(2)の前記第1の領域と接するのを禁止するように、前記第1の絶縁膜(2)の前記第1、第2の領域の境界部(B)の位置が設定されていることを特徴とする半導体記憶装置。」
と補正したこと。
(補正事項c)
補正前の請求項5を、補正後の請求項5の
「【請求項5】基板(1)上に第1の絶縁膜(2)を介して配置されたフローティングゲート(3)と、
前記フローティングゲート(3)との間に第2の絶縁膜(4)を配して配置されたコントロールゲート(5)と、
前記フローティングゲート(3)及び前記第1の絶縁膜(2)とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート(5)の一方端に配置されたドレイン(8)と、
少なくとも前記コントロールゲート(5)の他方端に配置されたソース(7)とを備える半導体記憶装置において、
前記第1の絶縁膜(2)は、前記フローティングゲート(3)の中央部に位置する第1の領域と、該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し、
前記ドレイン(8)の前記フローティングゲート(3)に対向する表面領域のうち、前記半導体記憶装置の非選択時に前記ドレイン(8)の内部に伸びた空乏層(8a)の占める領域以外の領域が前記第1の絶縁膜(2)の前記第1の領域と接するのを禁止するように、前記ドレイン(8)と前記フローティングゲート(3)との前記オーバーラップ部分のオーバーラップ量が設定されていることを特徴とする半導体記憶装置。」
と補正したこと。
(補正事項d)
補正前の請求項8を、補正後の請求項8の
「【請求項8】基板(1)上に第1の絶縁膜(2)を介して配置されたフローティングゲート(3)と、
前記フローティングゲート(3)との間に第2の絶縁膜(4)を配して配置されたコントロールゲート(5)と、
前記フローティングゲート(3)および前記第1の絶縁膜(2)とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート(5)の一方端に配置されたドレイン(8)と、
少なくとも前記コントロールゲート(5)の他方端に配置されたソース(7)とを備える半導体記憶装置において、
前記第1の絶縁膜(2)は、、前記フローティングゲート(3)の中央部に位置する第1の領域と、該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し、
前記半導体記憶装置の選択時においては、前記ドレイン(8)の内部に伸びた空乏層(8a)以外の領域が、前記第1の領域と前記第2の領域との境界部(B)より前記第1の領域側にまで存在し、かつ、
前記半導体記憶装置の非選択時においては、前記ドレイン(8)の内部に伸びた空乏層(8a)の前記第1の絶縁膜(2)に終端する位置(A)が、前記第1の領域と前記第2の領域との境界部(B)より前記第2の領域側に位置して、前記ドレイン(8)の内部に伸びる空乏層(8a)以外の領域が、前記第1の絶縁膜(2)の前記第2の領域にのみ接することを特徴とする半導体記憶装置。」
と補正したこと。
(補正事項e)
補正前の請求項9を、補正後の請求項9の
「【請求項9】基板(1)上に第1の絶縁膜(2)を介して配置されたフローティングゲート(3)と、
前記フローティングゲート(3)との間に第2の絶縁膜(4)を配して配置されたコントロールゲート(5)と、
前記フローティングゲート(3)及び前記第1の絶縁膜(2)とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート(5)の一方端に配置されたドレイン(8)と、
少なくとも前記コントロールゲート(5)の他方端に配置されたソース(7)とを備える半導体記憶装置において、
前記第1の絶縁膜(2)は、前記フローティングゲート(3)の中央部に位置する第1の領域と、該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し、
前記ドレイン(8)の前記フローティングゲート(3)に対向する表面領域のうち、前記ドレイン(8)の内部に伸びた空乏層(8a)の占める領域以外の領域が、
前記半導体記憶装置の非選択時には前記第1の絶縁膜(2)の前記第1の領域と接するのが禁止されるように、かつ、前記半導体記憶装置の選択時には前記第1の絶縁膜(2)の前記第1の領域と接するのが許可されるように、前記第1の絶縁膜(2)の前記第1、第2の領域の境界部(B)の位置が設定されていることを特徴とする半導体記憶装置。」
と補正したこと。
(補正事項f)
補正前の請求項12を、補正後の請求項12の
「【請求項12】基板(1)上に第1の絶縁膜(2)を介して配置されたフローティングゲート(3)と、
前記フローティングゲート(3)との間に第2の絶縁膜(4)を配して配置されたコントロールゲート(5)と、
前記フローティングゲート(3)及び前記第1の絶縁膜(2)とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート(5)の一方端に配置されたドレイン(8)と、
少なくとも前記コントロールゲート(5)の他方端に配置されたソース(7)とを備える半導体記憶装置において、
前記第1の絶縁膜(2)は、前記フローティングゲート(3)の中央部に位置する第1の領域と、該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し、
前記ドレイン(8)の前記フローティングゲート(3)に対向する表面領域のうち、前記ドレイン(8)の内部に伸びた空乏層(8a)の占める領域以外の領域が、前記半導体記憶装置の非選択時には、前記第1の絶縁膜(2)の前記第1の領域と接するのを禁止するように、かつ、前記半導体記憶装置の選択時には前記第1の絶縁膜(2)の前記第1の領域と接するのが許可されるように、前記ドレイン(8)と前記フローティングゲート(3)との前記オーバラップ部分のオーバラップ量が設定されていることを特徴とする半導体記憶装置。」
と補正したこと。
2.本件補正の目的について
(補正事項a)-1
補正前の請求項1の「 前記フローティングゲート(3)との間に第2の絶縁膜(4)を配して配置されたコントロールゲート(5)、」を、補正後の請求項1の「前記フローティングゲート(3)との間に第2の絶縁膜(4)を配して配置されたコントロールゲート(5)と、」とする補正は、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下において同様。)第3号に掲げる誤記の訂正を目的とするものに該当する。
(補正事項a)-2
補正前の請求項1の「前記第1の絶縁膜(2)は第1の領域と該第1の領域より膜厚が厚い第2の領域とを有し」を、補正後の請求項1の「前記第1の絶縁膜(2)は、前記フローティングゲート(3)の中央部に位置する第1の領域と該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し」とする補正は、「第1の領域」の位置を「前記フローティングゲート(3)の中央部」に、「第2の領域」の位置を「前記フローティングゲート(3)の端部側」に限定するものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
(補正事項a)-3
補正前の請求項1の「前記半導体記憶装置の非選択時において前記ドレイン(8)の内部に延びた」を、補正後の請求項1の「前記半導体記憶装置の非選択時において、前記ドレイン(8)の内部に延びた」とする補正は、特許法第17条の2第4項第3号に掲げる誤記の訂正を目的とするものに該当する。
(補正事項a)-4
補正前の請求項1の「前記ドレイン(8)と、前記フローティングゲート(5)との前記オーバーラップ部分において、」を、補正後の請求項1の「前記ドレイン(8)と、前記フローティングゲート(3)との前記オーバーラップ部分において、」とする補正は、特許法第17条の2第4項第3号に掲げる誤記の訂正を目的とするものに該当する。
(補正事項b)
補正前の請求項2の「前記第1の絶縁膜(2)は、第1の領域と、該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し、」を、補正後の請求項2の「前記第1の絶縁膜(2)は、前記フローティングゲート(3)の中央部に位置する第1の領域と、該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し」とする補正は、「第1の領域」の位置を「前記フローティングゲート(3)の中央部」に限定するものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
(補正事項c)
補正前の請求項5の「前記第1の絶縁膜(2)は、第1の領域と、該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し、」を、補正後の請求項5の「前記第1の絶縁膜(2)は、前記フローティングゲート(3)の中央部に位置する第1の領域と、該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し」とする補正は、「第1の領域」の位置を「前記フローティングゲート(3)の中央部」に限定するものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
(補正事項d)
補正前の請求項8の「前記第1の絶縁膜(2)は、第1の領域と、該第1の領域より膜厚が厚い第2の領域とを有し、」を、補正後の請求項8の「前記第1の絶縁膜(2)は、、前記フローティングゲート(3)の中央部に位置する第1の領域と、該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し」とする補正は、「第1の領域」の位置を「前記フローティングゲート(3)の中央部」に、「第2の領域」の位置を「前記フローティングゲート(3)の端部側」に限定するものであるから特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。なお、補正後の請求項8における「前記第1の絶縁膜(2)は、、」は「前記第1の絶縁膜(2)は、」の誤記と認められる。
(補正事項e)
補正前の請求項9の「前記第1の絶縁膜(2)は、第1の領域と、該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し、」を、補正後の請求項9の「前記第1の絶縁膜(2)は、前記フローティングゲート(3)の中央部に位置する第1の領域と、該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し」とする補正は、「第1の領域」の位置を「前記フローティングゲート(3)の中央部」に限定するものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
(補正事項f)
補正前の請求項12の「前記第1の絶縁膜(2)は、第1の領域と、該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し、」を、補正後の請求項12の「前記第1の絶縁膜(2)は、前記フローティングゲート(3)の中央部に位置する第1の領域と、該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し」とする補正は、「第1の領域」の位置を「前記フローティングゲート(3)の中央部」に限定するものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、(補正事項a)ないし(補正事項f)についての補正を含む本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮及び第3号に掲げる誤記の訂正を目的とするものに該当するから、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項に規定する要件を満たしている。

3.独立特許要件について
(補正事項a)ないし(補正事項f)についての補正を含む本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか(独立特許要件を満たすか)について更に検討する。
3-1.本願の補正後の発明について
本願の補正後の請求項1ないし請求項14に係る発明のうち、本願の補正後の請求項1に係る発明は、「第2 1」に掲げた補正後の特許請求の範囲の請求項1に記載された事項により特定される、次のとおりのものである。
「【請求項1】
基板(1)上に第1の絶縁膜(2)を介して配置されたフローティングゲート(3)と、
前記フローティングゲート(3)との間に第2の絶縁膜(4)を配して配置されたコントロールゲート(5)と、
前記フローティングゲート(3)および前記第1の絶縁膜(2)とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート(5)の一方端に配置されたドレイン(8)と、
少なくとも前記コントロールゲート(5)の他方端に配置されたソース(7)と、を備える半導体記憶装置において、
前記第1の絶縁膜(2)は、前記フローティングゲート(3)の中央部に位置する第1の領域と該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有し、
前記半導体記憶装置の非選択時において、前記ドレイン(8)の内部に延びた空乏層(8a)の前記第1の絶縁膜(2)に終端する位置(A)が、前記第1の領域と前記第2の領域との境界部(B)より前記第2の領域側に位置しており、
前記ドレイン(8)の前記フローティングゲート(3)に対向する表面領域のうち前記空乏層(8a)の伸びた領域以外の領域が、前記第1の絶縁膜(2)の前記第2の領域のみに接し、
前記ドレイン(8)と、前記フローティングゲート(3)との前記オーバーラップ部分において、該半導体記憶装置の非選択時に前記第1の絶縁膜(2)にかかる最大電界強度が7MV/cm以下となるように設定されていることを特徴とする半導体記憶装置。」

3-2.刊行物記載発明
(1)特開平7-94686号公報
原審の拒絶の理由で引用され、本願の優先権主張日の前に日本国内において頒布された特開平7-94686号公報(以下、「刊行物1」という。)には、図1ないし図14とともに、以下の事項が記載されている。
「【0005】しかし、この第1の文献記載の構成では、ビット線となるソース/ドレイン拡散層が、ワード線方向で隣接するメモリセルのソース/ドレイン拡散層と共通に形成され、そのワード線方向で隣接するメモリセルのソース/ドレインをも兼ねるために、例えば、書き込み時において、ワード線方向で隣接する非選択セルの書き込みディスターブ(誤書き込み)を生じやすいという欠点があった。」、
「【0037】
【実施例】以下、本発明をNチャネルフローティング(浮遊)ゲート型EEPROMに適用した実施例を図1?図14を参照して説明する。
【0038】図1は本実施例のEEPROMのセルアレイの一部を示す概略平面図、図2は図1のII-II線に沿った断面図、図3は図1のIII -III 線に沿った断面図である。
【0039】図2及び図3に示すように、本実施例のEEPROMのセルアレイはSOI(Silicon On Insulater)構造の基板に形成されている。即ち、基板は、厚さ約500nmの埋め込み酸化膜層18により、下部のN型シリコン基板部17と上部のPウェル16(深さ約300nm)とに分離されている。
【0040】図3に示すように、Pウェル16は、素子分離用絶縁膜1と、この素子分離用絶縁膜1の下から埋め込み酸化膜層18に達する深さまで形成されたN^(+ )拡散層3とにより、ワード線4の長手方向で互いに分離されている。一方、ビット線の長手方向では、図2に示すように、所定数のメモリセルの列の両端に形成されたN型シリコン層19により他の基板部からPウェル16が分離されている。そして、各Pウェル16は、ビット線の長手方向に配列した所定数のメモリセルで共通に構成され、この方向においては、寄生チャネルストッパー用P^(+) 拡散層12により各メモリセルが分離されている。
【0041】図2及び図3に示すように、各Pウェル16の上には、トンネル酸化膜である膜厚約10nmの第1ゲート絶縁膜13、N型にドープされた膜厚約150nmの多結晶シリコン層からなる浮遊ゲート11、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜(ONO膜:酸化膜換算膜厚約20nm)からなる第2ゲート絶縁膜14、N型にドープされた膜厚約300nmの多結晶シリコン層からなり且つ制御ゲートを構成するワード線4が順次積層されている。
【0042】また、図2に示すように、各Pウェル16の両端部には、N型シリコン層19の上にゲート電極を有する選択トランジスタ20が形成されている。そして、これら一対の選択トランジスタ20で挟まれたPウェル16の部分を1ブロックとする。図示の如く、各ブロックの間にはP型シリコン層16′が設けられ、このP型シリコン層16′の表面部分に形成されたP^(+) 拡散層12′中にP^(++)拡散層7が形成され、このP^(++)拡散層7の上の層間絶縁膜15にコンタクト孔9が形成されている。そして、そのコンタクト孔9がタングステンプラグ10で埋め込まれ、このタングステンプラグ10が、層間絶縁膜15の上に形成されたアルミ配線からなる主ビット線6に接続されている。
【0043】本実施例では、選択トランジスタ20を介してPウェル16を主ビット線6に電気的に接続することにより、このPウェル16を、後述する副ビット線5(図1及び図4参照)として使用する。また、この主ビット線6と副ビット線5を第1ビット線とする。
【0044】図3に示すように、各メモリセルのソース/ドレインを構成するN^(+) 拡散層3は、素子分離用絶縁膜1を挟んで隣接する2つのメモリセルにおいて共有されている。そして、このN^(+ )拡散層3は、素子分離用絶縁膜1とともに、主ビット線6の長手方向、即ち、図3において紙面に垂直な方向に連続的に形成されている。本実施例では、このN^(+) 拡散層3を第2ビット線として使用する。」、
「【0055】次に、本実施例のEEPROMの各動作を図4(a)?(c)を参照して説明する。なお、これらの図において、BL_(1) 、BL_(2 )は図外のYデコーダ及びプログラム電圧供給ラインと接続される第1ビット線の主ビット線6、LD_(1) 、LD_(2 )はPウェル16で構成される第1ビット線の副ビット線5、RD_(0 )?RD_(2)^( )はN^(+) 拡散層3で構成される第2ビット線、STは選択トランジスタ20のゲート電極、W_(0 )?W_(31)はメモリセルの制御ゲートを構成し且つ図外のXデコーダと接続されるワード線を夫々示している。
【0056】まず、消去動作時のバイアス例を図4(a)に示す。今、メモリセルM_(12)を選択した場合、第2ビット線RD_(0) ?RD_(2 )は開放状態とし、メモリセルM_(12)の制御ゲートに接続しているワード線W_(1) に12V、その他のワード線W_(0 )、W_(2 )?W_(31)に0Vを夫々印加する。更に、ゲート電極STに5Vを印加して選択トランジスタ20をオンさせることにより第1ビット線の主ビット線6とPウェル16からなる副ビット線5とを導通させ、選択された主ビット線BL_(2 )に-10Vを印加し、非選択の主ビット線BL_(1) に0Vを印加する。これにより、選択されたメモリセルM_(12)の基板部を構成するPウェル16からなる第1ビット線の副ビット線LD_(2 )に-10Vが印加され、非選択の副ビット線LD_(1 )には0Vが印加される。即ち、消去動作時には、ワード線W_(n )と第1ビット線BL_(n) 、LD_(n )が選択線となる。
【0057】この消去動作時において、選択されたメモリセルM_(12)の制御ゲート(ワード線4)と基板部(Pウェル16)との間には高電界が印加されるが、この時にトンネル酸化膜(第1ゲート絶縁膜13)(第3図参照)にかかる電界強度を、選択セルM_(12)、非選択セルM_(11)及びM_(22)につき検討する。
【0058】今、浮遊ゲートの電位をV_(fg)、制御ゲートの電位をV_(cg)、基板電位をV_(sub) 、浮遊ゲートと制御ゲートとの間の容量をC_(2 )、トンネル酸化膜の容量をC_(1 )とすると、メモリセルのゲート部分の等価回路は図5のようになる。ここで、容量比C_(2 )/(C_(1 )+C_(2 ))を0.5、浮遊ゲート中の電荷をQ(正)と仮定すると、電荷保存則を用いて浮遊ゲートの電位V_(fg)は、
V_(fg)=0.5 V_(cg)+0.5 V_(sub) +Q/(C_(1 )+C_(2 )) …(1)
と表される。
【0059】更に、トンネル酸化膜にかかる電界強度をE_(t )、トンネル酸化膜の膜厚をT_(t )(=10nm)とすると、電界強度E_(t )は、
E_(t )=(V_(fg)-V_(sub ))/T
={0.5 (V_(cg)-V_(sub ))+Q/(C_(1 )+C_(2 ))}/T_(t ) …(2)
で与えられる。
【0060】従って、書き込み状態(“1”と定義する。)におけるメモリセルのしきい値電圧V_(t )を1Vと仮定すると、V_(t )=Q/C_(2 )であるから、このQを(2)式に代入して、
E_(t )={0.5 (V_(cg)-V_(sub) )+C2 ・V_(t )/(C_(1 )+C_(2 ))}/T_(t )
={0.5 (V_(cg)-V_(sub) )+0.5 ×1}/T_(t ) …(3)
となる。
【0061】故に、この(3)式から、選択セルM_(12)、非選択セルM_(11)、M_(22)のトンネル酸化膜にかかる電界強度は、夫々、11.5MV/cm、6.5MV/cm、5.5MV/cmと計算され、選択セルM_(12)でのみFNトンネリングが生じ、基板部から浮遊ゲートに電子が注入されて消去動作の行われることが分かる。
【0062】次に、読み出し動作時のバイアス例を図4(b)に示す。同図において、メモリセルM_(12)を選択して読み出しを行う場合、第2ビット線RD_(0 )に0V、メモリセルM_(12)のソースとなる第2ビット線RD_(1 )に0V、メモリセルM_(12)のドレインとなる第2ビット線RD_(2 )に1Vを夫々印加し、メモリセルM_(12)の制御ゲートに接続しているワード線W_(1 )に5V、その他のワード線W_(0 )、W_(2 )?W_(31)に0Vを夫々印加し、ゲート電極STに0Vを印加して選択トランジスタ20をオフさせ、第1ビット線の主ビット線BL_(1 )、BL_(2 )は接地状態とする。即ち、読み出し動作時には、ワード線W_(n )と第2ビット線RD_(n )が選択線となる。
【0063】この状態で、メモリセルM_(12)が“1”の状態(書き込み状態)であれば、このメモリセルM_(12)にオン電流が流れて第2ビット線RD_(2 )の電位が変化し、この第2ビット線RD_(2) の他端に接続されているセンスアンプによりデータ“1”が検出される。一方、メモリセルM_(12)が“0”の状態(消去状態)であれば、このメモリセルM_(12)に電流が流れず、第2ビット線RD_(2 )の電位が変化しないので、この第2ビット線RD_(2 )の他端に接続されているセンスアンプによりデータ“0”が検出される。
【0064】次に、書き込み動作時のバイアス例を図4(c)に示す。同図において、メモリセルM_(12)を選択して書き込みを行う場合、メモリセルのソース/ドレインである第2ビット線RD_(0 )?RD_(2 )は開放状態とし、メモリセルM_(12)の制御ゲートに接続しているワード線W_(1 )に-9V、その他のワード線W_(0 )及びW_(2 )?W_(31)に0Vを夫々印加し、ゲート電極STに5Vを印加して選択トランジスタ20をオンさせることにより、第1ビット線の主ビット線6とPウェル16からなる副ビット線5とを導通させ、選択された主ビット線BL_(2 )に18Vを印加し、非選択の主ビット線BL_(1 )に0Vを印加する。これにより、選択されたメモリセルM_(12)の基板部を構成するPウェル16からなる第1ビット線の副ビット線LD_(2) に18Vが印加され、非選択の副ビット線LD_(1 )には0Vが印加される。即ち、消去動作時には、ワード線W_(n )と第1ビット線BL_(n) 、LD_(n )が選択線となる。
【0065】この書き込み動作時において、選択されたメモリセルM_(12)の制御ゲート(ワード線4)と基板部(Pウェル16)との間には高電界が印加されるが、この時にトンネル酸化膜(第1ゲート絶縁膜13)(第3図参照)にかかる電界強度を、消去動作時と同様に、(3)式を用いて、選択セルM_(12)、非選択セルM_(11)、M_(22)につき計算すると、夫々、10MV/cm、1MV/cm、5.5MV/cmとなり、選択セルM_(12)でのみFNトンネリングが起こり、浮遊ゲートから基板部に電子が引き抜かれて書き込み動作が行われる。なお、ここでの計算においては、消去状態におけるメモリセルのしきい値電圧V_(t )を7Vと仮定した。
【0066】以上の説明から分かるように、本実施例のEEPROMでは、各メモリセルのソース/ドレインを構成し且つ隣接メモリセルのソース/ドレインと共有されているN^(+ )拡散層3(第2ビット線RD_(n ))(第3図参照)には、消去、読み出し及び書き込みの全ての動作時において、高電圧をかける必要がないため、非選択セルの書き込みディスターブの発生が防止される。」

(2)特開平7-58225号公報
原審の拒絶の理由で引用され、本願の優先権主張日の前に日本国内において頒布された特開平7-58225号公報(以下、「刊行物2」という。)には、図10及び図11とともに、以下の事項が記載されている。
「【0002】
【従来の技術】従来の不揮発性半導体記憶装置は、例えば文献I(文献I:「月刊Semiconductor World」、1991年、4月号、P.94?98、プレスジャナール)に開示されている。
【0003】図10は、文献Iに開示されている不揮発性記憶装置の構造の一例を示している。
【0004】先ず、図10の構造は、ETOX(EPROM with Tunnel Oxide)セルとも呼ばれ、セルの構成は以下の通りである。
【0005】このETOXセルの構成によれば、50はp導電型半導体基板、52はトンネル酸化膜、54は電荷蓄積層(浮遊ゲート電極とも称する。)、56は層間絶縁膜、58は制御ゲート電極、60はn^(+) 型のソース領域、62はn^(+ )型のドレイン領域、64はn^(- )型のソース領域及び66は、p^(+) 型のドレイン領域である。
【0006】このETOXセルは、構造的に見ればEPROMと同一であるが、セルのトンネル酸化膜52を10nm(ナノメートル)程度に形成した点に特徴がある。また、n^(+ )型ソース領域60の下面には、バンド間のトンネルリークを抑制するため、n^(- )型ソース領域64を具えている。一方、n^(+ )型ドレイン領域62の下面には書き込みの効率向上を図るため、p^(+) 型ドレイン領域66を具えている。
【0007】ソース領域60、64とドレン領域62、66との間には、チャネル領域68が形成されている。このチャネル領域68を有する基板50上には、トンネル酸化膜52、浮遊ゲート電極54、層間絶縁膜56及び制御ゲート電極58がそれぞれ積層されている。なお、基板50上に設けられたトンネル酸化膜52は、ソース領域60及びドレイン領域62のそれぞれの一部分とも接して設けられている。
【0008】次に、近年、不揮発性半導体記憶装置の主流となりつつあるETOXセルを用いてセルの動作方法を簡単に説明する。」、
「【0011】ETOXセルの書き込み動作は、ドレイン領域62から浮遊ゲート電極54への電子の注入によって行う。すなわち、制御ゲート58とドレイン領域62に正電圧、例えば10Vと5Vをそれぞれ印加すると、ドレイン領域62の近傍に発生するホットエレクトロン(熱電子)が浮遊ゲート54に注入され、これにより、制御ゲート電極58からみたしきい値電圧が高い状態(“0”状態)となる。一方、消去は、浮遊ゲート54中の電子をトンネル酸化膜52を通ってソース領域60へ抜き取ることによって行う。すなわち、ドレイン領域62を開放して制御ゲート電極58を-10Vとし、かつソース領域60に5Vを印加する。このとき、トンネル酸化膜52を通してトンネル電流が浮遊ゲート54からソース領域60側へ流れ、浮遊ゲート電極中の電子が抜き取られる。このとき、しきい値電圧は低い状態(“1”状態)となる。
【0012】また、読出しは、制御ゲート電極58とドレイン領域62にそれぞれ1Vと5Vを印加し、かつメモリセルを選択してドレイン領域62に熱電子を発生させないように十分に低い電圧を印加しておき、メモリセルトランジスタのしきい値電圧の差に応じて“1”または“0”状態を読み取る。
【0013】
【発明が解決しようとする課題】しかしながら、上述した従来のEEPROMは、消去時にトンネル酸化膜に高電界が加わるため、トンネル酸化膜の膜質が劣化し、書き換え回数を減少させるという問題があった。
【0014】次に、この理由について図11に示す消去時のエネルギバンド図を参照して説明する。
【0015】図中、52はトンネル酸化膜、54は浮遊ゲート電極、56は層間絶縁膜、58は制御ゲート電極、60はソース領域、70はソース領域のフェルミ準位、72は浮遊ゲートのフェルミ準位、73は電子及び74は制御ゲートのフェルミ準位を表す。
【0016】従来のEEPROMのメモリセルは、消去時の動作でトンネル酸化膜52に高電界が印加され、このとき浮遊ゲート電極54中に蓄積されている電子73がFN(Fowler-Nordheim:ファウラーノルドハイム)トンネリングによって浮遊ゲート電極54側からソース領域60側に放出される。このときのFNトンネリングの発生確率は、浮遊ゲート電極54とトンネル酸化膜52とのバリヤハイト(障壁高さ)に依存しており、バリヤハイトの高い絶縁膜の場合は、絶縁膜に高電界を印加しないとFN電流が流れない。例えば、トンネル酸化膜をSiO_(2 )膜とした場合、SiO_(2 )膜のバリヤハイト(E)は、約3.2eVであり、このときトンネル酸化膜にFN電流が流れるために必要な電界は最低でも7MV/cm(メガボルト/センチメートル)となる。
【0017】実際のデバイスにおいては、SiO_(2 )膜に印加される電界は、更に大きくなり最大で10MV/cm以上に達するため、トンネル酸化膜は劣化してメモリセルの書き換え回数が減少するという問題があった。」

(3)特開平5-121749号公報
原審の拒絶の理由で引用され、本願の優先権主張日の前に日本国内において頒布された特開平5-121749号公報(以下、「刊行物3」という。)には、図1ないし17及び21とともに、以下の事項が記載されている。
「【0015】
【発明が解決しようとする課題】上述のフラッシュEEPROMにおいて、図21を参照して、たとえばメモリセル(1)を選択して書込む際には、ドレイン拡散領域32に6?8V、コントロールゲート電極37に10?15V程度の電圧を印加することによって、メモリセル(1)のフローティングゲート電極35に書込みが行なわれる。その後、メモリセル(2)を選択して書込む際にも、メモリセル(2)におけるドレイン拡散領域32およびコントロールゲート電極37に前述と同様の電圧が印加される。このとき、メモリセル(1)とメモリセル(2)とは、ドレイン拡散領域32を共有しており、メモリセル(2)に書込みを行なう際には、ドレイン拡散領域32に6?8Vの電圧が印加される。一方、メモリセル(1)のフローティングゲート電極35には電荷が蓄積されているため、たとえば約-3V程度に帯電している。
【0016】それにより、メモリセル(1)のフローティングゲート電極35とドレイン拡散領域32との間には、高電界が生じることになる。そして、書込みのための電荷の印加時間がたとえば約10μ秒とすると、メモリセル(1)における酸化膜34には、メモリセル(2)に書込みを行なう際に約10μ秒の時間高電界がかかることになる。これと同様に、メモリセル(3)、メモリセル(4)に書込を行なう際にも、非選択のメモリセルたとえばメモリセル(1)における酸化膜34には、高電界がかかることになる。」、
「【0019】この発明は、上記の課題を解決するためになされたものであり、上記の「ドレイン・ディスターブ現象」を効果的に阻止し得る、電気的に書込みおよび消去可能な半導体記憶装置およびその製造方法を提供することを目的とする。
【0020】
【課題を解決するための手段】この発明に基づく半導体記憶装置は、主表面を有する第1導電型の半導体基板を有しており、この半導体基板の主表面に所定のチャネル領域を形成するように間隔を隔てて第1と第2の第2導電型の不純物領域が形成されている。そして、チャネル領域の上には第1の誘電体膜が形成されており、この第1の誘電体膜の上には電荷蓄積電極層が形成されている。この電荷蓄積電極層の上には第2の誘電体膜を介在して制御電極層が形成されている。そして、電荷蓄積電極層の端縁直下における第1の誘電体膜の膜厚は、第1の不純物領域側よりも第2の不純物領域側で厚くなっている。
【0021】この発明に基づく半導体記憶装置の製造方法は、第1導電型の半導体基板の主表面の上に第1の誘電体膜を形成する工程と、第1の誘電体膜の上に電荷蓄積電極層を形成する工程と、この電荷蓄積電極層の上に第2の誘電体膜を介在して制御電極層を形成する工程と、この制御電極層をマスクとして用いて第1と第2の第2導電型の不純物領域を間隔を隔てて半導体基板の主表面に形成する工程と、電荷蓄積電極層の端縁直下であって第1の不純物領域側で第1の膜厚を有するように第1の誘電体膜の膜厚を増加させる工程と、電荷蓄積電極層の端縁直下であって、第2の不純物領域側で第1の膜厚よりも厚い第2の膜厚を有するように第1の誘電体膜の膜厚を増加させる工程とを備えている。
【0022】
【作用】この発明に基づく半導体記憶装置によれば、電荷蓄積電極下に形成されている第1の誘電体膜の膜厚は、第1および第2の不純物領域側で異なっている。そのため、それぞれの不純物領域に要求される機能に応じて、第1の誘電体膜の膜厚を異ならせることができる。これにより、その一方の不純物領域に高電界が印加され、隣接する電荷蓄積電極の一方に書込みを行なう際に、その他方が非選択の状態にあっても、その非選択の電荷蓄積電極に蓄えられた電子に悪影響を及ぼさないように、第1の誘電体膜の膜厚を設定することができる。したがって、非選択のメモリセルにおける「ドレイン・ディスターブ現象」が効果的に阻止される。
【0023】
【実施例】以下に、この発明に基づく一実施例について、図1ないし図17を用いて説明する。図1は、この発明に基づく一実施例の半導体記憶装置におけるメモリセルの断面図である。図1に示すように、p型シリコン基板1の主表面には、チャネル領域を挟んでドレイン拡散領域10およびソース拡散領域8が形成されている。そして、チャネル領域上には、酸化膜3が形成されており、酸化膜3上にはフローティングゲート電極4が形成されている。
【0024】この酸化膜3の膜厚は、ソース拡散領域8側とドレイン拡散領域10側とで異なっているため、フローティングゲート電極4の下端コーナー部の形状は、ソース拡散領域8側とドレイン拡散領域10側とで異なった非対称形状となっている。フローティングゲート電極4の上には、層間絶縁層5を介してコントロールゲート電極6が形成されている。また、コントロールゲート電極6およびフローティングゲート電極4の側部には、周辺回路形成時に形成される側壁酸化膜11が形成されている。
【0025】ドレイン拡散領域10上における所定領域を除き、コントロールゲート電極6、側壁酸化膜11およびソース拡散領域8上には、酸化膜12が形成されており、その上には窒化膜13が形成されている。窒化膜13上には、層間平坦化膜14が形成されている。この層間平坦化膜14およびドレイン拡散領域10上には、チタン膜18が形成されている。このチタン膜18上には、アルミニウム配線層19が形成されている。このチタン膜18とアルミニウム配線層19とでビット線が形成されている。
【0026】次に、図2ないし図15を用いて、上記の実施例の製造工程の第1?第14工程について説明する。
【0027】まず、図2に示すように、p型シリコン基板1に、ボロン(B)を100KeV、1.0×10^(13)/cm^(2 )の条件で注入する。そして、1180℃で6時間不純物ドライブすることによりウェル(図示せず)を形成する。その後、活性領域を分離する領域に、分離特性を確保するためのボロン(B)を80KeV、2.5×10^(13)/cm^(2 )の条件で注入し、この領域を選択酸化することによって、厚さ7500Å程度の素子分離酸化膜(図示せず)を形成する。
【0028】次に、図3に示すように、p型シリコン基板1上全面に100Å程度の酸化膜3を形成し、メモリセルのしきい値電圧V_(th)を制御するために、チャネル領域にチャネルドーピングを行なう。そして、酸化膜3上に、厚さ1000Å程度の第1のポリシリコン層4を形成し、その上にレジスト7aを堆積する。そして、このレジスト7aを用いて、フォトリソグラフィと異方性エッチングによって、第1のポリシリコン層4を一定のピッチでビット線方向にパターニングする。その後、レジスト7aを除去する。
【0029】次に、図4を参照して、第1のポリシリコン層4上に、CVD法を用いて膜厚100Å程度の酸化膜を形成し、その上にCVD法を用いて膜厚100Å程度の窒化膜を形成し、さらにその上にCVD法を用いて膜厚100Å程度の酸化膜をを形成する。これらにより層間絶縁層5は構成されている。そして、この層間絶縁層5上に厚さ2500Å程度の第2のポリシリコン層6を形成し、この第2のポリシリコン層6上にレジスト7bを堆積する。
【0030】そして、図5に示すように、フォトリソグラフィを用いて、横方向に一定のピッチで線状にレジスト7bをパターニングする。このレジスト7bをマスクとして、第2のポリシリコン層6、その下の層間絶縁層5および第1のポリシリコン層4を異方性エッチングする。これにより、第1のポリシリコン層4によりフローティングゲート電極4が形成され、第2のポリシリコン層6によりコントロールゲート電極6が形成される。
【0031】その後、図6に示すように、レジスト7bを除去した後、CVD法により酸化膜20を全面に形成し、この上にCVD法により窒化膜21を形成する。そして、フォトリソグラフィおよび異方性エッチングを用いてパターニングすることにより、図7に示すように、ドレイン拡散領域10となる領域上における窒化膜21を除去する。
【0032】そして、ドレイン拡散領域10となる領域に、砒素(As)を35KeV、5.0×10^(14)/cm^(2 )の条件で注入し、さらに書込み特性改善のための埋込みP^(+ )拡散層形成のためのボロン(B)を、45度の斜め回転イオン注入法を用いて、50KeV、3.0×10^(13)/cm^(2 )の条件で注入する。それにより、ドレイン拡散領域10を形成する。したがって、ドレイン拡散領域10は、砒素(As)注入によるn^(+ )不純物拡散領域(図示せず)とボロン(B)注入によるp^(+ )拡散層(図示せず)とで構成されている。
【0033】その後、図8に示すように、熱酸化処理を行なうことにより、フローティングゲート電極4、コントロールゲート電極6、層間絶縁層5および酸化膜3におけるドレイン拡散領域10側は酸化される。それにより、層間絶縁層5および酸化膜3は成長し、その厚みは増加する。そして、図9に示すように、窒化膜21を除去する。
【0034】次に、図10に示すように、メモリセルにおけるドレイン拡散領域となる領域をレジスト7cで覆う。そして、このレジスト7cをマスクとして、ソース拡散領域となる領域に、砒素(As)を35KeV、1.0×10^(16)/cm^(2 )の条件で注入し、さらにリン(P)を50KeV、5.0×10^(14)/cm^(2 )の条件で注入する。それにより、ソース拡散領域8を形成する。したがって、ソース拡散領域は、砒素(As)の注入によるn^(+) 不純物拡散領域(図示せず)とリン(P)の注入によるn^(- )不純物拡散領域(図示せず)とで構成されていることになる。
【0035】次に、図11に示すように、上記の酸化膜20および窒化膜21を除去した後に、全面に熱酸化処理を施す。それにより、ソース拡散領域8側における酸化膜3および層間絶縁層5も成長し、その厚みは増加する。このとき、熱酸化処理の条件やソース拡散領域8およびドレイン拡散領域10の濃度等の条件により、酸化膜3の酸化のされ方が異なる。すなわち、前記の条件のいかんによっては、酸化膜3の膜厚は、ソース拡散領域8側が厚くなる場合も考えられ、ドレイン拡散領域10側が厚くなる場合も考えられる。
【0036】ここで、図16および図17を用いて、熱酸化処理後のフローティングゲート電極4の形状および酸化膜3の膜厚等についてより詳細に説明する。図16および図17は、メモリセルを模式的に示した断面拡大図である。なお、便宜上、酸化膜3および層間絶縁層5のフローティングゲート電極4近傍の境界線は省略している。また、ドレイン拡散領域10は、n^(+ )不純物拡散領域10_(a)とp^(+ )拡散領域10_(b)とで構成され、ソース拡散領域8は、n^(+ )不純物拡散領域8_(a)とn^(- )不純物拡散領域8_(b)とで構成されている。
【0037】図16は、フローティングゲート電極4のドレイン拡散領域10側の端縁直下における酸化膜3の膜厚t_(1 )が、ソース拡散領域側の端縁直下における酸化膜3の膜厚t_(2 )よりも大きい場合を示している。この場合、図18に示すように、ドレイン拡散領域10側のn^(+) 不純物拡散領域10_(a)とp^(+ )拡散層10_(b)との界面において、フローティングゲート電極4に最も近い部分における酸化膜3の膜厚t_(3 )は、ソース拡散領域8側のn^(+ )不純物拡散領域8_(a)とフローティングゲート電極4が最も近い部分における酸化膜3の膜厚t_(4 )よりも大きくなるように、酸化量が設定される。
【0038】このとき、消去はF-Nトンネリングにより行なうので、t_(4 )はあまり厚くすることができないが、書込みはアバランシェ降伏現象により行なうのでt_(3 )はt_(4 )よりも厚くすることができる。また、図17は、上記のt_(2 )がt_(1 )よりも大きい場合を想定しているが、この場合においても、不純物拡散領域が形成される位置の関係上、t_(3 )の方がt_(4 )よりも大きくなっている。以上より、熱酸化処理等の条件によっては、t_(1 )とt_(2 )の大小関係が逆になる場合も考えられないではないが、t_(1 )とt_(2 )の大きさは基本的には違っている。すなわち、フローティングゲート電極4の下端コーナー部の形状は非対称形状となっている。
【0039】この場合、本件発明において重要なのは、n^(+ )不純物拡散領域10_(a)とフローティングゲート電極4との重なりの部分における酸化膜3の膜厚と、フローティングゲート電極4の下端コーナー部の形状である。酸化膜3の膜厚は、熱酸化処理による酸化膜3の成長により厚くなり、同時にフローティングゲート電極4の下端コーナー部の形状は丸みを帯びた形状となる。それにより電界集中は防止でき、かつ酸化膜3の膜厚の増加により、その部分の電界も弱められるので、酸化量を適度に調節することによって、前述の「ドレイン・ディスターブ現象」を防止することが可能となる。
【0040】その後、図12に示すように、CVD法を用いて膜厚1500Å程度の酸化膜を形成し、異方性エッチングを行なうことにより、フローティングゲート電極4およびコントロールゲート電極6の側面に側壁酸化膜11を形成する。その後、図13に示すように、膜厚1500Å程度の酸化膜12を全面に形成し、さらに膜厚500Å程度の窒化膜13を形成する。
【0041】次に、図14に示すように、窒化膜13上に層間平坦化膜14を形成し、その上にレジスト15を堆積する。このレジスト15をパターニングすることによって、開口部16を形成する。そして、パターニングされたレジスト15をマスクとして等方性エッチングを行なうことにより、テーパ形状の凹部17を有する層間平坦化膜14を形成する。その後、図15に示すように、レジスト15をマスクとして異方性エッチングを行なうことにより、ドレイン拡散領域10上に開口部を形成する。
【0042】次に、図1を参照して、上記開口したドレイン拡散領域10上に、膜厚500Å程度のチタン膜18を形成し、その上に膜厚5000Å程度のアルミニウム合金膜19をスパッタリング法を用いて形成する。そして、フォトリソグラフィと化学処理とを用いて、チタン膜18およびアルミニウム合金膜19をパターニングすることにより、ドレイン拡散領域10と電気的に接続されたビット線が形成される。」

ア 「【0023】・・・図1は、この発明に基づく一実施例の半導体記憶装置におけるメモリセルの断面図である。図1に示すように、p型シリコン基板1の主表面には、チャネル領域を挟んでドレイン拡散領域10およびソース拡散領域8が形成されている。そして、チャネル領域上には、酸化膜3が形成されており、酸化膜3上にはフローティングゲート電極4が形成されている。
【0024】・・・フローティングゲート電極4の上には、層間絶縁層5を介してコントロールゲート電極6が形成されている。また、コントロールゲート電極6およびフローティングゲート電極4の側部には、周辺回路形成時に形成される側壁酸化膜11が形成されている。」、
「【0039】この場合、本件発明において重要なのは、n^(+ )不純物拡散領域10_(a)とフローティングゲート電極4との重なりの部分における酸化膜3の膜厚と、・・・」という記載からみて、図1には、
「p型シリコン基板1上に酸化膜3を介して配置されたフローティングゲート電極4と、
前記フローティングゲート電極4との間に層間絶縁層5を配して配置されたコントロールゲート電極6と、前記フローティングゲート電極4および前記酸化膜3とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート電極6の一方端に配置されたドレイン拡散領域10と、前記コントロールゲート電極6の他方端に配置されたソース拡散領域8と、を備える半導体記憶装置」が記載されているものと認められる。
イ 「【0037】・・・この場合、図18(図16の誤記と認められる。)に示すように、ドレイン拡散領域10側のn^(+ )不純物拡散領域10_(a)とp^(+ )拡散層10_(b)との界面において、フローティングゲート電極4に最も近い部分における酸化膜3の膜厚t_(3 )は、ソース拡散領域8側のn^(+ )不純物拡散領域8_(a)とフローティングゲート電極4が最も近い部分における酸化膜3の膜厚t_(4 )よりも大きくなるように、酸化量が設定される。」、
「【0039】この場合、本件発明において重要なのは、n^(+ )不純物拡散領域10_(a)とフローティングゲート電極4との重なりの部分における酸化膜3の膜厚と、フローティングゲート電極4の下端コーナー部の形状である。酸化膜3の膜厚は、熱酸化処理による酸化膜3の成長により厚くなり、同時にフローティングゲート電極4の下端コーナー部の形状は丸みを帯びた形状となる。・・・」という記載から、
「前記酸化膜3は、前記フローティングゲート電極4の中央部よりも端部側において膜厚が厚くなっている」ことは明らかである。

したがって、刊行物3には、以下の発明が記載されている。
「p型シリコン基板1上に酸化膜3を介して配置されたフローティングゲート電極4と、
前記フローティングゲート電極4との間に層間絶縁層5を配して配置されたコントロールゲート電極6と、前記フローティングゲート電極4および前記酸化膜3とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート電極6の一方端に配置されたドレイン拡散領域10と、前記コントロールゲート電極6の他方端に配置されたソース拡散領域8と、を備える半導体記憶装置において、
前記酸化膜3は、前記フローティングゲート電極4の中央部よりも端部側において膜厚が厚くなっている半導体記憶装置。」

3-3.対比
補正後の請求項1に係る発明(以下、「補正発明」という。)と刊行物3に記載された発明(以下、「刊行物発明」という。)とを対比する。
(a)刊行物発明の「p型シリコン基板1」、「酸化膜3」、「フローティングゲート電極4」、「層間絶縁膜5」、「コントロールゲート電極6」、「ドレイン拡散領域10」、「ソース拡散領域8」は、それぞれ、補正発明の「基板(1)」、「第1の絶縁膜(2)」、「フローティングゲート(3)」、「第2の絶縁膜(4)」、「コントロールゲート(5)」、「ドレイン(8)」、「ソース(7)」に相当する。
(b)刊行物発明において、その境界は明確でないにしろ、「酸化膜3」における「フローティングゲート電極4」の中央部付近すなわち「酸化膜3」の膜厚が薄い部分が補正発明の「第1領域」に相当し、「酸化膜3」における「フローティングゲート電極4」の端部付近すなわち「酸化膜3」の膜厚が厚い部分が補正発明の「第2領域」に相当するものと認められる。

したがって、補正発明と刊行物発明とは、
「基板(1)上に第1の絶縁膜(2)を介して配置されたフローティングゲート(3)と、
前記フローティングゲート(3)との間に第2の絶縁膜(4)を配して配置されたコントロールゲート(5)と、
前記フローティングゲート(3)および前記第1の絶縁膜(2)とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート(5)の一方端に配置されたドレイン(8)と、
少なくとも前記コントロールゲート(5)の他方端に配置されたソース(7)と、を備える半導体記憶装置において、
前記第1の絶縁膜(2)は、前記フローティングゲート(3)の中央部に位置する第1の領域と該第1の領域より膜厚が厚くかつ前記フローティングゲート(3)の端部側に位置する第2の領域とを有した半導体記憶装置。」である点で一致し、以下の点で相違する。

相違点1
補正発明は、「前記半導体記憶装置の非選択時において、前記ドレイン(8)の内部に延びた空乏層(8a)の前記第1の絶縁膜(2)に終端する位置(A)が、前記第1の領域と前記第2の領域との境界部(B)より前記第2の領域側に位置して」いるのに対して、
刊行物発明は、半導体記憶装置の非選択時のドレイン内部における空乏層に関する特定がなされていない点。
相違点2
補正発明は、「前記ドレイン(8)の前記フローティングゲート(3)に対向する表面領域のうち前記空乏層(8a)の伸びた領域以外の領域が、前記第1の絶縁膜(2)の前記第2の領域のみに接し」ているのに対して、
刊行物発明は、そのような構成が特定されていない点。
相違点3
補正発明は、「前記ドレイン(8)と、前記フローティングゲート(3)との前記オーバーラップ部分において、該半導体記憶装置の非選択時に前記第1の絶縁膜(2)にかかる最大電界強度が7MV/cm以下となるように設定されている」のに対して、
刊行物発明は、半導体記憶装置の非選択時に酸化膜3にかかる最大電界強度に関する特定がなされていない点。

3-4.相違点についての検討
以下において、各相違点について検討する。
相違点1及び相違点2について
刊行物3には、従来技術に関して、「【0015】
【発明が解決しようとする課題】上述のフラッシュEEPROMにおいて、図21を参照して、たとえばメモリセル(1)を選択して書込む際には、ドレイン拡散領域32に6?8V、コントロールゲート電極37に10?15V程度の電圧を印加することによって、メモリセル(1)のフローティングゲート電極35に書込みが行なわれる。その後、メモリセル(2)を選択して書込む際にも、メモリセル(2)におけるドレイン拡散領域32およびコントロールゲート電極37に前述と同様の電圧が印加される。このとき、メモリセル(1)とメモリセル(2)とは、ドレイン拡散領域32を共有しており、メモリセル(2)に書込みを行なう際には、ドレイン拡散領域32に6?8Vの電圧が印加される。一方、メモリセル(1)のフローティングゲート電極35には電荷が蓄積されているため、たとえば約-3V程度に帯電している。」
と記載されており、半導体記憶装置の非選択時には、ドレイン拡散領域32に6?8Vが印加され、フローティングゲート電極35は、約-3V程度に帯電していることから、ドレイン拡散領域32とp型シリコン基板31間には逆バイアスがかかっており、その結果、ドレイン拡散領域32の内部には空乏層が延びていることは明らかである。
したがって、刊行物発明である半導体記憶装置は、非選択時において、「ドレイン拡散領域10」の内部に空乏層が伸びていることは明らかである。
ここで、刊行物3には、
「【0033】その後、図8に示すように、熱酸化処理を行なうことにより、フローティングゲート電極4、コントロールゲート電極6、層間絶縁層5および酸化膜3におけるドレイン拡散領域10側は酸化される。それにより、層間絶縁層5および酸化膜3は成長し、その厚みは増加する。・・・」、
「【0035】次に、図11に示すように、・・・全面に熱酸化処理を施す。それにより、ソース拡散領域8側における酸化膜3および層間絶縁層5も成長し、その厚みは増加する。・・・」、
「【0037】図16は、フローティングゲート電極4のドレイン拡散領域10側の端縁直下における酸化膜3の膜厚t_(1 )が、ソース拡散領域側の端縁直下における酸化膜3の膜厚t_(2 )よりも大きい場合を示している。この場合、図18(図16の誤記と認められる。)に示すように、ドレイン拡散領域10側のn^(+ )不純物拡散領域10_(a)とp^(+ )拡散層10_(b)との界面において、フローティングゲート電極4に最も近い部分における酸化膜3の膜厚t_(3 )は、ソース拡散領域8側のn^(+ )不純物拡散領域8_(a)とフローティングゲート電極4が最も近い部分における酸化膜3の膜厚t_(4 )よりも大きくなるように、酸化量が設定される。」
と記載されており、「酸化膜3の膜厚t_(3 )」は「酸化膜3の膜厚t_(4 )」よりも大きいことから、「酸化膜3の膜厚t_(3 )」は、フローティングゲート電極中央部付近の酸化膜3の膜厚よりも大きいことは明らかである。してみれば、フローティングゲート電極の中央部付近(第1領域)と中央部付近よりも酸化膜3の膜厚が厚い部分(第2領域)の境界は、「酸化膜3の膜厚t_(3)」の位置(すなわち、「ドレイン拡散領域10」側のn^(+ )不純物拡散領域10_(a)とp^(+ )拡散層10_(b)との界面において、「フローティングゲート電極4」に最も近い部分)よりもフローティングゲート電極の中央部寄りにあると言わざるを得ない。
したがって、刊行発明においても、半導体記憶装置の非選択時において、「ドレイン拡散領域10」(n^(+ )不純物拡散領域10_(a))の内部に延びた空乏層の酸化膜3に終端する位置が、第1の領域と第2の領域との境界部より第2の領域側に位置しているものと認められる。
また、刊行物発明において、「ドレイン拡散領域10」(n^(+)不純物拡散領域10_(a))のフローティングゲート電極に対向する表面領域のうち空乏層の延びた領域以外の領域が、酸化膜3の第2の領域にのみに接している(すなわち、第1の領域には接していない)ことは、明らかである。
したがって、相違点1及び2は、実質的なものではない。

相違点3について
刊行物1には、「【0061】故に、この(3)式から、選択セルM_(12)、非選択セルM_(11)、M_(22)のトンネル酸化膜にかかる電界強度は、夫々、11.5MV/cm、6.5MV/cm、5.5MV/cmと計算され、選択セルM_(12)でのみFNトンネリングが生じ、基板部から浮遊ゲートに電子が注入されて消去動作の行われることが分かる。」、
「【0065】この書き込み動作時において、選択されたメモリセルM_(12)の制御ゲート(ワード線4)と基板部(Pウェル16)との間には高電界が印加されるが、この時にトンネル酸化膜(第1ゲート絶縁膜13)(第3図参照)にかかる電界強度を、消去動作時と同様に、(3)式を用いて、選択セルM_(12)、非選択セルM_(11)、M_(22)につき計算すると、夫々、10MV/cm、1MV/cm、5.5MV/cmとなり、選択セルM_(12)でのみFNトンネリングが起こり、浮遊ゲートから基板部に電子が引き抜かれて書き込み動作が行われる。なお、ここでの計算においては、消去状態におけるメモリセルのしきい値電圧V_(t )を7Vと仮定した。」、
「【0066】以上の説明から分かるように、本実施例のEEPROMでは、各メモリセルのソース/ドレインを構成し且つ隣接メモリセルのソース/ドレインと共有されているN^(+ )拡散層3(第2ビット線RD_(n ))(第3図参照)には、消去、読み出し及び書き込みの全ての動作時において、高電圧をかける必要がないため、非選択セルの書き込みディスターブの発生が防止される。」
と記載され、非選択セルにおいて、非選択セルにFNトンネリングが起こらないように、消去動作時には、6.5MV/cm、5.5MV/cmの電界強度、書き込み動作時には、1MV/cm、5.5MV/cmの電界強度とすることにより、書き込みディスターブの発生を防止することが記載されているものと認められる。
刊行物2には、
「【0016】従来のEEPROMのメモリセルは、消去時の動作でトンネル酸化膜52に高電界が印加され、このとき浮遊ゲート電極54中に蓄積されている電子73がFN(Fowler-Nordheim:ファウラーノルドハイム)トンネリングによって浮遊ゲート電極54側からソース領域60側に放出される。このときのFNトンネリングの発生確率は、浮遊ゲート電極54とトンネル酸化膜52とのバリヤハイト(障壁高さ)に依存しており、バリヤハイトの高い絶縁膜の場合は、絶縁膜に高電界を印加しないとFN電流が流れない。例えば、トンネル酸化膜をSiO_(2 )膜とした場合、SiO_(2 )膜のバリヤハイト(E)は、約3.2eVであり、このときトンネル酸化膜にFN電流が流れるために必要な電界は最低でも7MV/cm(メガボルト/センチメートル)となる。」
と記載され、「トンネル酸化膜」にFN電流を流さないようにするためには、「トンネル酸化膜」にかかる電界は、7MV/cm以下に抑える必要があることが読み取れる。
そして、刊行物3に、「【0022】
【作用】この発明に基づく半導体記憶装置によれば、・・・隣接する電荷蓄積電極の一方に書込みを行なう際に、その他方が非選択の状態にあっても、その非選択の電荷蓄積電極に蓄えられた電子に悪影響を及ぼさないように、・・・したがって、非選択のメモリセルにおける「ドレイン・ディスターブ現象」が効果的に阻止される。」と記載されているとおり、刊行物発明は、非選択のメモリセルにおけるドレインディスターブ現象を阻止するためのものであるから、刊行物発明において、刊行物1及び2に記載された事項を参酌し、ドレイン拡散領域10と、フローティングゲート電極4とのオーバーラップ部分において、半導体記憶装置の非選択時に酸化膜3にかかる最大電界強度を、刊行物1あるいは刊行物2において、トンネル酸化膜にFN電流を流さない電界強度と記載された程度の値である7MV/cm以下となるように設定することは、当業者が、適宜なし得る程度のことに過ぎない。

3-5 独立特許要件についてのむすび
したがって、補正発明は、刊行物1ないし3に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

4.むすび
よって、請求項1についての補正を含む本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するが、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明
平成18年10月20日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし請求項14に係る発明は、平成17年7月26日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし請求項14に記載された事項により特定されるものであり、その請求項1に係る発明(以下、「本願発明」という。)は、請求項1に記載されている事項により特定される以下のとおりのものである。

「【請求項1】 基板(1)上に第1の絶縁膜(2)を介して配置されたフローティングゲート(3)と、
前記フローティングゲート(3)との間に第2の絶縁膜(4)を配して配置されたコントロールゲート(5)、
前記フローティングゲート(3)および前記第1の絶縁膜(2)とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート(5)の一方端に配置されたドレイン(8)と、
少なくとも前記コントロールゲート(5)の他方端に配置されたソース(7)とを備える半導体記憶装置において、
前記第1の絶縁膜(2)は第1の領域と該第1の領域より膜厚が厚い第2の領域とを有し、
前記半導体記憶装置の非選択時において前記ドレイン(8)の内部に延びた空乏層(8a)の前記第1の絶縁膜(2)に終端する位置(A)が、前記第1の領域と前記第2の領域との境界部(B)より前記第2の領域側に位置しており、
前記ドレイン(8)の前記フローティングゲート(3)に対向する表面領域のうち前記空乏層(8a)の伸びた領域以外の領域が、前記第1の絶縁膜(2)の前記第2の領域のみに接し、
前記ドレイン(8)と、前記フローティングゲート(5)との前記オーバーラップ部分において、該半導体記憶装置の非選択時に前記第1の絶縁膜(2)にかかる最大電界強度が7MV/cm以下となるように設定されていることを特徴とする半導体記憶装置。」

第4 刊行物記載発明
刊行物1ないし3に記載された事項及び刊行物3に記載された発明は、上記「第2 3-2.」に記載されたとおりである。

第5 対比
本願発明と刊行物発明とを対比する。
(a)刊行物発明の「p型シリコン基板1」、「酸化膜3」、「フローティングゲート電極4」、「層間絶縁膜5」、「コントロールゲート電極6」、「ドレイン拡散領域10」、「ソース拡散領域8」は、それぞれ、本願発明の「基板(1)」、「第1の絶縁膜(2)」、「フローティングゲート(3)」、「第2の絶縁膜(4)」、「コントロールゲート(5)」、「ドレイン(8)」、「ソース(7)」に相当する。
(b)刊行物発明において、その境界は明確でないにしろ、「酸化膜3」における「フローティングゲート電極4」の中央部付近すなわち「酸化膜3」の膜厚が薄い部分が本願発明の「第1領域」に相当し、「酸化膜3」における「フローティングゲート電極4」の端部付近すなわち「酸化膜3」の膜厚が厚い部分が補正発明の「第2領域」に相当するものと認められる。

したがって、本願発明と刊行物発明とは、
「基板(1)上に第1の絶縁膜(2)を介して配置されたフローティングゲート(3)と、
前記フローティングゲート(3)との間に第2の絶縁膜(4)を配して配置されたコントロールゲート(5)、
前記フローティングゲート(3)および前記第1の絶縁膜(2)とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート(5)の一方端に配置されたドレイン(8)と、
少なくとも前記コントロールゲート(5)の他方端に配置されたソース(7)と、を備える半導体記憶装置において、
前記第1の絶縁膜(2)は、第1の領域と該第1の領域より膜厚が厚い第2の領域とを有した半導体記憶装置。」である点で一致し、以下の点で相違する。

相違点1
本願発明は、「前記半導体記憶装置の非選択時において、前記ドレイン(8)の内部に延びた空乏層(8a)の前記第1の絶縁膜(2)に終端する位置(A)が、前記第1の領域と前記第2の領域との境界部(B)より前記第2の領域側に位置して」いるのに対して、
刊行物発明は、半導体記憶装置の非選択時のドレイン内部における空乏層に関する特定がなされていない点。
相違点2
本願発明は、「前記ドレイン(8)の前記フローティングゲート(3)に対向する表面領域のうち前記空乏層(8a)の伸びた領域以外の領域が、前記第1の絶縁膜(2)の前記第2の領域のみに接し」ているのに対して、
刊行物発明は、そのような構成が特定されていない点。
相違点3
本願発明は、「前記ドレイン(8)と、前記フローティングゲート(3)との前記オーバーラップ部分において、該半導体記憶装置の非選択時に前記第1の絶縁膜(2)にかかる最大電界強度が7MV/cm以下となるように設定されている」のに対して、
刊行物発明は、半導体記憶装置の非選択時に酸化膜3にかかる最大電界強度に関する特定がなされていない点。

第6 当審の判断
各相違点について、以下において検討する。
相違点1及び相違点2について
刊行物3には、従来技術に関して、「【0015】
【発明が解決しようとする課題】上述のフラッシュEEPROMにおいて、図21を参照して、たとえばメモリセル(1)を選択して書込む際には、ドレイン拡散領域32に6?8V、コントロールゲート電極37に10?15V程度の電圧を印加することによって、メモリセル(1)のフローティングゲート電極35に書込みが行なわれる。その後、メモリセル(2)を選択して書込む際にも、メモリセル(2)におけるドレイン拡散領域32およびコントロールゲート電極37に前述と同様の電圧が印加される。このとき、メモリセル(1)とメモリセル(2)とは、ドレイン拡散領域32を共有しており、メモリセル(2)に書込みを行なう際には、ドレイン拡散領域32に6?8Vの電圧が印加される。一方、メモリセル(1)のフローティングゲート電極35には電荷が蓄積されているため、たとえば約-3V程度に帯電している。」
と記載されており、半導体記憶装置の非選択時には、ドレイン拡散領域32に6?8Vが印加され、フローティングゲート電極35は、約-3V程度に帯電していることから、ドレイン拡散領域32とp型シリコン基板31間には逆バイアスがかかっており、その結果、ドレイン拡散領域32の内部には空乏層が延びていることは明らかである。
したがって、刊行物発明である半導体記憶装置は、非選択時においても、「ドレイン拡散領域10」の内部に空乏層が伸びていることは明らかである。
ここで、刊行物3には、
「【0033】その後、図8に示すように、熱酸化処理を行なうことにより、フローティングゲート電極4、コントロールゲート電極6、層間絶縁層5および酸化膜3におけるドレイン拡散領域10側は酸化される。それにより、層間絶縁層5および酸化膜3は成長し、その厚みは増加する。・・・」、
「【0035】次に、図11に示すように、・・・全面に熱酸化処理を施す。それにより、ソース拡散領域8側における酸化膜3および層間絶縁層5も成長し、その厚みは増加する。・・・」、
「【0037】図16は、フローティングゲート電極4のドレイン拡散領域10側の端縁直下における酸化膜3の膜厚t_(1 )が、ソース拡散領域側の端縁直下における酸化膜3の膜厚t_(2 )よりも大きい場合を示している。この場合、図18(図16の誤記と認められる。)に示すように、ドレイン拡散領域10側のn^(+ )不純物拡散領域10_(a)とp^(+ )拡散層10_(b)との界面において、フローティングゲート電極4に最も近い部分における酸化膜3の膜厚t_(3 )は、ソース拡散領域8側のn^(+ )不純物拡散領域8_(a)とフローティングゲート電極4が最も近い部分における酸化膜3の膜厚t_(4 )よりも大きくなるように、酸化量が設定される。」
と記載されており、「酸化膜3の膜厚t_(3 )」は「酸化膜3の膜厚t_(4 )」よりも大きいことから、「酸化膜3の膜厚t_(3 )」は、フローティングゲート電極中央部付近の酸化膜3の膜厚よりも大きいことは明らかである。してみれば、フローティングゲート電極の中央部付近(第1領域)と中央部付近よりも酸化膜3の膜厚が厚い部分(第2領域)の境界は、「酸化膜3の膜厚t_(3)」の位置(すなわち、「ドレイン拡散領域10」側のn^(+ )不純物拡散領域10_(a)とp^(+ )拡散層10_(b)との界面において、「フローティングゲート電極4」に最も近い部分)よりもフローティングゲート電極の中央部寄りにあると言わざるを得ない。
したがって、刊行発明においても、半導体記憶装置の非選択時において、「ドレイン拡散領域10」(n^(+ )不純物拡散領域10_(a))の内部に延びた空乏層の酸化膜3に終端する位置が、第1の領域と第2の領域との境界部より第2の領域側に位置しているものと認められる。
また、刊行物発明において、「ドレイン拡散領域10」(n^(+)不純物拡散領域10_(a))のフローティングゲート電極4に対向する表面領域のうち空乏層の延びた領域以外の領域が、酸化膜3の第2の領域にのみに接している(すなわち、第1の領域には接していない)ことは、明らかである。
したがって、相違点1及び2は実質的なものではない。

相違点3について
刊行物1には、「【0061】故に、この(3)式から、選択セルM_(12)、非選択セルM_(11)、M_(22)のトンネル酸化膜にかかる電界強度は、夫々、11.5MV/cm、6.5MV/cm、5.5MV/cmと計算され、選択セルM_(12)でのみFNトンネリングが生じ、基板部から浮遊ゲートに電子が注入されて消去動作の行われることが分かる。」、
「【0065】この書き込み動作時において、選択されたメモリセルM_(12)の制御ゲート(ワード線4)と基板部(Pウェル16)との間には高電界が印加されるが、この時にトンネル酸化膜(第1ゲート絶縁膜13)(第3図参照)にかかる電界強度を、消去動作時と同様に、(3)式を用いて、選択セルM_(12)、非選択セルM_(11)、M_(22)につき計算すると、夫々、10MV/cm、1MV/cm、5.5MV/cmとなり、選択セルM_(12)でのみFNトンネリングが起こり、浮遊ゲートから基板部に電子が引き抜かれて書き込み動作が行われる。なお、ここでの計算においては、消去状態におけるメモリセルのしきい値電圧V_(t )を7Vと仮定した。」、
「【0066】以上の説明から分かるように、本実施例のEEPROMでは、各メモリセルのソース/ドレインを構成し且つ隣接メモリセルのソース/ドレインと共有されているN^(+ )拡散層3(第2ビット線RD_(n ))(第3図参照)には、消去、読み出し及び書き込みの全ての動作時において、高電圧をかける必要がないため、非選択セルの書き込みディスターブの発生が防止される。」
と記載され、非選択セルにおいて、非選択セルにFNトンネリングが起こらないように、消去動作時には、6.5MV/cm、5.5MV/cmの電界強度、書き込み動作時には、1MV/cm、5.5MV/cmの電界強度とすることにより、書き込みディスターブの発生を防止することが記載されているものと認められる。
刊行物2には、
「【0016】従来のEEPROMのメモリセルは、消去時の動作でトンネル酸化膜52に高電界が印加され、このとき浮遊ゲート電極54中に蓄積されている電子73がFN(Fowler-Nordheim:ファウラーノルドハイム)トンネリングによって浮遊ゲート電極54側からソース領域60側に放出される。このときのFNトンネリングの発生確率は、浮遊ゲート電極54とトンネル酸化膜52とのバリヤハイト(障壁高さ)に依存しており、バリヤハイトの高い絶縁膜の場合は、絶縁膜に高電界を印加しないとFN電流が流れない。例えば、トンネル酸化膜をSiO_(2 )膜とした場合、SiO_(2 )膜のバリヤハイト(E)は、約3.2eVであり、このときトンネル酸化膜にFN電流が流れるために必要な電界は最低でも7MV/cm(メガボルト/センチメートル)となる。」
と記載され、「トンネル酸化膜」にFN電流を流さないようにするためには、「トンネル酸化膜」にかかる電界は、7MV/cm以下に抑える必要があることが読み取れる。
そして、刊行物3に、「【0022】
【作用】この発明に基づく半導体記憶装置によれば、・・・隣接する電荷蓄積電極の一方に書込みを行なう際に、その他方が非選択の状態にあっても、その非選択の電荷蓄積電極に蓄えられた電子に悪影響を及ぼさないように、・・・したがって、非選択のメモリセルにおける「ドレイン・ディスターブ現象」が効果的に阻止される。」と記載されているとおり、刊行物発明は、非選択のメモリセルにおけるドレインディスターブ現象を阻止するためのものであるから、刊行物発明において、刊行物1及び2に記載された事項を参酌し、ドレイン拡散領域10と、フローティングゲート電極4とのオーバーラップ部分において、半導体記憶装置の非選択時に酸化膜3にかかる最大電界強度を、刊行物1あるいは刊行物2において、トンネル酸化膜にFN電流を流さない電界強度と記載された程度の値である7MV/cm以下となるように設定することは、当業者が、適宜なし得る程度のことに過ぎない。

したがって、本願発明は、刊行物1ないし3に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。

第7 むすび
以上のとおりであるから、本願は、他の請求項について検討するまでもなく、特許法第29条第2項の規定により拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2009-05-27 
結審通知日 2009-06-02 
審決日 2009-06-15 
出願番号 特願平10-17445
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 573- Z (H01L)
P 1 8・ 572- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 井原 純  
特許庁審判長 河合 章
特許庁審判官 北島 健次
小野田 誠
発明の名称 半導体記憶装置  
代理人 碓氷 裕彦  
代理人 伊藤 高順  
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