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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1201461 |
| 審判番号 | 不服2006-13840 |
| 総通号数 | 117 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2009-09-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2006-06-29 |
| 確定日 | 2009-07-29 |
| 事件の表示 | 特願2001-214215「半導体メモリ装置、メモリシステム、及びメモリデータアクセス方法」拒絶査定不服審判事件〔平成14年 4月12日出願公開、特開2002-109882〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成13年7月13日(パリ条約による優先権主張2000年8月5日、大韓民国)の出願であって、平成18年3月28日付けで拒絶査定がなされ、これに対し、同年6月29日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成20年8月5日付けで審尋がなされ、同年11月25日に回答書が提出されたものである。 2.本願発明 まず、平成18年6月29日付けの手続補正が適法であるとして検討を進めると、本願の請求項1ないし9に係る発明は、平成18年6月29日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし9に記載された事項により特定されるとおりのものであり、その請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載された事項により特定される以下のとおりのものである。 「【請求項1】 メモリコントローラにより制御される半導体メモリ装置において、 前記メモリコントローラからロウアドレスストローブのための第1チップ選択信号を受信する第1チップ選択信号入力ピンと、 前記メモリコントローラからカラムアドレスストローブのための第2チップ選択信号を受信する第2チップ選択信号入力ピンと、 前記メモリコントローラからロウ命令を受信するロウ命令入力ピンと、 前記メモリコントローラからカラム命令を受信するカラム命令入力ピンと、 前記メモリコントローラからロウアドレスを受信する複数のロウアドレス入力ピンと、 前記メモリコントローラからカラムアドレスを受信する複数のカラムアドレス入力ピンとを備え、 前記ロウ命令は前記第1チップ選択信号に同期して入力され、前記カラム命令は前記第2チップ選択信号に同期して入力され、 前記ロウ命令は、第1論理レベルであるときにアクティブ動作を指示し、第2論理レベルであるときにプリチャージ動作を指示し、前記カラム命令は、第1論理レベルであるときに読み出し動作を指示し、第2論理レベルであるときに書込み動作を指示することを特徴とする半導体メモリ装置。」 3.刊行物に記載された発明 刊行物1:特開平10-65124号公報 原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平10-65124号公報(以下、「刊行物1」という。)には、図29、図30、図32、図34、図45とともに以下の事項が記載されている。 「【0113】[メモリマクロ]《1.メモリマクロの構成及びメモリマクロの応用例》図29にはメモリマクロMMACROの構成とメモリマクロMMACROの画像処理LSIへの適用例が示される。図29に示される半導体集積回路SICは、論理回路ブロックLOGICとメモリマクロMMACROとを1個の単結晶シリコンの半導体基板上に形成される。かかる半導体集積回路SICは、特に制限されないが、樹脂封止(プラスチックパッケージに封止)される。図29に示されるモジュールや回路の配置及び配線は半導体チップ上の配置(レイアウト)と概ね対応している。なお、論理回路ブロックLOGICは、図1のLSI-A又はLSI-Bの論理回路LC、転送回路TG及び制御回路CCに対応する。 【0114】《1.1 メモリマクロの構成》メモリマクロMMACROの特長は、それぞれ機能の異なる複数の種類のモジュールの組み合わせで構成されていることである。メモリマクロMMACROは、図29の横方向に並べて配置された複数のバンクモジュールBANK(BANK-0?BANK-n)と、複数のバンクモジュールに対して共通にされたアンプモジュールAMPと、同様に共通にされた電源モジュールPSの3種類のモジュールから構成される。」 「【0128】《1.2 メモリマクロの動作モード》メモリマクロMMACROの外部信号と動作モードの関係が図30に示される。メモリマクロMMACROは、クロック信号CLKに同期してデータの入出力、アドレスの入力及び制御信号の入力が行われる。ここでAiはアドレス信号であり、XデコーダXDに入力されるXアドレスAXijとYデコーダYD入力されるYアドレスAYiを含む。従ってメモリマクロMMACROは、従来の汎用DRAMのようなアドレス信号がX系(ロウ系)とY系(カラム系)とでマルチプレクスされるいわゆるアドレスマルチプレクス方式をとるのではなくアドレスノンマルチプレクス方式をとる。 【0129】バンクモジュルBANKを選択するロー系バンクアドレスRiとカラム系バンクアドレスCiは、バンクモジュール数が可変とされることに応じて、各々のバンクモジュールBANKに固有の信号とされる。同一バンクモジュールBANK内におけるロー系、カラム系のコマンド信号の区別は、それぞれロー系バンクアドレスRiとカラム系バンクアドレスCiで行なわれる。制御信号としては、CR、CC、RW、ACの4つがある。DQijは入出力用のI/O信号である。バイト制御信号BEiは、データ入出力線をバイトごとに独立に制御する信号で、これにより並列に読み書きするデータの量を1バイトから最大iバイトまでの範囲でバイト単位で増減できる。 【0130】バンクモジュールBANKの活性(Bank Active)、閉鎖(Bank Close)は、クロック信号CLKの立ち上がりエッジでCR、ACとアドレス信号Aiを取り込むことにより行なわれるう。バンクモジュールBANKは、CR="H" (High level)、AC="H"で活性、CR="H"、AC="L"(Low level) で閉鎖となる。このとき、取り込むアドレス信号Aiはロー系のみとされ、かかるロー系バンクアドレスRiによってバンクモジュールBANKの選択、アドレス信号Aiでワード線Wの選択が行なわれる。図30のタイミングないしは状態S0は、バンクモジュールBANKの閉鎖状態を示している。状態S1はバンクモジュールBANKの活性状態を示している。また、状態S2は読み出し又は書き込み状態を示している。 【0131】なお、図30に示されるLA2は、バンクモジュールBANKの活性コマンド入力から読み出し又は書き込みコマンドが入力可能なクロック数を示す。LAは、活性化されている同一バンクモジュールBANKでXアドレスを変更してから読み出し又は書き込みコマンドが入力可能なクロック数を示す。LRは、読み出し又は書き込みコマンド入力からバンクモジュールBANKの閉鎖コマンド入力可能クロック数を示す。 【0132】図30の下部には、カラム系の制御信号と動作モードに関係するタイミングチャートが示されている。こちらはクロック信号CLKの立ち上がりエッジでCC、BEi、RWとカラム系アドレス信号(上記アドレス信号Aiの残りとカラム系バンクアドレスCi)を取り込み、読み出し/書き込みを制御する。本実施の形態において読み出しコマンドを受けてからデータが出力されるまでのクロック数すなわちレイテンシ(Read latency)は2、書き込みコマンドを受けてから書き込みデータを入力するまでのレイテンシ(Write latency)は1である。これより、カラム系の制御信号は連続した読み出し、連続した書き込み、或いは書き込みから読み出し移る際にはノーオペレーション状態(Nop状態)を経由せずノンウエイトで入力できるが、読み出しから書き込みに移る際には一度Nop状態にする必要がある。なお、レイテンシについては上記のものが最適である訳では無く、システムの構成に応じて適当に変更することができる。 【0133】これまでは、説明を簡単にするため同一バンクにのみ着目していた。同一バンクでは、バンク活性化後ある一定時間待って読み出し書き込み動作を行う必要がある。しかし、複数のバンクに着目すれば、バンクの活性化と読み出し書き込み動作を同時に行うことができる。たとえば、i番目のバンクに活性化コマンド(CR、AC、Ri)を投入し、同時に既に活性化されたj番目のバンクに読み出し書き込みコマンド(CC、Cj)を投入することにより、i番目のバンクの活性化とj番目のバンクからの読み出し書き込みを同時に行うことができる。これにより論理部のデータ待ち時間が少なくなりより高速にデータ処理を行うことが可能となる。また、全バンクを活性化しておき、その後任意のバンクに読み出し書き込みコマンドを投入することもできる。これにより異なる複数のバンクにまたがるデータを1サイクルごとに連続的に出力できるので、より複雑な演算を高速に行うことが可能になる。 【0134】上記のように同一メモリマクロMMACRO内の複数のバンクを用いた動作の一例として、図45に異なるバンクのデータを連続して読み出す場合のタイミングチャートが示される。ここでは、同一のメモリマクロMMACROに8つのバンクモジュールBANKがあるとして説明するがバンクモジュールBANKの数が8でない場合も同様である。また、ここでは読み出し動作について説明するが、書き込み動作、あるいは両者が混合した場合についてもこれまで説明してきた内容をもとに容易にタイミングチャートを構成できる。 【0135】図45においてまず、はじめの8つのサイクルで8つのバンク(#0から#7)が順番に活性化されるように、バンク活性コマンドが投入される。図45でActiveと表示された部分に対応する。すなわち、ロー系のバンクアドレスRiを切り換えながらコマンド(CR, AC)とワード線を選択するロー系アドレスAiとが投入される。 【0136】バンク#0の活性化からインターバルLA2以上が経過したサイクルCY0からバンク#0、#1、・・・、#7の順番に読み出されるように、読み出しコマンドが入力される。図45でActive+Readと表示された部分に対応する。すなわち、カラム系のバンクアドレスCiを切り換えながらコマンド(CC, RW, BEi)とデータ線を選択するカラム系アドレスAiが投入される。ここではLA2は7クロック以下と仮定したので、サイクルCY0では、バンク#7にバンク活性コマンドが投入されると同時にバンク#0に読み出しコマンドが入力可能とされる。」 「【0141】《1.4 バンク制御回路》図32には図29に示された実施の形態のバンク制御回路BNKCNT-1の動作波形が示される。バンク制御回路BNKCNT-1の特長は、ロー系バンクアドレスRiと制御信号CR, ACを受けてビット線プリチャージ、ワード線選択、センスアンプ起動等の一連のメモリセルの読み出し動作に必要な信号を自動的に発生することである。すなわち、イベント・ドリブン型で制御が行われている。以下に動作を説明する。 【0142】(1)バンクモジュールBANKの閉鎖の場合 まず、CR="H"、AC="L"、Ri="H"のバンクモジュールBANKの閉鎖の場合を考える。CR="H"、AC="L"の状態でクロック信号CLKが立ち上がると主制御回路MAINCNT内でバンク閉鎖フラグDCS が立ち上がる。バンク閉鎖フラグDCSは各バンクモジュールBANKに入力される。このときロー系バンクアドレスRi="H"としたバンクモジュールBANKの中でロー系バンク選択信号iRiが立ち上がる。ロー系バンク選択信号iRiとバンク閉鎖フラグDCSの論理積はセット/リセットフリップフロップRS-1のセット端子Sに入力されているのでロー系バンクアドレスRi="H"となっているバンクモジュールBANKのセット/リセットフリップフロップRS-1の出力STiが"H"となる。 【0143】一方上記の論理積の結果はもう一つのセット/リセットフリップフロップRS-2のリセット端子に論理和回路を通して入力されているので、その出力WLPiは"L"となる。WLPiが"L"となることによってまずバンク制御回路BNKCNT-1内のXデコーダXDの出力とYデコーダYDのゲート信号YGが"L"となり、続いてワードドライバWD出力(ワード線W)が"L"となりメモリセルをビット線B、/Bから切り離す。 【0144】次にNチャネルセンスアンプ起動信号FSAが"L"、 Pチャネルセンスアンプ起動信号FSABが"H"となりセンスアンプSAは動作を停止する。ここで、ダミーワード線DWLはワード線Wと同じ遅延時間を持つ遅延素子で、これによりセンスアンプSAをワード線Wのレベルが十分に低くなってから停止させることができる。これはセンスアンプSAが停止することによりビット線B、/Bの信号レベルが低下し、メモリセルへの再書き込みレベルが低下するのを防ぐためである。 【0145】続いてバンクモジュールBANK上部のバンク制御回路BNKCNT-2に設けたレベルセンス回路がNチャネルセンスアンプ起動信号FSAの"L"を検出して出力REが"L"になる。この信号はバンクモジュールBANKの下部のバンク制御回路BNKCNT-1内のプリチャージ信号発生回路XPCに入力されその出力のビット線プリチャージ信号FPCが"H"になる。ビット線プリチャージ信号FPCはビット線B、/Bに設けられたプリチャージ回路PCに入力されビット線B、/Bはプリチャージ状態になる。ここまでの一連の状態をS0と名付ける。」 「【0156】図34には上記カラム系信号のタイミングチャートが示される。クロック信号CLKの立ち上がりで、書き込みコマンド(CC="H", RW="L")及びバイト制御信号(BEi="H")が入力されると、ライト制御信号WAiはHとされスイッチSW1は導通状態にされる。また、このときグローバルビット線プリチャージ制御信号IOEQiBはHとされ、グローバルビット線GBL-I0、/GBL-i0はハイインピーダンス状態にされる。一方、リードイネーブル信号MAG1、メインアンプイネーブル信号MA1、メインアンププリチャージ制御信号MAEQiB及び出力バッファイネーブル信号DOEiはLとされ、読み出し回路RAは非活性化される。その後、ライト制御信号WAi及びグローバルビット線プリチャージ制御信号IOEQiBはLにされる。 【0157】次にクロック信号CLKの立ち上がりで、読み出しコマンド(CC="H", RW="H")及びバイト制御信号(BEi="H")が入力されると、上記で説明した制御信号が図34に示されるように切り替わる。すなわち、グローバルビット線プリチャージ制御信号IOEQiBはLからHにされ、グローバルビット線GBL-I0、/GBL-i0はプリチャージ状態からハイインピーダンス状態にされる。その後、リードイネーブル信号MAG1及びメインアンププリチャージ制御信号MAEQiBがLからHにされ、読み出し回路RAがグローバルビット線GBL-I0、/GBL-I0とスイッチSW2を介して接続される。読み出しデータをグローバルビット線GBL-I0、/GBL-I0から読み出し回路RAに読み出した後、リードイネーブル信号MAG1がHからLにされ、読み出し回路RAがグローバルビット線GBL-I0、/GBL-I0から切り離される。その後、メインアンプイネーブル信号MA1がHからLにされ、読み出したデータがメインアンプで増幅され、 NAND回路N1とN2から成るラッチ回路にラッチされる。最後に、出力バッファイネーブル信号DOEiがLからHにされ、DOEi="H"の期間にデータが出力バッファ回路TI1からメモリマクロMMACROの外に読み出される。"Byte dis."はBEi="L"であり、該DQ-I0?DQ-i7は非選択のバイトであることを示している。」 「【0168】《1.10 論理回路ブロック》図29に示される論理回路ブロックLOGICは、画像データの演算処理、画像メモリ(メモリマクロMMACRO)への描画、画像メモリから表示装置への読み出し等の機能の処理を行うのに好適な構成にされている。 【0169】図示の論理回路ブロックLOGICは、メモリマクロMMACROにアドレス信号Ai、ロー系バンクアドレスRi、カラム系バンクアドレスCi、データ入出力線DQ-i0?DQ-i7、制御信号CC、AC、CR、RW、バイト制御信号BEi、クロック信号CLK等を供給する。さらに、論理回路ブロックLOGICは、メモリマクロMMACROにリフレッシュ動作の指示及びリフレッシュアドレスを前記制御線、アドレス信号等を用いて与える。」 なお、0169段落に「論理回路ブロックLOGICは、メモリマクロMMACROにアドレス信号Ai、ロー系バンクアドレスRi、カラム系バンクアドレスCi、データ入出力線DQ-i0?DQ-i7、制御信号CC、AC、CR、RW、バイト制御信号BEi、クロック信号CLK等を供給する。」と記載されるように、「論理回路ブロックLOGIC」から出力される「アドレス信号Ai」及び「制御信号CC、AC、CR、RW」は「メモリマクロMMACRO」に供給されているが、0114段落に「メモリマクロMMACROは、図29の横方向に並べて配置された複数のバンクモジュールBANK(BANK-0?BANK-n)と、・・・から構成される。」と記載されるように「メモリマクロMMACRO」内には複数の「バンクモジュールBANK(BANK-0?BANK-n)」が配置されており、0133段落に「たとえば、i番目のバンクに活性化コマンド(CR、AC、Ri)を投入し、同時に既に活性化されたj番目のバンクに読み出し書き込みコマンド(CC、Cj)を投入することにより、i番目のバンクの活性化とj番目のバンクからの読み出し書き込みを同時に行うことができる。」と記載されていることから、「メモリマクロMMACRO」内のそれぞれの「バンクモジュールBANK(BANK-0?BANK-n)」が「アドレス信号Ai」及び「制御信号CC、AC、CR、RW」を受信していること、及び、それによって「バンクモジュールBANK(BANK-0?BANK-n)」が制御されていることは明らかである。 したがって、刊行物1には、以下の発明(以下、「刊行物発明」という。)が記載されている。 「論理回路ブロックLOGICにより制御されるバンクモジュールBANK(BANK-0?BANK-n)において、 前記論理回路ブロックLOGICから制御信号CRを受信し、 前記論理回路ブロックLOGICから制御信号CCを受信し、 前記論理回路ブロックLOGICから制御信号ACを受信し、 前記論理回路ブロックLOGICから制御信号RWを受信し、 前記論理回路ブロックLOGICからXアドレスAXijとYアドレスAYiを含むアドレス信号Aiを受信し、 クロック信号CLKの立ち上がりエッジでCR、ACとアドレス信号Aiを取り込み、 バンクモジュールBANKは、CR="H"、AC="H"で活性、CR="H"、AC="L"で閉鎖となり、 クロック信号CLKの立ち上がりエッジでCC、BEi、RWとカラム系アドレス信号(上記アドレス信号Aiの残りとカラム系バンクアドレスCi)を取り込み、 書き込みコマンド(CC="H", RW="L")及びバイト制御信号(BEi="H")が入力されるか、読み出しコマンド(CC="H", RW="H")及びバイト制御信号(BEi="H")が入力されることにより読み出し/書き込みを制御するバンクモジュールBANK(BANK-0?BANK-n)。」 4.対比 本願発明と刊行物発明とを対比する。 (a)刊行物発明の「論理回路ブロックLOGIC」、「バンクモジュールBANK(BANK-0?BANK-n)」は、各々本願発明の「メモリコントローラ」、「半導体メモリ装置」に相当する。 (b)刊行物1の0130段落に「バンクモジュールBANKは、CR="H" (High level)、AC="H"で活性、CR="H"、AC="L"(Low level) で閉鎖となる。このとき、取り込むアドレス信号Aiはロー系のみとされ、かかるロー系バンクアドレスRiによってバンクモジュールBANKの選択、アドレス信号Aiでワード線Wの選択が行なわれる。」と記載されており、ロー系のアドレス信号Aiは制御信号CRが"H"となることによって取り込まれているから、制御信号CRはロウアドレスストローブ信号として機能していると解される。 したがって、刊行物発明の「論理回路ブロックLOGICから制御信号CRを受信」することは、本願発明の「前記メモリコントローラからロウアドレスストローブのための第1チップ選択信号を受信」することに相当する。 (c)刊行物1の0132段落に「図30の下部には、カラム系の制御信号と動作モードに関係するタイミングチャートが示されている。こちらはクロック信号CLKの立ち上がりエッジでCC、BEi、RWとカラム系アドレス信号(上記アドレス信号Aiの残りとカラム系バンクアドレスCi)を取り込み、読み出し/書き込みを制御する。」と記載されており、また、図30において、CC="H"となるタイミングでAi,Ciが与えられていることから、制御信号CCはカラムアドレスストローブ信号として機能していると解される。 したがって、刊行物発明の「論理回路ブロックLOGICから制御信号CCを受信」することは、本願発明の「前記メモリコントローラからカラムアドレスストローブのための第2チップ選択信号を受信」することに相当する。 (c)刊行物1の0130段落に「バンクモジュールBANKの活性(Bank Active)、閉鎖(Bank Close)は、クロック信号CLKの立ち上がりエッジでCR、ACとアドレス信号Aiを取り込むことにより行なわれるう。バンクモジュールBANKは、CR="H" (High level)、AC="H"で活性、CR="H"、AC="L"(Low level) で閉鎖となる。」と記載されている(なお、「行われるう。」は「行われる。」の誤記であることは明らかである。)。どちらの場合においても、制御信号CRはともに"H"レベルであるから、制御信号ACが"H"レベルか"L"レベルであるかによって、活性(Bank Active)とするか閉鎖(Bank Close)とするかが決定していると解される。なお、刊行物1の0142ないし0145段落に「まず、CR="H"、AC="L"、Ri="H"のバンクモジュールBANKの閉鎖の場合を考える。・・・ビット線プリチャージ信号FPCはビット線B、/Bに設けられたプリチャージ回路PCに入力されビット線B、/Bはプリチャージ状態になる。ここまでの一連の状態をS0と名付ける。」と記載されていることから、閉鎖(Bank Close)の際にはプリチャージが行われていることは明らかである。 また、刊行物1の0130段落に「クロック信号CLKの立ち上がりエッジでCR、ACとアドレス信号Aiを取り込む」と記載されており、制御信号CR、ACは同じタイミングで入力されている。 これらのことから、刊行物発明の「論理回路ブロックLOGICから制御信号ACを受信」することは、本願発明の「前記メモリコントローラからロウ命令を受信」することに相当し、刊行物発明の「バンクモジュールBANKの活性(Bank Active)、閉鎖(Bank Close)は、クロック信号CLKの立ち上がりエッジでCR、ACとアドレス信号Aiを取り込むことにより行なわれ、」は、本願発明の「前記ロウ命令は前記第1チップ選択信号に同期して入力され、」に相当し、また、刊行物発明の「バンクモジュールBANKは、CR="H"、AC="H"で活性、CR="H"、AC="L"で閉鎖となり、」は本願発明の「前記ロウ命令は、第1論理レベルであるときにアクティブ動作を指示し、第2論理レベルであるときにプリチャージ動作を指示し、」に相当する。 (d)刊行物1の0156段落に「書き込みコマンド(CC="H", RW="L")」、0157段落に「読み出しコマンド(CC="H", RW="H")」と記載されており、どちらのコマンドにおいても制御信号CCは"H"レベルであるから、制御信号RWが"H"レベルか"L"レベルであるかによって、書き込みコマンドか読み出しコマンドかが決定していると解される。 また、刊行物1の0132段落に「クロック信号CLKの立ち上がりエッジでCC、BEi、RWとカラム系アドレス信号(上記アドレス信号Aiの残りとカラム系バンクアドレスCi)を取り込み、読み出し/書き込みを制御する。」と記載されており、制御信号CCとRWは同じタイミングで入力されている。 これらのことから、刊行物発明の「前記論理回路ブロックLOGICから制御信号RWを受信」することは、本願発明の「前記メモリコントローラからカラム命令を受信」することに相当し、刊行物発明の「クロック信号CLKの立ち上がりエッジでCC、BEi、RWとカラム系アドレス信号(上記アドレス信号Aiの残りとカラム系バンクアドレスCi)を取り込み、」は、本願発明の「前記カラム命令は前記第2チップ選択信号に同期して入力され、」に相当し、また、刊行物発明の「書き込みコマンド(CC="H", RW="L")及びバイト制御信号(BEi="H")が入力されるか、読み出しコマンド(CC="H", RW="H")及びバイト制御信号(BEi="H")が入力されることにより読み出し/書き込みを制御する」は、本願発明の「前記カラム命令は、第1論理レベルであるときに読み出し動作を指示し、第2論理レベルであるときに書込み動作を指示する」に相当する。 (e)刊行物1の0128段落に「ここでAiはアドレス信号であり、XデコーダXDに入力されるXアドレスAXijとYデコーダYD入力されるYアドレスAYiを含む。」と記載されており、XアドレスAXijがXデコーダXDに入力されているから、刊行物発明の「アドレス信号Ai」中の「XアドレスAXij」は、本願発明の「ロウアドレス」に相当し、YアドレスAYiがYデコーダYDに入力されているから、刊行物発明の「アドレス信号Ai」中の「YアドレスAYi」は、本願発明の「カラムアドレス」に相当する。 これらのことから、刊行物発明の「前記論理回路ブロックLOGICからXアドレスAXijとYアドレスAYiを含むアドレス信号Aiを受信」することは、本願発明の「前記メモリコントローラからロウアドレスを受信」すること、及び「前記メモリコントローラからカラムアドレスを受信」することに相当する。 したがって、本願発明と刊行物発明は、 「メモリコントローラにより制御される半導体メモリ装置において、 前記メモリコントローラからロウアドレスストローブのための第1チップ選択信号を受信し、 前記メモリコントローラからカラムアドレスストローブのための第2チップ選択信号を受信し、 前記メモリコントローラからロウ命令を受信し、 前記メモリコントローラからカラム命令を受信し、 前記メモリコントローラからロウアドレスを受信し、 前記メモリコントローラからカラムアドレスを受信し、 前記ロウ命令は前記第1チップ選択信号に同期して入力され、前記カラム命令は前記第2チップ選択信号に同期して入力され、 前記ロウ命令は、第1論理レベルであるときにアクティブ動作を指示し、第2論理レベルであるときにプリチャージ動作を指示し、前記カラム命令は、第1論理レベルであるときに読み出し動作を指示し、第2論理レベルであるときに書込み動作を指示する半導体メモリ装置。」である点で一致し、以下の点で相違する。 [相違点] 本願発明は、「半導体メモリ装置」が、「第1チップ選択信号入力ピン」、「第2チップ選択信号入力ピン」、「ロウ命令入力ピン」、「カラム命令入力ピン」、「複数のロウアドレス入力ピン」及び「複数のカラムアドレス入力ピン」を備えるのに対して、刊行物発明は、「バンクモジュールBANK」がそれらのピンを備えることが特定されていない点。 5.相違点の検討 以下、相違点について検討する。 刊行物1の0113段落に「図29に示される半導体集積回路SICは、論理回路ブロックLOGICとメモリマクロMMACROとを1個の単結晶シリコンの半導体基板上に形成される。」と記載されているが、各入出力ピンを用いることは記載されていない。 しかし、メモリコントローラと半導体メモリ装置を別体に設けてその間を各入出力ピンを用いて接続することは、例えば以下の周知文献1、2に記載されるように従来周知の技術事項であるから、刊行物発明において、「論理ブロックLOGIC」と「バンクモジュールBANK」を別体とし、「バンクモジュールBANK」が各制御信号CR,CC,AC,RW、XアドレスAXijとYアドレスAYiを含むアドレス信号Aiのそれぞれを入力ピンを介して受信する構成とすること、すなわち、本願発明の如く、「半導体メモリ装置」が、「第1チップ選択信号入力ピン」、「第2チップ選択信号入力ピン」、「ロウ命令入力ピン」、「カラム命令入力ピン」、「複数のロウアドレス入力ピン」及び「複数のカラムアドレス入力ピン」を備える構成とすることは、当業者が容易に想到し得た事項である。 周知文献1:特開平1-269294号公報 「従来のこの種のダイナミック型ランダムアクセスメモリのリフレッシュ制御方式を図面を用いて説明する。第2図に示すのが、典型的なダイナミック型256kbiｔｘ1biｔ構成のランダムアクセスメモリチップの外観図であり、第3図が当該メモリチップのピンの名称と機能とを夫々対応して示すものである。例えば、物理ピン番号1はピン名称A8であり、これは9ビツトからなるアドレスのうちの1ビツトの入力ピンである。 このメモリは/RAS、/CAS、/WEの3つの制御入力ピンを持っており、この3つの制御ピンの組合せによって4つの動作モードすなわち、ライトモード、リードモード、リフレッシュモード、スタンバイモードを選択するようになっている。」(第1頁右下欄第1ないし14行。なお、/RAS、/CAS、/WEは、それぞれ、RAS、CAS、WEの上に￣を記載したものを意味する。) 「これらの条件を満たすダイナミック型ランダムアクセスメモリを主記憶とする情報処理装置の例を第8図に示す。 この情報処理装置はダイナミック型ランダムアクセスメモリを主記憶9とし、その主記憶9に格納された命令語によって、同じく主記憶9に格納されたデータの処理を行なうプロセッサ8と、このプロセッサ8から出された読出しまたは書込み指示信号から、主記憶9のリード/ライト/リフレッシュサイクルのタイミングを発生するメモリコントローラ10とからなっている。」(第2頁右上欄第17行ないし左下欄第7行) 周知文献2:特開昭61-122996号公報 「第1図には本発明を用いた半導体メモリデバイスが示されており、このデバイスはダイナミック1-トランジスタメモリセルのアレイ(配列)11を含むシリコンチップ10の中に形成されている。」(第5頁右上欄第12ないし16行) 「9つのアドレス入力端子18から成る1組がライン19によって行及び列のバッファ13及び16へ接続される。」(第5頁左下欄第15ないし18行) 「/RAS及び/CAS信号は端子20によって読取り/書込みコントロール/Wと共にチップへ加えられ、これらの信号はすべて、内部クロックのすべてを生み出すクロック発生器21へ接続される。」(第5頁右下欄第3ないし7行。なお、/RAS、/CAS、/Wは、それぞれ、RAS、CAS、Wの上に￣を記載したものを意味する。) 「半導体チップ10は第2図に示されている様に16ピンのデュアルインラインパッケージ28の中にマウントされている。チップ10の上のボンディングパッドは、標準的なやり方に従って、ワイヤによって16本のピン29の為の内部パッドへ接続される。」(第5頁右下欄第16行ないし第6頁左上欄第2行) 「第4図には第1図のメモリデバイスを使用したマイクロプロセッサシステムが図示されている。」(第6頁右上欄第12ないし13行) 「8つのメモリチップ10はメモリコントローラ31及びアドレスバス32を通じてマイクロプロセッサ30へ結合されたアドレス端子18を有している。」(第6頁左下欄第3ないし6行) 「マイクロプロセッサ又は38のコントロール出力34はメモリチップ10のコントロール信号/RAS、/CAS、及び/Wを生み出す為に用いられ、コントローラ31の中のデータラッチ33の為のコントロールを行なう。」(第6頁右下欄第5ないし9行) よって、本願発明は、従来周知の技術事項を勘案することにより刊行物1に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 以上、平成18年6月29日付けの手続補正が適法であるとして検討したが、仮に平成18年6月29日付けの手続補正が適法でなく、却下されるものとすると、本願の請求項1ないし9に係る発明は、平成18年2月21日付けの手続補正により補正された特許請求の範囲の請求項1ないし9に記載された事項により特定されるとおりのものとなる。しかし、平成18年6月29日付けの手続補正においては、特許請求の範囲の請求項1は補正されていないから、補正の却下後の本願の請求項1に係る発明は、本願発明と全く同一であり、上において検討したとおり、従来周知の技術事項を勘案することにより刊行物1に記載された発明に基づいて当業者が容易に発明することができたものである。 したがって、仮に平成18年6月29日付けの手続補正が適法でなく、却下すべきものであったとしても、補正の却下後の本願の請求項1に係る発明は、特許法第29条第2項の規定により特許を受けることができない。 以上、検討したとおり、平成18年6月29日付けの手続補正が適法であるか否かにかかわらず、本願の請求項1に係る発明は、特許法第29条第2項の規定により特許を受けることができない。 6.むすび 以上のとおりであるから、本願は、他の請求項について検討するまでもなく拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2009-02-13 |
| 結審通知日 | 2009-02-17 |
| 審決日 | 2009-03-13 |
| 出願番号 | 特願2001-214215(P2001-214215) |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光 |
| 特許庁審判長 |
河合 章 |
| 特許庁審判官 |
北島 健次 加藤 俊哉 |
| 発明の名称 | 半導体メモリ装置、メモリシステム、及びメモリデータアクセス方法 |
| 代理人 | 渡邊 隆 |
| 代理人 | 実広 信哉 |
| 代理人 | 志賀 正武 |
| 代理人 | 村山 靖彦 |