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審決分類 審判 査定不服 特17 条の２ 、４ 項補正目的 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1202953
審判番号 不服2007-1750  
総通号数 118 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-10-30 
種別 拒絶査定不服の審決 
審判請求日 2007-01-18 
確定日 2009-08-27 
事件の表示 平成10年特許願第193824号「半導体装置」拒絶査定不服審判事件〔平成12年 1月28日出願公開、特開2000- 30436〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成10年7月9日の出願であって、平成18年11月27日付けで拒絶査定がなされ、これに対し、平成19年1月18日に拒絶査定に対する審判請求がなされるとともに、同年2月19日付けで手続補正がなされ、その後当審において、平成21年1月14日付けで審尋がなされ、同年2月26日に回答書が提出されたものである。

2.平成19年2月19日付けの手続補正(以下、「本件補正」という。)について
[補正の却下の決定の結論]
平成19年2月19日付けの手続補正を却下する。
[理由]
(1)本件補正の内容
本件補正は、補正前の特許請求の範囲の請求項1ないし8を補正後の特許請求の範囲の請求項1ないし7と補正するものであって、補正前の特許請求の範囲の請求項1ないし8、及び、補正後の特許請求の範囲の請求項1ないし7は以下のとおりである。

(補正前)
「【請求項1】 複数のメモリセルが接続されるローカルビット線と、該ローカルビット線に電位を与えるグローバルビット線及びリセット電位線とを備え、入力信号の電圧レベルに応じて該ローカルビット線のリセットを行う半導体装置において、
該ローカルビット線と該グローバルビット線とを接続する第1のトランジスタのオン/オフを制御する第1の線と、
該ローカルビット線と該リセット電位線とを接続する第2のトランジスタのオン/オフを制御する第2の線と、
該入力信号に応答して、該第1の線に第1信号を出力し又は出力を高インピーダンス状態にする第1信号生成回路と、該入力信号に応答して、該第2の線に第2信号を出力し又は出力を高インピーダンス状態にする第2信号生成回路と、を備えた信号生成回路と、
該第1の線と該第2の線との間を短絡させるスイッチ素子と、
該入力信号の遷移を検出する検出回路と、
該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第1信号生成回路の出力と該第2信号生成回路の出力とを高インピーダンス状態にさせる制御回路と、
を有することを特徴とする半導体装置。
【請求項2】 上記信号生成回路は、上記入力信号に応答して、高レベルを昇圧した1対の相補信号を上記第1信号及び第2信号として出力することを特徴とする請求項1に記載の半導体装置。
【請求項3】 上記検出回路は、上記入力信号のエッジを検出してパルスを出力するエッジ検出回路であることを特徴とする請求項1に記載の半導体装置。
【請求項4】 上記制御回路は、上記パルスの生成に応答して上記第1及び第2信号生成回路の出力を高インピーダンス状態にさせ、該パルスの消失に応答して該第1及び第2信号生成回路の出力を相補信号にさせることを特徴とする請求項3に記載の半導体装置。
【請求項5】 上記制御回路は、
上記入力信号を遅延させる遅延回路と、
上記パルスの生成に応答して、該遅延回路の出力値によらず上記第1信号生成回路の出力を高インピーダンス状態にさせるための所定の第1及び第2制御信号を該第1信号生成回路の制御入力端に供給し、該パルスの消失に応答して、該遅延回路の出力値に対応した第1及び第2制御信号を該第1信号生成回路の制御入力端に供給する第1制御回路と、
該パルスの生成に応答して、該第1及び第2制御信号とそれぞれ同じ第3及び第4制御信号を該第2信号生成回路の制御入力端に供給し、該パルスの消失に応答して、該第1及び第2制御信号と論理値がそれぞれ逆の第3及び第4制御信号を該第2信号生成回路の制御入力端に供給する第2制御回路と、
を有することを特徴とする請求項4に記載の半導体装置。
【請求項6】 上記入力信号は第1入力信号と、該第1入力信号に含まれているパルスの一部を遅延させた第2入力信号とを含み、
上記制御回路は、
該第1入力信号のエッジを検出して第1エッジ検出パルスを出力するエッジ検出回路と、
該第1エッジ検出パルスが生成されている間において、該第2入力信号に対応した第2エッジ検出信号を出力する論理ゲート回路と、
該第2エッジ検出信号のアクティブに応答して、上記第1及び第2信号生成回路の出力を高インピーダンス状態にさせ、該第2エッジ検出信号のインアクティブに応答して、該第1及び第2信号生成回路の出力を該第2入力信号に対応した上記相補信号にさせる状態制御回路と、
を有することを特徴とする請求項4に記載の半導体装置。
【請求項7】 上記第1信号生成回路は、
上記第1制御信号に応答して、高レベルを昇圧した信号を出力する第1レベルシフト回路と、
ゲートに該レベルシフト回路の出力が供給されるPMOSトランジスタと、ゲートに上記第2制御信号が供給されるNMOSトランジスタとが直列接続された第1駆動回路とを有し、
上記第2信号生成回路は、
上記第3制御信号に応答して、高レベルを昇圧した信号を出力する第2レベルシフト回路と、
ゲートに該第2レベルシフト回路の出力が供給されるPMOSトランジスタと、ゲートに上記第4制御信号が供給されるNMOSトランジスタとが直列接続された第2駆動回路とを有する、
ことを特徴とする請求項5又は6に記載の半導体装置。
【請求項8】 上記ローカルビット線、上記グローバルビット線、上記リセット電位線、上記第1のトランジスタ、上記第1の線、上記第2のトランジスタ及び上記第2の線を備えたメモリブロックを複数備え、
上記信号生成回路、上記スイッチ素子、上記検出回路及び上記制御回路は、該複数のメモリブロックに共通に用いられ、さらに、
選択されているメモリブロックの該第1のトランジスタ及び該第2のトランジスタに対してのみ上記オン/オフ制御するための信号を供給する論理ゲートを、メモリブロック毎に有することを特徴とする請求項1に記載の半導体装置。」

(補正後)
「【請求項1】 複数のメモリセルが接続されるローカルビット線と、該ローカルビット線に電位を与えるグローバルビット線及びリセット電位線とを備え、入力信号の電圧レベルに応じて該ローカルビット線のリセットを行う半導体装置において、
該ローカルビット線と該グローバルビット線とを接続する第1のトランジスタのオン/オフを制御する第1の線と、
該ローカルビット線と該リセット電位線とを接続する第2のトランジスタのオン/オフを制御する第2の線と、
該入力信号に応答して、該第1の線に第1信号を出力し又は出力を高インピーダンス状態にする第1信号生成回路と、該入力信号に応答して、該第2の線に第2信号を出力し又は出力を高インピーダンス状態にする第2信号生成回路と、を備えた信号生成回路と、
該第1の線と該第2の線との間を短絡させるスイッチ素子と、
該入力信号の遷移を検出する検出回路と、
該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第1信号生成回路の出力と該第2信号生成回路の出力とを高インピーダンス状態にさせる制御回路と、
を有し、
該ローカルビット線、該グローバルビット線、該リセット電位線、該第1のトランジスタ、該第1の線、該第2のトランジスタ及び該第2の線を備えたメモリブロックを複数備え、
該信号生成回路、該スイッチ素子、該検出回路及び該制御回路は、該複数のメモリブロックに共通に用いられ、さらに、
選択されているメモリブロックの該第1のトランジスタ及び該第2のトランジスタに対してのみ該オン/オフ制御するための信号を供給する論理ゲートを、メモリブロック毎に有することを特徴とする半導体装置。
【請求項2】 上記信号生成回路は、上記入力信号に応答して、高レベルを昇圧した1対の相補信号を上記第1信号及び第2信号として出力することを特徴とする請求項1に記載の半導体装置。
【請求項3】 上記検出回路は、上記入力信号のエッジを検出してパルスを出力するエッジ検出回路であることを特徴とする請求項1に記載の半導体装置。
【請求項4】 上記制御回路は、上記パルスの生成に応答して上記第1及び第2信号生成回路の出力を高インピーダンス状態にさせ、該パルスの消失に応答して該第1及び第2信号生成回路の出力を相補信号にさせることを特徴とする請求項3に記載の半導体装置。
【請求項5】 上記制御回路は、
上記入力信号を遅延させる遅延回路と、
上記パルスの生成に応答して、該遅延回路の出力値によらず上記第1信号生成回路の出力を高インピーダンス状態にさせるための所定の第1及び第2制御信号を該第1信号生成回路の制御入力端に供給し、該パルスの消失に応答して、該遅延回路の出力値に対応した第1及び第2制御信号を該第1信号生成回路の制御入力端に供給する第1制御回路と、
該パルスの生成に応答して、該第1及び第2制御信号とそれぞれ同じ第3及び第4制御信号を該第2信号生成回路の制御入力端に供給し、該パルスの消失に応答して、該第1及び第2制御信号と論理値がそれぞれ逆の第3及び第4制御信号を該第2信号生成回路の制御入力端に供給する第2制御回路と、
を有することを特徴とする請求項4に記載の半導体装置。
【請求項6】 上記入力信号は第1入力信号と、該第1入力信号に含まれているパルスの一部を遅延させた第2入力信号とを含み、
上記制御回路は、
該第1入力信号のエッジを検出して第1エッジ検出パルスを出力するエッジ検出回路と、
該第1エッジ検出パルスが生成されている間において、該第2入力信号に対応した第2エッジ検出信号を出力する論理ゲート回路と、
該第2エッジ検出信号のアクティブに応答して、上記第1及び第2信号生成回路の出力を高インピーダンス状態にさせ、該第2エッジ検出信号のインアクティブに応答して、該第1及び第2信号生成回路の出力を該第2入力信号に対応した上記相補信号にさせる状態制御回路と、
を有することを特徴とする請求項4に記載の半導体装置。
【請求項7】 上記第1信号生成回路は、
上記第1制御信号に応答して、高レベルを昇圧した信号を出力する第1レベルシフト回路と、
ゲートに該レベルシフト回路の出力が供給されるPMOSトランジスタと、ゲートに上記第2制御信号が供給されるNMOSトランジスタとが直列接続された第1駆動回路とを有し、
上記第2信号生成回路は、
上記第3制御信号に応答して、高レベルを昇圧した信号を出力する第2レベルシフト回路と、
ゲートに該第2レベルシフト回路の出力が供給されるPMOSトランジスタと、ゲートに上記第4制御信号が供給されるNMOSトランジスタとが直列接続された第2駆動回路とを有する、
ことを特徴とする請求項5又は6に記載の半導体装置。」

(2)補正事項の整理
本件補正のうち、補正後の請求項1ないし3についての補正事項を整理すると、以下のとおりである。

[補正事項1]
補正前の請求項1を削除すること。

[補正事項2]
補正前の請求項8の「上記ローカルビット線、上記グローバルビット線、上記リセット電位線、上記第1のトランジスタ、上記第1の線、上記第2のトランジスタ及び上記第2の線を備えたメモリブロックを複数備え、
上記信号生成回路、上記スイッチ素子、上記検出回路及び上記制御回路は、該複数のメモリブロックに共通に用いられ、さらに、
選択されているメモリブロックの該第1のトランジスタ及び該第2のトランジスタに対してのみ上記オン/オフ制御するための信号を供給する論理ゲートを、メモリブロック毎に有することを特徴とする請求項1に記載の半導体装置。」を、
補正後の請求項1の「複数のメモリセルが接続されるローカルビット線と、該ローカルビット線に電位を与えるグローバルビット線及びリセット電位線とを備え、入力信号の電圧レベルに応じて該ローカルビット線のリセットを行う半導体装置において、
該ローカルビット線と該グローバルビット線とを接続する第1のトランジスタのオン/オフを制御する第1の線と、
該ローカルビット線と該リセット電位線とを接続する第2のトランジスタのオン/オフを制御する第2の線と、
該入力信号に応答して、該第1の線に第1信号を出力し又は出力を高インピーダンス状態にする第1信号生成回路と、該入力信号に応答して、該第2の線に第2信号を出力し又は出力を高インピーダンス状態にする第2信号生成回路と、を備えた信号生成回路と、
該第1の線と該第2の線との間を短絡させるスイッチ素子と、
該入力信号の遷移を検出する検出回路と、
該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第1信号生成回路の出力と該第2信号生成回路の出力とを高インピーダンス状態にさせる制御回路と、
を有し、
該ローカルビット線、該グローバルビット線、該リセット電位線、該第1のトランジスタ、該第1の線、該第2のトランジスタ及び該第2の線を備えたメモリブロックを複数備え、
該信号生成回路、該スイッチ素子、該検出回路及び該制御回路は、該複数のメモリブロックに共通に用いられ、さらに、
選択されているメモリブロックの該第1のトランジスタ及び該第2のトランジスタに対してのみ該オン/オフ制御するための信号を供給する論理ゲートを、メモリブロック毎に有することを特徴とする半導体装置。」と補正すること。

[補正事項3]
補正前の請求項1を引用する補正前の請求項2を、補正後の請求項1を引用する補正後の請求項2と補正すること。

[補正事項4]
補正前の請求項1を引用する補正前の請求項3を、補正後の請求項1を引用する補正後の請求項3と補正すること。

(3)補正の目的の適否について
[補正事項1について]
補正事項1について検討すると、この補正は、補正前の請求項1を削除するものであるので、特許法第17条の2第4項第1号に掲げる請求項の削除に該当する。

[補正事項2について]
補正事項2について検討すると、この補正は、補正前の請求項1を引用する形式で記載されている補正前の請求項8を独立形式にすると共に、
補正前の請求項8の「上記ローカルビット線、上記グローバルビット線、上記リセット電位線、上記第1のトランジスタ、上記第1の線、上記第2のトランジスタ及び上記第2の線を備えたメモリブロックを複数備え、」を、補正後の請求項1の「該ローカルビット線、該グローバルビット線、該リセット電位線、該第1のトランジスタ、該第1の線、該第2のトランジスタ及び該第2の線を備えたメモリブロックを複数備え、」と補正し、
補正前の請求項8の「上記信号生成回路、上記スイッチ素子、上記検出回路及び上記制御回路は、該複数のメモリブロックに共通に用いられ、」を、補正後の請求項1の「該信号生成回路、該スイッチ素子、該検出回路及び該制御回路は、該複数のメモリブロックに共通に用いられ、」と、「上記」を「該」に補正したものであるから、実質的な補正はなされていない。

[補正事項3について]
補正事項3について検討すると、この補正は、補正前の請求項1を引用する補正前の請求項2を、補正後の請求項1を引用する補正後の請求項2と補正するものであるが、補正後の請求項1は補正前の請求項8に対応するものであり、補正前の各請求項には、補正後の請求項2に対応する補正前の請求項8を引用する「請求項8に記載の半導体装置。」に関して記載されていないので、この補正は、新たな請求項を追加するものであるから、特許法第17条の2第4項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しない。

[補正事項4について]
補正事項4について検討すると、この補正は、補正前の請求項1を引用する補正前の請求項3を、補正後の請求項1を引用する補正後の請求項3と補正するものであるが、補正後の請求項1は補正前の請求項8に対応するものであり、補正前の各請求項には、補正後の請求項3に対応する補正前の請求項8を引用する「請求項8に記載の半導体装置。」に関して記載されていないので、この補正は、新たな請求項を追加するものであるから、特許法第17条の2第4項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しない。

したがって、補正事項3及び補正事項4を含む本件補正は、特許法第17条の2第4項に規定する要件を満たしていない。

(4)本件補正についてのむすび
以上のとおりであるから、本件補正は、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項に規定する要件を満たしていないので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明
平成19年2月19日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし8に係る発明は、平成18年10月2日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし8に記載された事項により特定されるとおりのものであり、その請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載されている事項により特定される以下のとおりのものである。

「【請求項1】 複数のメモリセルが接続されるローカルビット線と、該ローカルビット線に電位を与えるグローバルビット線及びリセット電位線とを備え、入力信号の電圧レベルに応じて該ローカルビット線のリセットを行う半導体装置において、
該ローカルビット線と該グローバルビット線とを接続する第1のトランジスタのオン/オフを制御する第1の線と、
該ローカルビット線と該リセット電位線とを接続する第2のトランジスタのオン/オフを制御する第2の線と、
該入力信号に応答して、該第1の線に第1信号を出力し又は出力を高インピーダンス状態にする第1信号生成回路と、該入力信号に応答して、該第2の線に第2信号を出力し又は出力を高インピーダンス状態にする第2信号生成回路と、を備えた信号生成回路と、
該第1の線と該第2の線との間を短絡させるスイッチ素子と、
該入力信号の遷移を検出する検出回路と、
該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第1信号生成回路の出力と該第2信号生成回路の出力とを高インピーダンス状態にさせる制御回路と、
を有することを特徴とする半導体装置。」

4.刊行物に記載された発明
刊行物1:特開平6-119774号公報
(1)原査定の拒絶の理由に引用された特開平6-119774号公報(平成6年4月28日出願公開。以下、「刊行物1」という。)には、図1ないし図6とともに以下の事項が記載されている。

ア.「【0001】
【産業上の利用分野】本発明は半導体メモリ、特にダイナミック形メモリに係り、そのセンスアンプとデータ線の構成を工夫することにより、チップ面積を縮小しようとするものである。」

イ.「【0012】図1は本発明の概念を示す第1の基本実施例で、2交点方式メモリセル(ワード線とデータ線の2交点に1メモリセルを形成するメモリセルアレー方式)を前提にしている。本実施例の構成を述べる。n個のマットMS1?MSn各々はメモリセルアレーCAと第1アンプ部SA1より成る。SA1に属する第1のセンスアンプAMP1と2個の第1スイッチQ10,Q11はnMOSのみで構成する。第2データ線(グローバルデータ線)GDをメモリセルアレーのデータ線対D,/Dの2本について1本だけとし、かつGDはn個のマットMS1?MSnで共有する。GDの先に第2アンプ部SA2を設ける。SA2にはｐMOSを含む第2のセンスアンプSA2と転送回路Q18,Q19を設ける。プリチャージ回路は後述するように必要に応じてSA1,SA2の一方あるいは両方の中に設ける。SA1はメモリセルアレー毎に多数存在するが、SA1はnMOSだけで構成するのでその面積は図2の従来例に比べ小さい。SA2はn個のマットに対し1個だけでよい。従って全体のチップ面積を小さくできる。ここで/GDとはこの図の下側のマットのグローバルデータ線であり、上側マットが動作するとき下側マットは非動作であるようにする。GDRとは、下側マットがない場合のGDに対する参照電圧である。またデータ線対(D,/D)と第2データ線GDは互いに平行で、ワード線W1,W2とは直交して配置される。メモリセルアレー上でこれら3種の線は異なる製造工程で形成される。さらにD,/DについてGDは1本でよいのでGDの配置および加工は容易である。」

ウ.「【0013】図1の回路動作を簡単に説明する。詳細な動作は後に波形図を用いて説明する。まず読出しについて述べる。いまワード線W1が選択され高電位に、W2を始めその他のワード線は非選択の低電位のままとする。MC1の情報により、Dに信号電圧が読出され、これはD,/D上の差動電圧信号となる。これをAMP1で増幅する。AMP1はnMOSだけなので、この増幅は放電だけである。この時までF1,F2は低電位であった。AMP1によるD,/D電位の部分的な増幅後に、F1が高電位になり、Q10がオン、Q11がオフのままとなり、D信号がGDに送られる。逆にMC2が選択される時はF2が高電位となり、/DからGDに送られるようにする。このようにワード線の選択と連動するようにF1、F2のいずれかが高電位になるように、F1,F2発生回路を構成する。GDの電位が変化し、/GDあるいはGDRと差動電圧信号となりこれをAMP2で増幅する。/GDとはこの図の下側のマットのグローバルデータ線であり、上側マットが動作するとき下側マットは非動作であるようにする。GDRとは、下側マットがない場合のGDに対する参照電圧である。/GDとGDRは予めHVCより低く0Vより高いHVC-α電位にプリチャージするものとする。これはHVC-αがAMP1動作後のD,/Dの高低の中間電位だからである。AMP2はｐMOS,nMOS両者で構成し、充電と放電どちらも可能である。増幅された後のGD電位はQ10を経てMC1に再書込みされる。これと並行し列選択信号YSが高電位の選択状態になりGD,/GD電位が共通IO線対IO,/IOに出力され、後段の出力回路に送られる。次に書込みについて述べる。ワード線の選択、AMP1の増幅、Q10あるいはQ11のオン、YSのオンは読出しと同様に行なわれるが、書込み時は共通IO線対上の高振幅の書込み情報はQ19を経てGDに、さらにQ10あるいはQ11を経てDあるいは/Dへ送られメモリセルへ書込みが行なわれる。」

エ.「【0014】図4は、図1のさらに具体的な実施例であり、図2の従来例に対応するものである。すなわちシェアドセンスアンプ方式を用い、図1のSA1,SA2内の回路や、GDRのプリチャージ回路も具体的に示した。GDRは、GDに対する参照電圧線であり、予めAMP1動作後のD,/Dの高低の中間電位(HVC-α)にプリチャージするものとする。SA3は共通IO線を階層構成とするもので、IO線とMIO線の寄生容量を低減し読出し速度の高速化を図るものである。すなわち列選択信号YSよりも上位のブロック選択信号BYSでSA3を活性化し、分割されたIO線とMIO線を電気的に接続するので、アクセス経路となるIO線とMIO線に接続されるnMOSトランジスタ数を減少できる。通常GDはメモリセルアレー上でワード線と交差するためワード線と異なる製造工程で形成される配線を用いる。もちろん第1データ線D,/Dを構成する配線材料とも異なる。例えば2層アルミ、2層ポリシリコンプロセスを前提にすると、ワード線は第1層アルミと第1層ポリシリコンの併用(低抵抗化のため)とし、GDは第2層アルミ、D,/Dは第2層ポリシリコンを使用する。メモリセル寸法は例えば0.3μm加工技術を用いた場合、0.8μm×1.6μm程度と考えられるので、0.8μmピッチの中に1本のワード線(第1層アルミと第1層ポリシリコン)、1.6μmピッチの中に1本のGD線(第2層アルミ)、2本のD,/D線(第2層ポリシリコン)を配置する必要がある。通常第2層アルミは電源線や信号線の低抵抗化、段差部での断線防止のため膜厚が厚いのでその微細加工は容易でない。このため、メモリセルピッチに1本のGD線で済む本図の構成は、製造上好適である。」

オ.「【0015】図5は図4の読出し動作波形、図6は図4の書込み動作波形である。図4と図5を用いて読出し動作を説明する。/RASが低電位になりチップが起動されるとともに、X系アドレス信号を取り込みデコーダ動作で1本のワード線が選択される。その前にD,/Dのプリチャージ信号/PC1が低電位となり、SHRｕ,SHRdの一方が低電位となる。D,/Dはプリチャージ電圧HVCに保たれる。ワード線W1?Wmの1本が選択され、D,/Dに電位差が現われる。PN1が低電位になり第1のセンスアンプAMP1を活性化することによりD,/Dの低電位側だけをさらに低めるよう増幅する。この時高電位側は変化しない。次にF1,F2の一方が高電位となりQ10,Q11の一方がオンとなる。こうして選択メモリセルのデータ線Dがグローバルデータ線GDと接続され、Dの高低によりGDに電位変化が現われる。GD,GDRは予めHVC-αにプリチャージしておく。この後PN2,PPの変化で第2のセンスアンプAMP2を活性化することによりGD,GDRはPN2,PPと同電位まで増幅される。こうしてGDからDへ増幅電位が送られ、さらにDからメモリセルへ再書込みが行なわれる。この後YS,BYSのオンによりGD,GDR電位は共通IO線対、共通MIO線対へ転送される。なおYS,BYSをオンするタイミングは本図のようにAMP2動作後でもよいし、AMP1動作後でもよい。また/CAS入力信号でY系アドレス信号を取り込みデコーダ動作で1本のYSやBYSが選択される。」

カ.「【0016】次に図4と図6を用いて書込み動作を説明する。書込みサイクルでは書込み入力信号/WEが低電位に変化する。/RASが低電位になってから第2のセンスアンプAMP2の活性化までの一連の動作は図5の読出しサイクルと同じである。書込みサイクルでは/WEが低電位となり、図4には省略した書込み制御回路の動作で共通IO線対に高振幅の書込み情報が現われる。1本のYSのオンにより共通MIO線対、共通IO線対からグローバルデータ線GD、データ線Dを経てMC1に書込みを行なう。なお図4,図5,図6でGD,GDRのプリチャージ電圧をHVC-αとしたが、HVC-αは例えばVC/4でよい。」

(2)刊行物1の図4の記載から明らかなように、データ線Dには少なくともメモリセルMC1とMCm-1の2つが接続されている。
よって、刊行物1には「複数のメモリセルMC1,MCm-1が接続されるデータ線D」が開示されている。

(3)上記(1)カ.によれば、刊行物1の0016段落に「書込みサイクルでは/WEが低電位となり、図4には省略した書込み制御回路の動作で共通IO線対に高振幅の書込み情報が現われる。1本のYSのオンにより共通MIO線対、共通IO線対からグローバルデータ線GD、データ線Dを経てMC1に書込みを行なう。」と記載されているから、書込みサイクルでは、書込み情報を伝達するために、グローバルデータ線GDはデータ線Dに電位を与えている。
また、上記(1)オ.によれば、刊行物1の0015段落に「その前にD,/Dのプリチャージ信号/PC1が低電位となり、SHRｕ,SHRdの一方が低電位となる。D,/Dはプリチャージ電圧HVCに保たれる。」と記載されていることから、データ線Dにはプリチャージ電圧HVCが与えられている。そして、刊行物1の図4の記載によると、HVCと記載されたプリチャージ電圧HVCが供給されている線が記載されており、プリチャージ信号/PC1がゲートに接続されたスイッチQ4がオンになるとデータ線Dとプリチャージ電圧HVCが供給されている線が接続することは明らかであるから、刊行物1には「データ線Dに電位を与えるグローバルデータ線GD及びプリチャージ電圧HVC供給線」が開示されている。

(4)上記(1)ア.によれば、刊行物1の0001段落に記載されているように、刊行物1は「ダイナミック形メモリ」に関するものである。そして、上記(1)オ.によれば、刊行物1の0015段落に「図4と図5を用いて読出し動作を説明する。/RASが低電位になりチップが起動されるとともに、X系アドレス信号を取り込みデコーダ動作で1本のワード線が選択される。その前にD,/Dのプリチャージ信号/PC1が低電位となり、SHRｕ,SHRdの一方が低電位となる。D,/Dはプリチャージ電圧HVCに保たれる。」と記載されているから、刊行物1には「データ線Dをプリチャージ電圧HVCに保つダイナミック形メモリ」が開示されている。

(5)上記(1)ウ.によれば、刊行物1の0013段落に「AMP1によるD,/D電位の部分的な増幅後に、F1が高電位になり、Q10がオン、Q11がオフのままとなり、D信号がGDに送られる。」と記載されている。
よって刊行物1には「データ線Dとグローバルデータ線GDとを接続する第1スイッチQ10のオン/オフを制御する接続制御信号F1」が開示されている。

(6)刊行物1の図4を参照すると、ゲートにプリチャージ信号/PC1が接続され、ソース及びドレインにデータ線D及びプリチャージ電圧HVC供給線が接続されたスイッチQ4が記載されており、プリチャージ信号/PC1がスイッチQ4をオンにすると、データ線Dとプリチャージ電圧HVC供給線が接続することは明らかである。
よって刊行物1には「データ線Dとプリチャージ電圧HVC供給線とを接続するスイッチQ4のオン/オフを制御するプリチャージ信号/PC1」が開示されている。

(7)したがって、刊行物1には、以下の発明(以下、「刊行物発明」という。)が記載されている。

「複数のメモリセルMC1,MCm-1が接続されるデータ線Dと、前記データ線Dに電位を与えるグローバルデータ線GD及びプリチャージ電圧HVC供給線とを備え、前記データ線Dをプリチャージ電圧HVCに保つダイナミック形メモリにおいて、
前記データ線Dと前記グローバルデータ線GDとを接続する第1スイッチQ10のオン/オフを制御する接続制御信号F1と、
前記データ線Dと前記プリチャージ電圧HVC供給線とを接続するスイッチQ4のオン/オフを制御するプリチャージ信号/PC1と、
を有するダイナミック形メモリ。」

刊行物2:特開平10-65514号公報
(1)原審の拒絶の理由に引用された特開平10-65514号広報(平成10年3月6日出願公開。以下、「刊行物2」という。)には、図1、図3とともに以下の事項が記載されている。

ア.「【0026】したがって、本発明は、上記問題点に鑑みてなされたものであって、その目的は、クロック駆動回路で駆動する相反する信号線対を短絡させることによって、その負荷容量の電荷を利用して、出力信号線対が電源電圧の1/2電位になるまでの消費電力を削減するようにしたクロック駆動回路を提供することにある。」

イ.「【0031】図1は、本発明の第1の実施例の構成をブロック図にて示したものである。
【0032】図1を参照して、本実施例は、クロック信号1を入力とする信号反転回路9と、クロック信号を入力とし微分出力信号4、5を生成する微分回路12と、信号反転回路9の正転出力2、反転出力3を入力とし、微分回路12からの出力信号4で出力/ハイインピーダンス状態が制御される第1、第2のトライステート出力バッファ回路10、11と、第1、第2のトライステート出力バッファ回路10、11の出力信号対6、7の間に挿入され、微分回路12からの出力信号5で導通/非導通が制御される短絡回路13と、を備えて構成される。各ユニットのラッチ14は、チップ全体に散らばるラッチを1つのボックスにて表したものであり、クロック信号6、反転クロック信号7に同期して動作する。」

ウ.「【0034】図2は、本実施例における微分回路12の回路構成の一例を示したものである。微分回路12は、入力信号1を入力とするインバータ15と、入力信号1とインバータ12の出力を入力とする排他的否定論理和(ENOR)16と、を備えて構成され、微分信号4、5を生成する。
【0035】すなわち、微分信号4、5は、入力信号1の立ち上がり、立ち下がり時にインバータ1段分の遅延時間に相当する時間幅分、ハイレベルとなる。」

エ.「【0036】図3は、第1、第2のトライステート出力バッファ10、11の回路構成の一例を示したものである。なお、第1、第2のトライステート出力バッファ10、11は同一の構成とされる。第1のトライステート出力回路10(第2のトライステート回路11)は、微分回路12の出力4を入力とするインバータ26の出力と、信号反転回路9の出力2(3)を入力とするNAND回路27と、微分回路12の出力4と、信号反転回路9の出力2(3)を入力とするNOR回路27と、NAND回路27の出力をゲート入力とするPMOSトランジスタ29と、NOR回路28の出力をゲート入力とするNMOSトランジスタ30と、を備え、PMOSトランジスタ29とNMOSトランジスタの接続点から出力6(7)が取り出される。
【0037】微分信号4がハイレベルの時、NAND回路27の出力はハイレベル、NOR回路28の出力はロウレベルとなり、PMOSトランジスタ29とNMOSトランジスタ30は共にオフ状態となり、出力はハイインピーダンス状態となる。また、微分信号4がロウレベルの時は、入力信号2(3)を増幅して信号6(7)を出力する。」

(2)上記(1)エ.によれば、刊行物2の0037段落に「微分信号4がハイレベルの時、NAND回路27の出力はハイレベル、NOR回路28の出力はロウレベルとなり、PMOSトランジスタ29とNMOSトランジスタ30は共にオフ状態となり、出力はハイインピーダンス状態となる。また、微分信号4がロウレベルの時は、入力信号2(3)を増幅して信号6(7)を出力する。」と記載されるように、PMOSトランジスタ29とNMOSトランジスタ30からなる回路はハイインピーダンス状態となることと入力信号2(3)を増幅して信号6(7)を出力することを行っている。
そして、上記(1)ウ.によれば、刊行物2の0036段落に「図3は、第1、第2のトライステート出力バッファ10、11の回路構成の一例を示したものである。なお、第1、第2のトライステート出力バッファ10、11は同一の構成とされる。」と記載されているから、第1トライステート出力バッファ10のPMOSトランジスタ29とNMOSトランジスタ30からなる回路と、第2トライステート出力バッファ11のPMOSトランジスタ29とNMOSトランジスタ30からなる回路が存在する。
よって、刊行物2には、「入力クロック信号1に応答して、信号6として入力信号2を出力し又は出力をハイインピーダンス状態にする第1トライステート出力バッファ10のPMOSトランジスタ29とNMOSトランジスタ30からなる回路と、入力クロック信号1に応答して、信号7として入力信号3を出力し又は出力をハイインピーダンス状態にする第2トライステート出力バッファ11のPMOSトランジスタ29とNMOSトランジスタ30からなる回路」が開示されている。

(3)上記(1)イ.によれば、刊行物2の0032段落に「第1、第2のトライステート出力バッファ回路10、11の出力信号対6、7の間に挿入され、微分回路12からの出力信号5で導通/非導通が制御される短絡回路13」と記載されている。よって刊行物2には「出力信号6と出力信号7との間を短絡させる短絡回路13」が開示されている。

(4)上記(1)ウ.によれば、微分回路12は、入力信号1の立ち上がり、立ち下がりのあった信号遷移時にインバータ1段分の遅延時間に相当する時間幅分ハイレベルとなるパルス信号を発生している。
よって刊行物2には「入力信号1の遷移を検出する微分回路12」が開示されている。

(5)上記(1)エ.によれば、短絡回路13がオンとなる微分信号4がハイレベルの時、NAND回路27の出力がハイレベル、NOR回路28の出力がロウレベルとなることにより、PMOSトランジスタ29とNMOSトランジスタ30からなる回路の出力をハイインピーダンス状態にしている。
よって刊行物2には「短絡回路13がオンの間、第1トライステート出力バッファ10のPMOSトランジスタ29とNMOSトランジスタ30からなる回路と第2トライステート出力バッファ11のPMOSトランジスタ29とNMOSトランジスタ30からなる回路とをハイインピーダンス状態にさせるNAND回路27及びNOR回路28」が開示されている。

(6)したがって、刊行物2には、「入力クロック信号1に応答して、信号6として入力信号2を出力し又は出力をハイインピーダンス状態にする第1トライステート出力バッファ10のPMOSトランジスタ29とNMOSトランジスタ30からなる回路と、入力クロック信号1に応答して、信号7として入力信号3を出力し又は出力をハイインピーダンス状態にする第2トライステート出力バッファ11のPMOSトランジスタ29とNMOSトランジスタ30からなる回路と、 出力信号6と出力信号7との間を短絡させる短絡回路13と、 入力信号1の遷移を検出する微分回路12と、 短絡回路13がオンの間、第1トライステート出力バッファ10のPMOSトランジスタ29とNMOSトランジスタ30からなる回路と第2トライステート出力バッファ11のPMOSトランジスタ29とNMOSトランジスタ30からなる回路とをハイインピーダンス状態にさせるNAND回路27及びNOR回路28」が記載されている。

刊行物3:特開昭62-53517号公報
(1)原審の拒絶の理由に引用された特開昭62-53517号広報(昭和62年3月9日出願公開。以下、「刊行物3」という。)には図3、図4とともに以下の事項が記載されている。なお、以下ではアッパーラインが付されたA、φを、各々「/A」、「/φ」と表記する。

ア.「このように信号線51、53の電位を変える際に、二つの容量52、54を交互に充、放電することにより、従来のように信号線に存在している容量を外部電源によって一度に充電する場合に比較して、外部電源から流れ出す電源電流の値は半分にできる。」(第4頁左上欄第1ないし6行)

イ.「第3図はこの発明に係る信号駆動回路の他の実施例に係る構成を示す回路図である。」(第4頁右下欄第4ないし5行)

ウ.「この実施例回路では、入力信号/Aが変化する前にクロック信号φが”H”レベルに、その逆相信号/φが”L”レベルにされる。信号φが”H”レベルにされることによりMOSトランジスタ19がオンして容量12と14が間が短絡され、前記のような容量の電荷再分配により、容量12と14の端子の電位が外部電源による電流の供給なしに同電位に設定される。このとき、駆動回路21、31内のMOSトランジスタ23、24、33、34はすべてオフにされるので、駆動回路21、31内では電源電流経路が遮断され、インバータとして動作しない。すなわち、駆動回路21、31の出力はフローティング状態にされる。」(第5頁左上欄第16行ないし右上欄第8行)

エ.「次にクロック信号φが”L”レベルに、その逆相信号/φが”H”レベルにされると、MOSトランジスタ19がオフして容量12と14の端子の短絡状態が解除される。このとき駆動回路21、31内のMOSトランジスタ23、24、33、34がすべてオンにされるので、駆動回路21、31はそれぞれインバータとして動作し、容量12、14はこの両駆動回路21、31の出力信号によって相補的に駆動される。」(第5頁右上欄第9ないし16行)

オ.「第4図はこの発明に係る信号駆動回路のさらに他の実施例に係る構成を示す回路図である。上記第3図の実施例回路では入力信号/Aの他にMOSトランジスタ19等を制御するためのタロツク信号φおよびその逆相信号/φが必要である。そこでこの実施例回路ではこのような制御信号を外部から供給せずに、入力信号/Aから発生させるようにしたものである。」(第5頁右上欄第17行ないし左下欄第4行)

カ.「このような構成の回路では、入カ信号/Aが変化する毎に、フリップフロップ回路を構成する2個のノアゲート41、42の信号遅延時間の存在により、これら2個のノアゲート41、42の出力信号が共に”L”レベルにされる期間が発生する。この期間にのみノアゲート45の出力信号が“H“レベルに、さらにインバータ46の出力信号が”L”レベルにされ、これによりMOSトランジスタ19がオンにされ、かつMOSトランジスタ23、24、33、34かそれぞれがオフにされる。」(第5頁右下欄第5ないし14行)

(2)上記(1)ウ.によれば、MOSトランジスタ19は、容量12が接続された信号線11と容量14が接続された信号線との間を短絡するものであるから、刊行物3には「容量12が接続された信号線11と容量14が接続された信号線との間を短絡させるMOSトランジスタ19」が開示されている。

(3)上記(1)ウ.によれば、クロック信号φが”H”レベルにされると駆動回路21,31の出力がフローティング状態にされており、これは出力が高インピーダンス状態にされていることと同義である。また、上記(1)エ.によれば、クロック信号φが”L”レベルにされると駆動回路21,31がインバータとして動作するから、このとき駆動回路21,31はそれぞれの出力線である容量12が接続された信号線11及び容量14が接続された信号線に出力信号を出力している。
そして、上記(1)オ.によれば、刊行物3の第4図の実施例ではクロック信号φを外部から供給せずに、入力信号/Aから発生させるようにしたものであるから、刊行物3の第4図の実施例では、駆動回路21,31は入力信号/Aに応答して動作している。
したがって、刊行物3には「入力信号/Aに応答して、容量12が接続された信号線11に出力信号を出力し又は出力を高インピーダンス状態にする駆動回路21と、入力信号/Aに応答して、容量14が接続された信号線に出力信号を出力し又は出力を高インピーダンス状態にする駆動回路31」が開示されている。

(4)上記(1)カ.によれば、入力信号/Aが変化する毎に、ノアゲート45の出力信号が”H”レベルを出力しているから、ノアゲート45は入力信号/Aの遷移を検出している。
また、上記(1)カ.によれば、ノアゲート45の出力信号が”H”レベルになり、インバータ46の出力信号が”L”レベルになることにより、MOSトランジスタ19がオンにしている間、MOSトランジスタ23,24,33,34をオフにすることにより駆動回路21,31を高インピーダンス状態にしている。
したがって、刊行物3には、「入力信号/Aの遷移を検出し、該遷移に応答してMOSトランジスタ19をオンにさせ、該オンの間、駆動回路21の出力と駆動回路31の出力とを高インピーダンス状態にさせるノアゲート45及びインバータ46」が開示されている。

(5)したがって、刊行物3には、「入力信号/Aに応答して、容量12が接続された信号線11に出力信号を出力し又は出力を高インピーダンス状態にする駆動回路21と、入力信号/Aに応答して、容量14が接続された信号線に出力信号を出力し又は出力を高インピーダンス状態にする駆動回路31と、 容量12が接続された信号線11と容量14が接続された信号線との間を短絡させるMOSトランジスタ19と、 入力信号/Aの遷移を検出し、該遷移に応答してMOSトランジスタ19をオンにさせ、該オンの間、駆動回路21の出力と駆動回路31の出力とを高インピーダンス状態にさせるノアゲート45及びインバータ46」が記載されている。

5.対比
本願発明と刊行物発明とを対比する。

(1)刊行物発明の「複数のメモリセルMC1,MCm-1が接続されるデータ線D」は、本願発明の「複数のメモリセルが接続されるローカルビット線」に相当する。

(2)刊行物発明の「前記データ線Dに電位を与えるグローバルデータ線GD及びプリチャージ電圧HVC供給線」は、本願発明の「該ローカルビット線に電位を与えるグローバルビット線及びリセット電位線」に相当する。

(3)刊行物1の0015段落に「図4と図5を用いて読出し動作を説明する。/RASが低電位になりチップが起動されるとともに、X系アドレス信号を取り込みデコーダ動作で1本のワード線が選択される。その前にD,/Dのプリチャージ信号/PC1が低電位となり、SHRｕ,SHRdの一方が低電位となる。D,/Dはプリチャージ電圧HVCに保たれる。ワード線W1?Wmの1本が選択され、D,/Dに電位差が現われる。」と記載されている。
よって、刊行物発明においては、ワード線を選択することによりデータ線Dに電位差を読み出す前に、データ線Dをプリチャージ電圧HVCに保つこと、すなわち、初期化(リセット)を行っている。
また、刊行物1の図5の記載によると、入力信号/RASが高電位に変化したことに応じてW1,W2が低電位に変化し、W1,W2が低電位に変化することによって/PC1が高電位に変化し、/PC1が高電位に変化することによってD,/DがHVCとなっている。
よって、入力信号/RASが高電位に変化したことに応じて、データ線Dをプリチャージ電圧HVCにしているから、この動作は入力信号の電圧レベルに応じて行われている。
したがって、刊行物発明の「前記データ線Dをプリチャージ電圧HVCに保つダイナミック形メモリ」は、本願発明の「入力信号の電圧レベルに応じて該ローカルビット線のリセットを行う半導体装置」に相当する。

(4)刊行物発明の「データ線Dとグローバルデータ線GDとを接続する第1スイッチQ10のオン/オフを制御する接続制御信号F1」は、本願発明の「該ローカルビット線と該グローバルビット線とを接続する第1のトランジスタのオン/オフを制御する第1の線」に相当する。

(5)刊行物発明の「データ線Dとプリチャージ電圧HVC供給線とを接続するスイッチQ4のオン/オフを制御するプリチャージ信号/PC1」は、本願発明の「該ローカルビット線と該リセット電位線とを接続する第2のトランジスタのオン/オフを制御する第2の線」に相当する。

(6)したがって、本願発明と刊行物発明は、
「複数のメモリセルが接続されるローカルビット線と、該ローカルビット線に電位を与えるグローバルビット線及びリセット電位線とを備え、入力信号の電圧レベルに応じて該ローカルビット線のリセットを行う半導体装置において、
該ローカルビット線と該グローバルビット線とを接続する第1のトランジスタのオン/オフを制御する第1の線と、
該ローカルビット線と該リセット電位線とを接続する第2のトランジスタのオン/オフを制御する第2の線と、
を有することを特徴とする半導体装置。」
である点で一致し、以下の点で相違する。

[相違点]
本願発明は、「該入力信号に応答して、該第1の線に第1信号を出力し又は出力を高インピーダンス状態にする第1信号生成回路と、該入力信号に応答して、該第2の線に第2信号を出力し又は出力を高インピーダンス状態にする第2信号生成回路と、を備えた信号生成回路と、 該第1の線と該第2の線との間を短絡させるスイッチ素子と、 該入力信号の遷移を検出する検出回路と、 該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第1信号生成回路の出力と該第2信号生成回路の出力とを高インピーダンス状態にさせる制御回路」を有するのに対して、刊行物発明はそのような構成が記載されていない点。

6.当審の判断
以下、相違点について検討する。
刊行物発明における接続制御信号F1は、データ線Dの選択時に接続制御信号F1を高電位にして第1スイッチQ10をオンにすることによりデータ線Dをグローバルデータ線GDに接続し、選択データ線Dの非選択時に接続制御信号F1を低電位にして第1スイッチQ10をオフにすることによりデータ線Dをグローバルデータ線GDから切断するものである。
一方、刊行物発明におけるプリチャージ制御信号/PC1は、データ線Dの非選択時にプリチャージ制御信号/PC1を高電位にしてスイッチQ4をオンにすることによりデータ線Dをプリチャージ電圧HVCに保ち、データ線Dの選択時にプリチャージ制御信号/PC1を低電位にしてスイッチQ4をオフにすることによりデータ線Dをプリチャージ電圧HVC供給線から切断するためのものである。
以上を整理すると、データ線Dの選択時には、接続制御信号F1が高電位、プリチャージ制御信号/PC1が低電位となり、データ線Dの非選択時には、接続制御信号F1が低電位、プリチャージ制御信号/PC1が高電位となることから、接続制御信号F1とプリチャージ制御信号/PC1とは少なくともデータ線Dが選択状態であるか非選択状態であるかに応じて相反的に変化する信号である。
一般に、高電位レベルと低電位レベルが相反して切り替わる1対の信号線の駆動を行う際に、信号遷移時に該信号線対を短絡することによって負荷容量の電荷を再利用する技術は、例えば刊行物2,3に記載されるように当業者における周知技術である。
そして、刊行物2についてみると、上記(4.刊行物2:)に記載したように、刊行物2には、「入力クロック信号1に応答して、信号6として入力信号2を出力し又は出力をハイインピーダンス状態にする第1トライステート出力バッファ10のPMOSトランジスタ29とNMOSトランジスタ30からなる回路と、入力クロック信号1に応答して、信号7として入力信号3を出力し又は出力をハイインピーダンス状態にする第2トライステート出力バッファ11のPMOSトランジスタ29とNMOSトランジスタ30からなる回路と、 出力信号6と出力信号7との間を短絡させる短絡回路13と、 入力信号1の遷移を検出する微分回路12と、 短絡回路13がオンの間、第1トライステート出力バッファ10のPMOSトランジスタ29とNMOSトランジスタ30からなる回路と第2トライステート出力バッファ11のPMOSトランジスタ29とNMOSトランジスタ30からなる回路とをハイインピーダンス状態にさせるNAND回路27及びNOR回路28」が記載されている。
ここにおいて、刊行物2に記載された周知技術の「第1トライステート出力バッファ10のPMOSトランジスタ29とNMOSトランジスタ30からなる回路」、「第2トライステート出力バッファ11のPMOSトランジスタ29とNMOSトランジスタ30からなる回路」、「短絡回路13」、「微分回路12」、「NAND回路27及びNOR回路28」は、それぞれ本願発明の「第1信号生成回路」、「第2信号生成回路」、「スイッチ素子」、「検出回路」、「制御回路」に対応するから、刊行物2に記載された周知技術は、「入力信号に応答して、第1の線に第1信号を出力し又は出力を高インピーダンス状態にする第1信号生成回路と、該入力信号に応答して、第2の線に第2信号を出力し又は出力を高インピーダンス状態にする第2信号生成回路と、を備えた信号生成回路と、 該第1の線と該第2の線との間を短絡させるスイッチ素子と、 該入力信号の遷移を検出する検出回路と、 該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第1信号生成回路の出力と該第2信号生成回路の出力とを高インピーダンス状態にさせる制御回路」を備える点で本願発明と共通する。
また、刊行物3についてみると、上記(4.刊行物3:)に記載したように、刊行物3には、「入力信号/Aに応答して、容量12が接続された信号線11に出力信号を出力し又は出力を高インピーダンス状態にする駆動回路21と、入力信号/Aに応答して、容量14が接続された信号線に出力信号を出力し又は出力を高インピーダンス状態にする駆動回路31と、 容量12が接続された信号線11と容量14が接続された信号線との間を短絡させるMOSトランジスタ19と、 入力信号/Aの遷移を検出し、該遷移に応答してMOSトランジスタ19をオンにさせ、該オンの間、駆動回路21の出力と駆動回路31の出力とを高インピーダンス状態にさせるノアゲート45及びインバータ46」が記載されている。
ここにおいて、刊行物3に記載された周知技術の「駆動回路21」、「駆動回路31」、「MOSトランジスタ19」、「ノアゲート45」は、それぞれ本願発明の「第1信号生成回路」、「第2信号生成回路」、「スイッチ素子」、「検出回路」に対応し、同時に刊行物3に記載された周知技術の「ノアゲート45及びインバータ46」によって本願発明の「制御回路」と同様の機能を実現しているから、刊行物3に記載された周知技術についても、「入力信号に応答して、第1の線に第1信号を出力し又は出力を高インピーダンス状態にする第1信号生成回路と、該入力信号に応答して、第2の線に第2信号を出力し又は出力を高インピーダンス状態にする第2信号生成回路と、を備えた信号生成回路と、 該第1の線と該第2の線との間を短絡させるスイッチ素子と、 該入力信号の遷移を検出する検出回路と、 該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第1信号生成回路の出力と該第2信号生成回路の出力とを高インピーダンス状態にさせる制御回路」を備える点で本願発明と共通する。
したがって、相反して切り替えられる信号である「接続制御信号F1」と「プリチャージ制御信号/PC1」を備える刊行物発明に、相反して切り替えられる信号線対を短絡する該周知技術を適用して、本願発明の如く、「該入力信号に応答して、該第1の線に第1信号を出力し又は出力を高インピーダンス状態にする第1信号生成回路と、該入力信号に応答して、該第2の線に第2信号を出力し又は出力を高インピーダンス状態にする第2信号生成回路と、を備えた信号生成回路と、 該第1の線と該第2の線との間を短絡させるスイッチ素子と、 該入力信号の遷移を検出する検出回路と、 該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第1信号生成回路の出力と該第2信号生成回路の出力とを高インピーダンス状態にさせる制御回路」を備えるようにすることは、当業者が容易に想到し得た事項である。

よって、本願発明は、従来周知の技術事項を勘案することにより刊行物1に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

7.むすび
以上のとおりであるから、本願は、他の請求項について検討するまでもなく拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2009-06-18 
結審通知日 2009-06-23 
審決日 2009-07-09 
出願番号 特願平10-193824
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 57- Z (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 北島 健次
特許庁審判官 加藤 俊哉
廣瀬 文雄
発明の名称 半導体装置  
代理人 松本 眞吉  

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