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審決分類 審判 査定不服 4項4号特許請求の範囲における明りょうでない記載の釈明 特許、登録しない。 G11C
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 G11C
審判 査定不服 4項1号請求項の削除 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 4項3号特許請求の範囲における誤記の訂正 特許、登録しない。 G11C
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 G11C
管理番号 1204130
審判番号 不服2006-19910  
総通号数 119 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-11-27 
種別 拒絶査定不服の審決 
審判請求日 2006-09-07 
確定日 2009-09-14 
事件の表示 平成11年特許願第 96552号「メモリ・システム、半導体メモリ装置およびシンクロナス・メモリ装置の動作方法」拒絶査定不服審判事件〔平成11年11月30日出願公開、特開平11-328963〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成11年4月2日(パリ条約優先権主張 1998年4月2日、米国)の出願であって、平成18年6月5日付けで拒絶査定がなされ、これに対して同年9月7日に拒絶査定に対する審判請求がなされるとともに、同年10月10日付けで手続補正がなされたものであって、その後、当審において、平成20年10月15日に審尋がなされ、平成21年1月16日に回答書が提出されたものである。

第2 平成18年10月10日付けの手続補正(以下、「本件補正」という。)について
[補正却下の決定の結論]
平成18年10月10日付けの手続補正を却下する。
[理由]
1.本件補正の内容(独立請求項について)
本件補正は、補正前の請求項9、補正前の請求項19ないし23及び補正前の請求項25を削除し、補正前の請求項1、10及び24を、それぞれ補正後の請求項1、9及び18とするものであって、補正後の請求項1、9及び18は以下のとおりである。
「【請求項1】 第1周期クロック信号を受信するために結合された第1クロック端子と、
上記第1周期クロック信号と相補的な第2周期クロック信号を受信するために結合された第2クロック端子と、
上記第1クロック端子に結合され、上記第1周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第1パルスを発生させるための第1クロック回路と、
上記第2クロック端子に結合され、上記第2周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第2パルスを発生させるための第2クロック回路を含み、
上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し、読み出しまたは書き込みモードの動作の間にそれぞれ上記第1および上記第2パルスはそれぞれメモリ・データの各ビットの処理を誘発することを特徴とする半導体メモリ装置。」
「【請求項9】 第1周期クロック信号および上記第1周期クロック信号と相補的な第2周期クロック信号を発生させるための回路を具備したクロック発生器と、
上記クロック発生器に結合されたクロック端子を具備し、メモリ・データおよびメモリ制御信号等の流れを制御するための回路を具備するメモリ制御機と、
上記クロック発生器および上記メモリ制御機に結合されるシンクロナス・メモリ装置を含み、
上記シンクロナス・メモリ装置は、
上記第1周期クロック信号を受信するために結合された第1クロック端子と、
上記第2周期クロック信号を受信するために結合された第2クロック端子と、
上記第1クロック端子に結合されて上記第1周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第1パルスを発生させるための第1クロック回路と、
上記第2クロック端子に結合されて上記第2周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第2パルスを発生させるための第2クロック回路を具備し、
上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し、読み出しまたは書き込みモードの動作の間に上記第1および上記第2パルスはそれぞれメモリデータの各ビットの処理を誘発することを特徴とするメモリ・システム。」
「【請求項18】 外部から提供された第1周期クロック信号を第1クロック端子で受信する段階と、
外部から提供されて上記第1周期クロック信号と相補的な第2周期クロック信号を第2クロック端子で受信する段階と、
上記第1周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第1の一連の連続的なパルスを発生させる段階と、
上記第2周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第2の一連の連続的なパルスを発生させる段階と、
上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し、上記第1および第2の一連の連続的なパルスに交代で応答して複数ビットのメモリ・データを処理する段階とを含み、
上記第1および上記第2パルスは1ビットのメモリ・データの処理を誘発することを特徴とするシンクロナス・メモリ装置の動作方法。」

2.補正事項の整理
補正事項1-1
補正前の請求項1の「上記第1クロック端子に結合され、上記第1周期クロック信号の一つのエッジで第1パルスを発生させるための第1クロック回路」を、補正後の請求項1の「上記第1クロック端子に結合され、上記第1周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第1パルスを発生させるための第1クロック回路」と補正すること。
補正事項1-2
補正前の請求項1の「上記第2クロック端子に結合され、上記第2周期クロック信号の一つのエッジで第2パルスを発生させるための第2クロック回路を含み」を、補正後の請求項1の「上記第2クロック端子に結合され、上記第2周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第2パルスを発生させるための第2クロック回路を含み」と補正すること。
補正事項1-3
補正前の請求項1の「読み出しまたは書き込みモードの動作の間にそれぞれ上記第1および上記第2パルスはそれぞれメモリ・データの各ビットの処理を誘発すること」を、補正後の請求項1の「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し、読み出しまたは書き込みモードの動作の間にそれぞれ上記第1および上記第2パルスはそれぞれメモリ・データの各ビットの処理を誘発すること」と補正すること。
補正事項2-1
補正前の請求項10の「上記第1クロック端子に結合されて上記第1周期クロック信号の一つのエッジで第1パルスを発生させるための第1クロック回路と」を、補正後の請求項9の「上記第1クロック端子に結合されて上記第1周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第1パルスを発生させるための第1クロック回路と」と補正すること。
補正事項2-2
補正前の請求項10の「上記第2クロック端子に結合されて上記第2周期クロック信号の一つのエッジで第2パルスを発生させるための第2クロック回路を具備し」を、補正後の請求項9の「上記第2クロック端子に結合されて上記第2周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第2パルスを発生させるための第2クロック回路を具備し」と補正すること。
補正事項2-3
補正前の請求項10の「一つのデータ・ビットを処理するための時間ウィンドウは上記第1パルス と上記第2パルス間の時間的な距離により定義され、読み出しまたは書き込みモードの動作の間に上記第1および上記第2パルスはそれぞれメモリデータの各ビットの処理を誘発すること」を、補正後の請求項9の「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し、読み出しまたは書き込みモードの動作の間に上記第1および上記第2パルスはそれぞれメモリデータの各ビットの処理を誘発すること」と補正すること。
補正事項3-1
補正前の請求項24の「上記第1周期クロック信号のそれぞれの連続的な立ち上がりエッジで第1の一連の連続的なパルスを発生させる段階と」を、補正後の請求項18の「上記第1周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第1の一連の連続的なパルスを発生させる段階と」と補正すること。
補正事項3-2
補正前の請求項24の「上記第2周期クロック信号のそれぞれの連続的な立ち上がりエッジで第2の一連の連続的なパルスを発生させる段階と」を、補正後の請求項18の「上記第2周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第2の一連の連続的なパルスを発生させる段階と」と補正すること。
補正事項3-3
補正前の請求項24の「上記第2の一連の連続的なパルスに交代で応答して複数ビットのメモリ・データを処理する段階とを含み」を、補正後の請求項18の「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し、上記第1および第2の一連の連続的なパルスに交代で応答して複数ビットのメモリ・データを処理する段階とを含み」と補正すること。

3.本件補正についての検討
(1)補正の目的の適否及び新規事項の追加について
(1-1)補正事項1-1について
補正事項1-1についての補正は、補正前の請求項1の「上記第1周期クロック信号の一つのエッジで第1パルスを発生させるための第1クロック回路」を、補正後の請求項1の「上記第1周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第1パルスを発生させるための第1クロック回路」と補正するものであるが、補正前の請求項1の「上記第1周期クロック信号の一つのエッジで第1パルスを発生させるための第1クロック回路」は、図3に記載されている「内部クロック回路306」を指していることは明らかであり、補正前の請求項1の「上記第1周期クロック信号の一つのエッジで第1パルスを発生させるための第1クロック回路」、すなわち、図3に記載されている「内部クロック回路306」に関して、出願当初の明細書及び図面には、以下の事項のみが記載されている。
(a)「【0013】
【課題を解決するための手段】
したがって、一実施形態において、第1周期クロック信号を受信するために結合された第1クロック端子と、第2周期クロック信号を受信するために結合された第2クロック端子と、上記第1クロック端子に結合され、上記第1周期クロック信号の一つのエッジで第1狭帯域パルス(naｒｒｏｗ ｐｕlｓe)を発生させるための第1クロック回路と、上記第2クロック端子に結合され、上記第2周期クロック信号の一つのエッジで第2狭帯域パルスを発生させるための第2クロック回路を含み、動作の読み出しまたは書き込みモードの間にそれぞれの上記第1および上記第2狭帯域パルスはメモリ・データの各ビットの処理を誘発することを特徴とする。」
(b)「【0015】
更に、上記第1クロック回路は上記第1クロック信号の立ち上がりエッジで上記第1狭帯域パルスを発生させ、上記第2クロック回路は上記第2クロック信号の立ち上がりエッジで上記第2狭帯域パルスを発生させる。」
(c)「【0016】
本発明の他の実施形態において、第1周期クロック信号および上記第1周期クロック信号に相補的な第2周期クロック信号を発生させるための回路を具備したクロック発生器と、上記クロック発生器に結合されたクロック端子を具備し、メモリ・データおよびメモリ制御信号等の流れを制御するための回路を具備するメモリ制御機と、上記クロック発生器および上記メモリ制御機に結合されるシンクロナス・メモリ装置を含み、上記シンクロナス・メモリ装置は、上記第1周期クロック信号を受信するために結合された第1クロック端子と、上記第2周期クロック信号を受信するために結合された第2クロック端子と、上記第1クロック端子に結合されて上記第1周期クロック信号の一つのエッジで第1狭帯域パルス(naｒｒｏｗ ｐｕlｓe)を発生させるための第1クロック回路と、上記第2クロック端子に結合されて上記第2周期クロック信号の一つのエッジで第2狭帯域パルスを発生させるための第2クロック回路を具備し、一つのデータ・ビットを処理するための時間ウィンドウは上記第1狭帯域パルスと上記第2狭帯域パルス間の一時的な距離により定義されることを特徴とする。」
(d)「【0018】
また、本発明は外部から提供された第1周期クロック信号を第1クロック端子で受信する段階と、外部から提供された第2周期クロック信号(上記第2周期クロック信号は上記第1周期クロック信号と相補)を第2クロック端子で受信する段階と、上記第1周期クロック信号のそれぞれの連続的な立ち上がりエッジで第1の一連の連続的な狭帯域パルスを発生させる段階と、上記第2周期クロック信号のそれぞれの連続的な立ち上がりエッジで第2の一連の連続的な狭帯域パルスを発生させる段階と、選択的な方式で上記第1および上記第2の一連の連続的な狭帯域パルス(上記第1および第2の一連のそれぞれの狭帯域パルスは1ビットのメモリ・データ処理を誘発させる)に応答して複数ビットのメモリ・データを連続的に処理する段階とを含むシンクロナス・メモリ装置の動作方法を提供する。」
(e)「【0025】
シンクロナス・メモリ装置304内の内部クロック回路306は例えば、信号CLK,/CLKの各エッジ中の立ち上がりエッジで狭帯域パルス(naｒｒｏｗ ｐｕlｓe)を発生させる。結果信号E.P,O.P(EVENP,ODDP)は偶数および奇数メモリコア回路を各々動作させる。」
(f)「【0029】
狭帯域パルスEVENP,ODDPはCLKおよび/CLKの立ち上がりエッジで各々発生される。読み出し命令はCLKの立ち上がりエッジで発生され、CLKおよび/CLK信号の全体の各立ち上がりエッジで出力されるデータより2クロック・サイクル遅い(すなわち、laｔencｙ=2)読み出しデータが発生される。」
したがって、上記(a)ないし(f)には、「上記第1周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第1パルスを発生させるための第1クロック回路」に関しては、何らの記載もなされておらず、またこの「上記第1周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第1パルスを発生させるための第1クロック回路」が願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。 よって、補正後の請求項1の「上記第1周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第1パルスを発生させるための第1クロック回路」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項1-1についての補正は、特許法第17条の2第3項に規定する要件を満たさないものである。

(1-2)補正事項1-2について
補正事項1-2について補正は、補正前の請求項1の「上記第2周期クロック信号の一つのエッジで第2パルスを発生させるための第2クロック回路」を、補正後の請求項1の「上記第2周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第2パルスを発生させるための第2クロック回路」と補正するものであるが、補正前の請求項1の「上記第2周期クロック信号の一つのエッジで第1パルスを発生させるための第2クロック回路」は、図3に記載されている「内部クロック回路306」を指していることは明らかであり、補正前の請求項1の「上記第2周期クロック信号の一つのエッジで第2パルスを発生させるための第2クロック回路」、すなわち、図3に記載されている「内部クロック回路306」に関して、出願当初の明細書及び図面には、上記「(1-1)補正事項1-1について」で引用した(a)ないし(f)の事項のみが記載されている。
したがって、上記(a)ないし(f)には、「上記第2周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第2パルスを発生させるための第2クロック回路」に関しては、何らの記載もなされておらず、またこの「上記第2周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第2パルスを発生させるための第2クロック回路」が願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。 よって、補正後の請求項1の「上記第2周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第2パルスを発生させるための第2クロック回路」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項1-2についての補正は、特許法第17条の2第3項に規定する要件を満たさないものである。

(1-3)補正事項1-3について
補正事項1-3について補正は、補正前の請求項1の「読み出しまたは書き込みモードの動作の間にそれぞれ上記第1および上記第2パルスはそれぞれメモリ・データの各ビットの処理を誘発すること」に、補正後の請求項1の「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し」という構成を新たに付加するものであるが、この「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウ」に関して、出願当初の明細書及び図面には、以下の事項のみが記載されている。
(g)「【0006】
図示した通り、自身のタイミングで変動を表す立下りエッジが完全に無視される反面に、読み出し命令およびデータ出力は全部CLK信号の立ち上がりエッジで発生する。したがって、例えば10nｓ周期を持つ所定のCLK信号が与えられるならば、立下りエッジでの15%変動はデータ処理のために約3.5nｓウィンドウだけを残す。」
(h)「【0010】
互いに反対の相補的な2つのクロック信号を受信する2つのクロック・ピンの提供はデータを処理するためのメモリ回路に対する広い時間ウィンドウおよび関連制御機を生成してデータ帯域幅および信号強度を増加させる。」
(i)「【0016】
本発明の他の実施形態において、第1周期クロック信号および上記第1周期クロック信号に相補的な第2周期クロック信号を発生させるための回路を具備したクロック発生器と、上記クロック発生器に結合されたクロック端子を具備し、メモリ・データおよびメモリ制御信号等の流れを制御するための回路を具備するメモリ制御機と、上記クロック発生器および上記メモリ制御機に結合されるシンクロナス・メモリ装置を含み、上記シンクロナス・メモリ装置は、上記第1周期クロック信号を受信するために結合された第1クロック端子と、上記第2周期クロック信号を受信するために結合された第2クロック端子と、上記第1クロック端子に結合されて上記第1周期クロック信号の一つのエッジで第1狭帯域パルス(naｒｒｏｗ ｐｕlｓe)を発生させるための第1クロック回路と、上記第2クロック端子に結合されて上記第2周期クロック信号の一つのエッジで第2狭帯域パルスを発生させるための第2クロック回路を具備し、一つのデータ・ビットを処理するための時間ウィンドウは上記第1狭帯域パルスと上記第2狭帯域パルス間の一時的な距離により定義されることを特徴とする。」
(j)「【0030】
固有微分クロック発生器300は立ち上がりエッジで最小ジッターを各々表す信号CLK,/CLKを発生させる。例えば、CLKおよび/CLKの立ち上がりエッジでの制限された5%変動および10nｓクロック周期を持てば、4.5nｓほど大きいデータ・ウィンドウ(ｗindｏｗ)がメモリおよび制御機に使用できるようになる。」
(k)「【0031】
したがって、本発明はデータ・ウィンドウを増加させてデータを処理する制御機およびメモリに多くの時間を提供する。これは回路設計を容易にして信号強度を改善させる。大きいデータ・ウィンドウは例えば、オーバーシュートおよびアンダーシュートの条件により発生される雑音の影響を減少させるので、信号強度は改善される。」
(l)「【0050】
結論的に、本発明はシンクロナス・メモリ装置およびシステムの性能を改善するための多様な技術を提供する。一実施形態において、2つのクロック・ピンを提供することはデータ・ウィンドウおよび帯域幅を改善させるのに助けを与える。」
(m)「【0053】
【発明の効果】
上記のような本発明は、データ・ウィンドウおよび帯域幅を改善させ、雑音およびクロストークに強いメモリを提供し、バイト-制御を可能にする効果がある。」
したがって、上記(g)ないし(m)には、「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウ」に関しては、何らの記載もなされておらず、また、この「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウ」が願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。
よって、補正後の請求項1の「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウ」との記載を追加する補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項1-3についての補正は、特許法第17条の2第3項に規定する要件を満たさないものである。

また、仮に、補正事項1-3についての補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものとしても、「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウ」という構成を付加することは、「データウィンドウ」という、補正前の請求項1には存在しない概念を新たに付加するものであって、当該構成の付加は、補正前の請求項1に係る発明における発明特定事項のいずれかを下位概念化するものではない。
したがって、当該構成の付加を含む補正事項についての補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法(以下、「改正前特許法」という。)第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、当該構成の付加が、改正前特許法第17条の2第4項のその余のいずれかの号に掲げる事項を目的とするものにも該当しないことは明らかである。
よって、補正事項1-3についての補正は、特許法第17条の2第3項に規定する要件を満たさないものであり、かつ、仮に当該要件を満たすものとしても、改正前特許法第17条の2第4項に規定する要件を満たさないものである。

(1-4)補正事項2-1について
補正事項2-1についての補正は、補正前の請求項10の「上記第1クロック端子に結合されて上記第1周期クロック信号の一つのエッジで第1パルスを発生させるための第1クロック回路」を、補正後の請求項9の「上記第1クロック端子に結合されて上記第1周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第1パルスを発生させるための第1クロック回路」と補正するものであるが、補正前の請求項10の「上記第1クロック端子に結合されて上記第1周期クロック信号の一つのエッジで第1パルスを発生させるための第1クロック回路」は、図3に記載されている「内部クロック回路306」を指していることは明らかであり、補正前の請求項10の「上記第1クロック端子に結合されて上記第1周期クロック信号の一つのエッジで第1パルスを発生させるための第1クロック回路」、すなわち、図3に記載されている「内部クロック回路306」に関して、出願当初の明細書及び図面には、上記「(1-1)補正事項1-1について」で引用した(a)ないし(f)の事項のみが記載されている。
したがって、上記(a)ないし(f)には、「上記第1クロック端子に結合されて上記第1周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第1パルスを発生させるための第1クロック回路」に関しては、何らの記載もなされておらず、また、この「上記第1クロック端子に結合されて上記第1周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第1パルスを発生させるための第1クロック回路」が願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。
よって、補正後の請求項9の「上記第1クロック端子に結合されて上記第1周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第1パルスを発生させるための第1クロック回路」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項2-1についての補正は、特許法第17条の2第3項に規定する要件を満たさないものである。

(1-5)補正事項2-2について
補正事項2-2についての補正は、補正前の請求項10の「上記第2クロック端子に結合されて上記第2周期クロック信号の一つのエッジで第2パルスを発生させるための第2クロック回路を具備し」を、補正後の請求項9の「上記第2クロック端子に結合されて上記第2周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第2パルスを発生させるための第2クロック回路を具備し」と補正するものであるが、補正前の請求項10の「上記第2クロック端子に結合されて上記第2周期クロック信号の一つのエッジで第2パルスを発生させるための第2クロック回路」は、図3に記載されている「内部クロック回路306」を指していることは明らかであり、補正前の請求項10の「上記第2クロック端子に結合されて上記第2周期クロック信号の一つのエッジで第2パルスを発生させるための第2クロック回路」、すなわち、図3に記載されている「内部クロック回路306」に関して、上記「(1-1)補正事項1-1について」で引用した(a)ないし(f)の事項のみが記載されている。
したがって、上記(a)ないし(f)には、「上記第2クロック端子に結合されて上記第2周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第2パルスを発生させるための第2クロック回路」に関しては、何らの記載もなされておらず、また、この「上記第2クロック端子に結合されて上記第2周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第2パルスを発生させるための第2クロック回路」が願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。
よって、補正後の請求項9の「上記第2クロック端子に結合されて上記第2周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第2パルスを発生させるための第2クロック回路を具備し」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項2-2についての補正は、特許法第17条の2第3項に規定する要件を満たさないものである。

(1-6)補正事項2-3について
補正事項2-3についての補正は、補正前の請求項10の「読み出しまたは書き込みモードの動作の間に上記第1および上記第2パルスはそれぞれメモリデータの各ビットの処理を誘発すること」に、補正後の請求項9の「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し」という構成を新たに付加するものであるが、この「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」することに関して、出願当初の明細書及び図面には、上記「(1-3)補正事項1-3について」で引用した(g)ないし(m)の事項のみが記載されている。
したがって、上記(g)ないし(m)には、「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」することに関しては、何らの記載もなされておらず、また、この「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」することが願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。
よって、補正後の請求項9の「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項2-3についての補正は、特許法第17条の2第3項に規定する要件を満たさないものである。

また、仮に、補正事項2-3ついての補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであるとしても、「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」するという構成を付加することは、「データウィンドウを提供」するという、補正前には存在しない概念を新たに付加するものであるから、当該構成の付加は、補正前の請求項10に係る発明における発明特定事項のいずれかを下位概念化するものではない。
したがって、当該構成の付加を含む補正事項2-3についての補正は、改正前特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、当該構成の付加が、改正前特許法第17条の2第4項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
よって、補正事項2-3についての補正は、特許法第17条の2第3項に規定する要件を満たさないものであり、かつ、仮に当該要件を満たすものとしても、改正前特許法第17条の2第4項に規定する要件を満たさないものである。

(1-7)補正事項3-1について
補正事項3-1についての補正は、補正前の請求項24の「上記第1周期クロック信号のそれぞれの連続的な立ち上がりエッジで第1の一連の連続的なパルスを発生させる段階」を、補正後の請求項18の「上記第1周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第1の一連の連続的なパルスを発生させる段階」と補正するものであるが、補正前の請求項24の「上記第1周期クロック信号のそれぞれの連続的な立ち上がりエッジで第1の一連の連続的なパルスを発生させる段階」は、図3に記載されている「内部クロック回路306」の動作を指していることは明らかであり、この、図3に記載されている「内部クロック回路306」に関して、出願当初の明細書及び図面には、上記「(1-1)補正事項1-1について」で引用した(a)ないし(f)の事項のみが記載されている。
したがって、上記(a)ないし(f)には、「上記第1周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第1の一連の連続的なパルスを発生させる段階」に関しては、何らの記載もなされておらず、また、この「上記第1周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第1の一連の連続的なパルスを発生させる段階」が願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。
よって、補正後の請求項18の「上記第1周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第1の一連の連続的なパルスを発生させる段階」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項3-1についての補正は、特許法第17条の2第3項に規定する要件を満たさないものである。

(1-8)補正事項3-2について
補正事項3-2についての補正は、補正前の請求項24の「上記第2周期クロック信号のそれぞれの連続的な立ち上がりエッジで第2の一連の連続的なパルスを発生させる段階」を、補正後の請求項18の「上記第2周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第2の一連の連続的なパルスを発生させる段階」と補正するものであるが、補正前の請求項24の「上記第2周期クロック信号のそれぞれの連続的な立ち上がりエッジで第2の一連の連続的なパルスを発生させる段階」は、図3に記載されている「内部クロック回路306」の動作を指していることは明らかであり、この図3に記載されている「内部クロック回路306」に関して、出願当初の明細書及び図面には、上記「(1-1)補正事項1-1について」で引用した(a)ないし(f)の事項のみが記載されている。
したがって、上記(a)ないし(f)には、「上記第2周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第2の一連の連続的なパルスを発生させる段階」に関しては、何らの記載もなされておらず、また、この「上記第2周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第2の一連の連続的なパルスを発生させる段階」が願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。
よって、補正後の請求項18の「上記第2周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第2の一連の連続的なパルスを発生させる段階」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項3-2についての補正は、特許法第17条の2第3項に規定する要件を満たさないものである。

(1-9)補正事項3-3について
補正事項3-3についての補正は、補正前の請求項24の「上記第2の一連の連続的なパルスに交代で応答して複数ビットのメモリ・データを処理する段階とを含み」を、補正後の請求項18の「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し、上記第1および第2の一連の連続的なパルスに交代で応答して複数ビットのメモリ・データを処理する段階とを含み」と補正するものであるが、「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウ」に関して、出願当初の明細書及び図面には、上記「(1-3)補正事項1-3について」で引用した(g)ないし(m)の事項のみが記載されている。
したがって、上記(g)ないし(m)には、「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」することに関しては、何らの記載もなされておらず、また、この「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」することが願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。
よって、補正後の請求項18の「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」するとする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項3-3についての補正は、特許法第17条の2第3項に規定する要件を満たさないものである。

また、仮に、補正事項3-3ついての補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものとしても、「上記第1および第2パルスの時間間隔で決まる、上記第1および第2周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」するという構成を付加することは、「データウィンドウを提供」するという、補正前には存在しない概念を新たに付加するものであるから、当該構成の付加は、補正前の請求項24に係る発明における発明特定事項のいずれかを下位概念化するものではない。
したがって、当該構成の付加を含む補正事項3-3についての補正は、改正前特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、当該構成の付加が、改正前特許法第17条の2第4項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
よって、補正事項3-3についての補正は、特許法第17条の2第3項に規定する要件を満たさないものであり、かつ、仮に当該要件を満たすものとしても、改正前特許法第17条の2第4項に規定する要件を満たさないものである。

4.むすび
以上のとおり、本件補正は、特許法第17条の2第3項に規定する要件を満たさないものであり、仮に当該要件を満たすものとしても、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定に違反するので、本件補正は、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明
平成18年10月10日付の手続補正は上記のとおり却下されたので、本願の請求項1ないし25に係る発明は、平成17年11月2日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし25に記載された事項により特定されるものであり、その請求項1に係る発明は、その請求項1に記載されている事項により特定される以下のとおりのものである。
「【請求項1】 第1周期クロック信号を受信するために結合された第1クロック端子と、
上記第1周期クロック信号と相補的な第2周期クロック信号を受信するために結合された第2クロック端子と、
上記第1クロック端子に結合され、上記第1周期クロック信号の一つのエッジで第1パルスを発生させるための第1クロック回路と、
上記第2クロック端子に結合され、上記第2周期クロック信号の一つのエッジで第2パルスを発生させるための第2クロック回路を含み、
読み出しまたは書き込みモードの動作の間にそれぞれ上記第1および上記第2パルスはそれぞれメモリ・データの各ビットの処理を誘発することを特徴とする半導体メモリ装置。」

第4 刊行物に記載された発明
刊行物1.特開平9-73781号公報
原審の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平9-73781号公報(なお、平成17年7月6日付けの拒絶理由通知書では、刊行物1として特開平9-167485号公報が示されているが、その後、刊行物1として特開平9-73781号公報が正しい番号であると出願人に通知されており、請求人も平成17年11月2日付けの意見書においてその旨確認している。)には、図5及び図6とともに、以下の記載がなされている。
「【0083】コントロール信号発生回路1は、外部クロック信号ECLKを受け、それに基づき、外部クロック信号ECLKと同じ周波数fの内部クロック信号ICLK(f)を発生する。さらに、コントロール信号発生回路1は、外部クロック信号ECLKに基づき、外部クロック信号ECLKの周波数fを1/2に分周した周波数f/2の内部クロック信号ICLK(f/2)を発生する。」
「【0126】(実施の形態2)図5は、本発明の実施の形態2によるSDRAMを示す概略ブロック図である。なお、図1と同様の部分については同一の参照符号を付し、その説明を適宜省略する。
【0127】図5のSDRAMが、図1のSDRAMと異なる点について説明する。外部クロック信号ECLKの周波数と、コラムアドレスカウンタが同期する内部クロック信号ICLKの周波数とが同じ点が異なっている。すなわち、外部クロック信号ECLKおよび内部クロック信号ICLKの周波数はfである。コラムアドレスカウンタA5またはコラムアドレスカウンタB7の一方が、内部クロック信号ICLK(f)の立上りで動作し、他方が内部クロック信号ICLK(f)の立下りで動作する点が異なる。
【0128】マルチプレクサ15は、外部クロック信号ECLKの周波数fを2倍した周波数2fの内部クロック信号ICLK(2f)の立上りで一方のバンクに切換わり、内部クロック信号ICLK(2f)の立下りで他方のバンクに切換わる点が異なる。コントロール信号発生回路1において、外部クロック信号ECLKの立上りと立下りの両方で、外部アドレス信号Add、/RASおよび/CASなどの外部信号が取込まれる点が異なる。
【0129】図6は、図5のSDRAMの第1の動作を説明するためのタイミング図である。第1の動作は、外部クロック信号ECLKの立下りで、バンクA11に対する外部アドレス信号Add(外部ローアドレス信号、外部コラムアドレス信号)が取込まれ、外部クロック信号ECLKの立上りから出力バッファ17が活性化され、読出データが出力され始める場合である。また、バンクB13に対しては、外部クロック信号ECLKの立上りで外部アドレス信号Add(外部ローアドレス信号、外部コラムアドレス信号)が取込まれ、外部クロック信号ECLKの立下りから出力バッファ17が活性化され読出データが出力され始める。」
「【0145】また、図5のコラムアドレスカウンタA5が、内部クロック信号ICLKを反転した信号/ICLKに同期して動作するときは、コラムアドレスカウンタA5は、信号/ICLKの立上りエッジに応じて、内部コラムアドレス信号を発生する。このときは、コラムアドレスカウンタB7は、内部クロック信号ICLKに同期して動作し、内部クロック信号ICLKの立上りエッジで内部コラムアドレス信号を発生する。」

そして、【0083】段落の「コントロール信号発生回路1は、外部クロック信号ECLKを受け、それに基づき、外部クロック信号ECLKと同じ周波数fの内部クロック信号ICLK(f)を発生する。さらに、コントロール信号発生回路1は、外部クロック信号ECLKに基づき、外部クロック信号ECLKの周波数fを1/2に分周した周波数f/2の内部クロック信号ICLK(f/2)を発生する。」の記載からみて、【0145】段落に記載されている、「内部クロック信号ICLK」及び「内部クロック信号ICLKを反転した信号/ICLK」は、共に、「コントロール信号発生回路1」によって生成されていることは明らかである。

よって、刊行物1には以下の発明(以下、「刊行物発明」という。)が記載されているものと認められる。
「外部クロック信号ECLKを受信するためのクロック端子と、
上記クロック端子に結合されて、上記外部クロック信号ECLKから、内部クロック信号ICLKと、該内部クロック信号ICLKを反転した信号/ICLKを生成し出力するコントロール信号発生回路1と、
前記内部クロック信号ICLKを反転した信号/ICLKの立ち上がりエッジに同期してコラムアドレスを順次発生するコラムアドレスカウンタA5と、
前記内部クロック信号ICLKの立ち上がりエッジに同期してコラムアドレスを順次発生するコラムアドレスカウンタB7と、
前記コラムアドレスカウンタA5からのコラムアドレスを受けてメモリアレイバンクA内の特定の列を選択するコラムデコーダAと、
前記コラムアドレスカウンタB7からのコラムアドレスを受けてメモリアレイバンクB内の特定の列を選択するコラムデコーダBとからなる、SDRAM。」

第5 対比
本願の請求項1に係る発明(以下、「本願発明」という。)と刊行物発明とを対比する。
(1)刊行物発明の「内部クロック信号ICLK」及び「該内部クロック信号ICLKを反転した信号/ICLK」は、本願発明の「第1周期クロック信号」及び「上記第1周期クロック信号と相補的な第2周期クロック信号」にそれぞれ相当しているから、刊行物発明の「外部クロック信号ECLKを受信するためのクロック端子と、 上記クロック端子に結合されて、上記外部クロック信号ECLKから、内部クロック信号ICLKと、該内部クロック信号ICLKを反転した信号/ICLKを生成し出力するコントロール信号発生回路1」は、本願発明の「第1周期クロック信号を受信するために結合された第1クロック端子と、 上記第1周期クロック信号と相補的な第2周期クロック信号を受信するために結合された第2クロック端子と」に対応しており、両者は、「クロック信号を受信するために結合されたクロック端子」を有し、「第1周期クロック信号と相補的な第2周期クロック信号」を備えている点で共通している。
(2)刊行物発明において「前記コラムアドレスカウンタA5からのコラムアドレスを受けてメモリアレイバンクA内の特定の列を選択」又は刊行物発明において「前記コラムアドレスカウンタB7からのコラムアドレスを受けてメモリアレイバンクB内の特定の列を選択」は、いずれも、読み出しまたは書き込みモードの動作の間に、「内部クロック信号ICLK」及び「該内部クロック信号ICLKを反転した信号/信号ICLK」の立ち上がりエッジにおいて行われていることは明らかであり、また、これによって、メモリ・データの各ビットの処理を誘発しているものと認められ、また、刊行物発明の「SDRAM」は、本願発明の「半導体メモリ装置」に相当しているから、刊行物発明の「前記コラムアドレスカウンタA5からのコラムアドレスを受けてメモリアレイバンクA内の特定の列を選択するコラムデコーダAと、 前記コラムアドレスカウンタB7からのコラムアドレスを受けてメモリアレイバンクB内の特定の列を選択するコラムデコーダBとからなる、SDRAM」は、本願発明の「読み出しまたは書き込みモードの動作の間にそれぞれ上記第1および上記第2パルスはそれぞれメモリ・データの各ビットの処理を誘発することを特徴とする半導体メモリ装置」に対応している。
そして、刊行物発明は、「内部クロック信号ICLK」及び「該内部クロック信号ICLKを反転した信号/ICLK」の立ち上がりエッジによって、メモリ・データの各ビットの処理を誘発しているから、刊行物発明の「内部クロック信号ICLK」及び「該内部クロック信号ICLKを反転した信号/ICLK」と、本願発明の「上記第1および上記第2パルス」とは、共に、第1及び第2のトリガー信号であると表現することができ、本願発明の「第1および上記第2パルス」は、「第1周期クロック信号」及び「第1周期クロック信号と相補的な第2周期クロック信号」に基づいて生成されているので、両者は、「読み出しまたは書き込みモードの動作の間にそれぞれ上記第1周期クロック信号と相補的な第2周期クロック信号に基づいて生成された第1および第2のトリガー信号は、それぞれメモリ・データの各ビットの処理を誘発することを特徴とする半導体メモリ装置」である点で共通している。

よって、本願発明と刊行物発明とは、
「クロック信号を受信するために結合されたクロック端子を有し、第1周期クロック信号と相補的な第2周期クロック信号を備え、
読み出しまたは書き込みモードの動作の間にそれぞれ上記第1周期クロック信号と相補的な第2周期クロック信号に基づいて生成された第1および第2のトリガー信号は、それぞれメモリ・データの各ビットの処理を誘発することを特徴とする半導体メモリ装置。」である点で一致し、以下の点で相違する。

相違点1
「クロック端子」が、本願発明では、「第1周期クロック信号を受信するために結合された第1クロック端子と、 上記第1周期クロック信号と相補的な第2周期クロック信号を受信するために結合された第2クロック端子」とからなっており、「第1クロック端子」から「第1周期クロック信号」を得て、「第2クロック端子」から「第1周期クロック信号と相補的な第2周期クロック信号」を得ているのに対して、刊行物発明では、「クロック端子」が、1つであり、この1つの「クロック端子」から「外部クロック信号ECLK」を受信し、「SDRAM」内の「コントロール信号発生回路1」によって、「内部クロック信号ICLKと、該内部クロック信号ICLKを反転した信号/ICLKを生成」している点。
相違点2
「第1および第2のトリガー信号」が、本願発明では、「上記第1クロック端子に結合され、上記第1周期クロック信号の一つのエッジで第1パルスを発生させるための第1クロック回路と、 上記第2クロック端子に結合され、上記第2周期クロック信号の一つのエッジで第2パルスを発生させるための第2クロック回路」とから得られる「第1パルス」及び「第2パルス」、すなわち、「第1および第2のトリガー信号」が、「上記第1クロック端子に結合され、上記第1周期クロック信号の一つのエッジ」で発生させた「第1パルス」及び「上記第2クロック端子に結合され、上記第2周期クロック信号の一つのエッジ」で発生させた「第2パルス」であるのに対して、刊行物発明では、「内部クロック信号ICLK」の立ち上がりエッジ及び「内部クロック信号ICLKを反転した信号/ICLK」の立ち上がりエッジそのものである点。

第6 当審の判断
1.相違点1について
半導体メモリにおいて、相補のクロック端子を設け、この相補のクロック端子を介して、外部から相補のクロック信号を得るように構成することは、例えば、下記の周知文献1又は周知文献2に記載されているように従来周知の技術事項であるから、刊行物発明において、「外部クロック信号ECLKを受信するためのクロック端子」に加えて、相補の「外部クロック信号/ECLKを受信するためのクロック端子」を設け、言い換えると、「外部クロック信号ECLK」と、相補の「外部クロック信号/ECLK」とを受信するための、それぞれに対応する「クロック端子」を設けることにより、本願発明の如く、「第1周期クロック信号を受信するために結合された第1クロック端子と、 上記第1周期クロック信号と相補的な第2周期クロック信号を受信するために結合された第2クロック端子と」を備えた構成とすることは、当業者が容易になし得た程度のものである。

周知文献1:特開平6-203553号公報
「【0010】ここで、20は外部クロック信号CLK(およびCLKバー)から、列アドレスレジスタ10、行アドレスレジスタ11、データレジスタ12、行/列デコーダ13、14、ラッチ回路17および出力レジスタ19等の内部回路の動作タイミングを規定するための内部クロック信号#1?#4を作り出す信号生成回路(信号生成手段)であり、これらの内部クロック信号#1?#4は、遅延回路(遅延手段)21を通してそれぞれ所定の遅延時間が与えられ、第1?第4の内部クロック信号#1d?#4dとなる。なお、Weバーは書き込みイネーブル信号、CSはチップセレクト信号である。」
「【0012】図4は信号生成回路20および遅延回路21を含む要部ブロック図である。信号生成回路20は、外部クロック信号CLK(CLKバー)用の入力バッファ20a、20bと、チップセレクト信号CS用の入力バッファ20c、20dとを備えるとともに、各パイプラインステージの動作をコントロールするための内部クロック信号#1?#4を生成するいくつかのクロック生成部20e?20gを備える。また、遅延回路21は、第1?第4の内部クロック信号#1d?#4dごとの遅延部21a?21dを備え、それぞれの遅延部21a?21dは、信号生成回路20における内部クロック信号ごとの回路遅延を考慮した所定の遅延時間を有している。」
周知文献2:特開平3-178098号公報
(a)「この実施例のバイポーラ・CMOS型RAMは、特に制限されないが、外部から供給される相補クロック信号CLKに従って同期動作され、チップ選択信号/CLに従ってその選択状態が、またライトイネーブル信号/WEに従ってその動作モードがそれぞれ制御される。」(第4頁左上欄第10行?同第15行)(なお、「/WE」は、「WE」の上に-が記載されたものを表す。(b)においても同様である。)
(b)「このうち、チップ選択信号/CS,ライトイネーブル信号/WE、入力データDin0?Din3ならびにアドレス信号A0?A11は、上記相補クロック信号CLKの立ち上がり(ここで、例えば非反転クロック信号/CLKがハイレベルとされ反転クロック信号CLKがロウレベルとされることを“立ち上がり”と称し、その逆の場合を“立ち下がり”と称する。以下、相補信号について同様)に同期して対応するラッチに取り込まれ、その入力論理レベルが固定される。」(第4頁右上欄第3行?同第12行)

2.相違点2について
DRAMやSDRAMにおいて、外部から入力されるクロック信号の立ち上がりエッジを利用して、パルス信号を生成し、該パルス状の信号と同期してデータの読み出し/書き込みを行うことは、例えば、下記の周知文献3、周知文献4又は周知文献5に記載されているように従来周知の技術事項であり、また、パスル信号を生成するためにパルス発生回路を用いることは慣用手段であるから、刊行物発明において、「内部クロック信号ICLK」の立ち上がりエッジ及び「内部クロック信号ICLKを反転した信号/ICLK」の立ち上がりエッジに代えて、「内部クロック信号ICLK」の立ち上がりエッジを利用して生成したパルス信号、「内部クロック信号ICLKを反転した信号/ICLK」の立ち上がりエッジを利用して生成したパルス信号及びパスル発生回路を用いて、本願発明の如く、「上記第1クロック端子に結合され、上記第1周期クロック信号の一つのエッジで第1パルスを発生させるための第1クロック回路と、 上記第2クロック端子に結合され、上記第2周期クロック信号の一つのエッジで第2パルスを発生させるための第2クロック回路」とを備えたものとすることは、当業者が容易になし得た程度のものである。

周知文献3:特開平7-78498号公報
「【0009】アドレスビットA0ないしAkから成る外部アドレスADD、行アドレスストローブ信号バーRAS、列アドレスストローブ信号バーCASおよび書込みレリーズ信号バーWEは一時メモリ14のなかに読入れられ、またそこに一時記憶され、一時メモリ14に与えられるクロック信号CKIによりそれぞれ行アドレスデコーダ10、アドレスカウント装置15およびデータ入力/出力装置13に伝達される。行アドレスデコーダ10もアドレスカウント装置15もデータ入力/出力装置13もこの目的で一時メモリ14と接続されている。さらにアドレスカウント装置15およびデータ入力/出力装置13はクロック信号CKIも与えられる。」
「【0013】パルス変換器装置16の一つの例が図3に示されている。そこで外部クロック信号CLKはナンドゲート30の第1の入力端およびノアゲート33の第1の入力端にも、またそれぞれ遅延回路31とインバータ32の直列回路および遅延回路34とインバータ35の直列回路を介してナンドゲート30の第2の入力端およびノアゲート33の第2の入力端にも与えられる。遅延回路31、34はたとえば偶数個のインバータの直列回路により構成することができる。モード選択装置17の出力信号バーTEはノアゲート33の第3の入力端に与えられる。ナンドゲート30およびノアゲート33の出力端はそれぞれ別のノアゲート36の入力端と接続されており、その出力端はクロック信号CKIを供給する。 【0014】このパルス変換器装置16の機能は同じく図4により説明される。モード選択装置17の出力信号バーTEの低レベル状態の間はクロック信号CLKの各状態切換わりはパルス変換器装置の出力端におけるパルスに通じ、一方モード選択装置17の出力信号バーTEの高レベル状態の際には外部クロック信号CLKの正の状態切換わりのみがクロック信号CKIのパルスに通ずる。このことは、モード選択装置17の出力信号バーTEの低レベル状態によりクロック信号CKIの周波数が2倍にされることを意味する。」
周知文献4:特開平9-63262号公報
「【0017】これに対して、本発明では、外部クロック信号を単に遅延させて使用するのではなく、外部クロック信号から短いパルスを生成し、それで前段のパイプの処理結果が出力される直前にゲートを通過状態にして処理結果を停止させることなく次段へ転送し、転送が終了した直後にゲートを非通過状態にする。これにより、ゲートを通過する時間を短くできると共に、誤動作も防止できる。しかし、外部クロック信号をそのまま使用することはできないため、外部クロック信号からゲートを制御するパルスを生成する回路を設ける必要があるが、高速化における利点が大きい。」
周知文献5:特開平9-204776号公報
「【0008】これらの問題点を図10A,10B,10Cを参照して具体的に説明する。図10A,10B,10CはSDRAMで外部クロック信号CLKの周波数による内部クロック信号CLKDQの発生時点を示すタイミング図である。図10Aにおいて、ここでは外部クロック信号CLKにおけるローレベル時間ｔCLの下で、最大周波数の外部クロック信号CLKが供給される場合の各ACパラメータと内部クロック信号CLKDQの発生時点との関係を示している。
【0009】図10Aに示すｔSTは外部クロック信号CLKのネガティブエッジから内部クロック信号CLKDQとして発生する内部クロック遅延時間である。ｔDELは、内部クロック信号CLKDQが発生し、かつ、データ出力バッファまで伝達される遅延時間とデータ出力バッファのデータ伝達遅延時間とを合計したデータ出力バッファでの出力遅延時間である。また、ｔOSは出力セットアップ時間として、最小クロックサイクル時間ｔCCminからSDRAMの最大データ出力遅延時間ｔSACmaｘを除いた時間である。」

よって、本願発明は、刊行物1に記載された発明及び従来周知の技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第7 むすび
以上のとおりであるから、本願は、請求項2ないし25に係る発明は検討するまでもなく、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2009-04-13 
結審通知日 2009-04-17 
審決日 2009-04-28 
出願番号 特願平11-96552
審決分類 P 1 8・ 571- Z (G11C)
P 1 8・ 574- Z (G11C)
P 1 8・ 572- Z (G11C)
P 1 8・ 561- Z (G11C)
P 1 8・ 573- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 園田 康弘  
特許庁審判長 河合 章
特許庁審判官 北島 健次
加藤 俊哉
発明の名称 メモリ・システム、半導体メモリ装置およびシンクロナス・メモリ装置の動作方法  
代理人 谷 義一  
代理人 阿部 和夫  
復代理人 濱中 淳宏  

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