ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1204411 |
| 審判番号 | 不服2006-11125 |
| 総通号数 | 119 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2009-11-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2006-05-30 |
| 確定日 | 2009-09-24 |
| 事件の表示 | 平成 9年特許願第222416号「マルチメディア信号プロセッサの単一命令多重データ処理」拒絶査定不服審判事件〔平成10年 5月22日出願公開、特開平10-134036〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯と、本願発明 本願は、パリ条約による優先権主張(1996年8月19日、米国)を伴う、平成9年8月19日の出願であって、平成17年6月13日付けで拒絶理由通知がなされ、同年12月20日付けで手続補正がなされたが、平成18年2月14日付けで拒絶査定がなされ、これに対し、同年5月30日に審判請求がなされるとともに、同年6月26日付けで手続補正がなされ、同年8月28日付けで前置報告がなされ、平成20年9月9日付けで審尋がなされたものであり、その特許請求の範囲の請求項1に係る発明(以下、「本願発明」という。)は、平成18年6月26日付けで手続補正された特許請求の範囲の請求項1に記載された次のとおりのものと認める (なお、当該手続補正は、願書に最初に添付された明細書及び図面に記載された事項の範囲内で行われたものであるから特許法第17条の2第3項の規定に適合し、また、審判請求人が審判請求理由の中で主張するとおり、明りょうでない記載の釈明(特許法第17条の2第4項第4号)を目的とするものであるから、特許法第17条の2第4項の規定にも適合するものと認める)。 「ベクトルレジスタを含むレジスタファイルと、 命令を復号化する間に、前記レジスタファイルから選択されたベクトルレジスタを識別し、前記命令を実行する間に、処理されるデータエレメントに対するサイズを識別するデコーダと、 前記ベクトルレジスタに接続された処理回路とから構成され、 前記処理回路は前記命令の実行時に、前記選択されたベクトルレジスタのデータエレメントのサイズにより制御される同時に並列して行われる演算の数に応じて並列演算を行うことを特徴とするベクトルプロセッサ。」 2.引用発明 これに対し、原査定の拒絶の理由に引用された、本願の優先日(1996年8月19日)よりも前である平成2年12月5日に頒布された「特開平2-294873号公報 」(以下、「引用文献」という。)には、図面とともに以下の(ア)?(キ)の事項が記載されている(なお、下線部は便宜的に当審において付与したもの。以下同じ。)。 (ア)「発明の構成 本発明によれば、nビット幅(nは自然数)のデータ形式のベクトルデータと、m×nビット幅(mは2以上の自然数)のデータ形式のベクトルデータとを処理可能なベクトルデータ処理方式であって、1ワード当りm×nビットのデータを夫々格納可能なM個(Mは2以上の自然数)のベクトルレジスタと、前記ベクトルレジスタの出力データを演算オペランドとして演算処理をなす演算手段とを設け、m×nビット幅のデータ形式のベクトルデータ処理命令に応答して、前記ベクトルレジスタの各々の各1ワードにベクトルデータの1エレメントを夫々格納し、前記ベクトルレジスタの各々から1エレメントずつのデータを読出し、この読出されたM個のデータを演算オペランド群として前記演算手段へ入力して演算せしめ、nビット幅のデータ形式のベクトルデータ処理命令に応答して、前記ベクトルレジスタの各々の各1ワードにベクトルデータのmエレメントを夫々格納し、前記ベクトルレジスタの各々からmエレメントずつのデータを読出し、この読出されたM×m個のデータを演算オペランド群として前記演算手段へ入力せしめてm個の演算結果データを得ることを特徴とするベクトルデータ処理方式が得られる。」(第2頁右上欄第11行?第2頁左下欄第15行) (イ)「まず、第1の実施例としてn=4,m=2,M=2のときの符号無し2進固定小数データの加算器について第1図を参照しつつ述べる。図において、ベクトルデータ処理装置1は2つの8ビットデータX1=(ｘ11,・・・,ｘ18)、X2=(ｘ21,・・・,ｘ28)と、切換信号Sとを入力とし、8ビットデータB=(b1,・・・,b8)と、オーバフロー報告信号E1,E2と切換信号Tとを出力する。 但し、切換信号Sは“1”のとき、4ビット幅のデータを演算オペランドとして処理することを指示し、"0"のとき、8ビット幅のデータを演算オペランドとして処理することを指示する。 ベクトルレジスタ10,11はそれぞれ入力されたX1,X2をベクトルレジスタライト制御信号の指示に従って格納するとともに、ベクトルレジスタリード制御信号の指示に従ってそれぞれ1ワードずつ出力する。尚、これ等ベクトルレジスタライト制御信号及びベクトルレジスタリード制御信号については、一般にベクトルレジスタを使用する場合、付随して使用されるものとして、ここでは図中への記載及び説明を略す。」(第2頁左下欄第19行?第2頁右下欄第19行) (ウ)「切換信号入力レジスタ15は切換信号Sを入力として格納した後、データパス111を通してSを、データパス112を通してSの否定信号を夫々出力する。演算オペランド入力レジスタ12,13は夫々データパス100及び101を通してベクトルレジスタ10,11からのリードデータを受けて格納する。 ここで、レジスタ12,13に格納されたデータをそれぞれA1=(a11,・・・,a18)、A2=(a21,・・・,a28)とする。演算オペランド入力レジスタ12に格納されたデータのうち、上位の4ビット(a11,・・・,a14)はデータバス102を通して加算器4に出力され、下位4ビット(a15・・・a18)はデータパス103を通して加算器3に出力される。また、演算オペランドレジスタ13に格納されたデータのうち上位の4ビット(a21・・・,a24)はデータパス104を通して加算器4に出力され、下位4ビット(a25,・・・,a28)はデータパス105を通して加算器3に出力される。加算器3はデータパス103を通して(a15,・・・,a18)をデータパス105を通して(a25,・・・,a28)を夫々受けると、2つの4ビットデータの加算を実行し、加算結果5ビットのうち最上位の1ビットをデータパス106を通して出力し、その他の4ビットをデータバス107を通して出力する。」(第2頁右下欄末行?第3頁右上欄第4行) (エ)「論理積回路5はデータパス112を通して切換信号Sの否定信号を入力するとともに、データパス106を通して加算器3の出力のうちの最上位1ビットを入力し、これ等2つの入力が共に“1”であるときのみ“1“を出力する。従って、切換信号S=1で、4ビットデータの処理であることを示している場合には、加算器3から加算器4への桁上りは“0”に抑えられる。 加算器4はデータパス102を通して(a11,・・・,a14)を、データパス104を通して(a21,・・・,a24)を夫々受けると共に、データパス117を通して論理積回路5の出力を受けこれ等3つの入力データの加算を実行した後、加算結果5ビットのうちの最上位1ビットをデータパス108を通して出力するとともに、残りの4ビットをデータパスl09を通して出力する。」(第3頁右上欄第5行?同欄末行) (オ)「結果出力レジスタ14はデータパス109を通して演算器4の出力の下位4ビットを、データパス107を通して演算器3の出力の下位4ビットを夫々受けて格納した後、ベクトルデータ処理装置1の1出力B=(b1,・・・,b8)として送出する。 切換信号出力レジスタ16はデータパス111を通して切換信号Sを入力格納した後、データパス114を通してベクトルデータ処理装置1の一出力Tとして送出する。オーバフロー格納レジスタ17はデータパス108を通して加算器4の出力データの最上位1ビットを入力格納した後、データパス115を通してベクトルデータ処理装置1の1出力E1として送出する。 論理積回路6はデータパス111を通して切換信号Sを受けるとともにデータパス106を通して加算器3の出力データの最上位1ビットを受け、これ等2つの入力が共に1であるときのみ1を出力する。 従って、切換信号S=0で、演算オペランドが8ビット幅のデータであることを示す場合には、論理積回路6の出力は必ず“0”となる。オーバーフロー格納レジスタ18はデータパス113を通して論理積回路6の出力を受けるとともに格納し、データパス116を通してベクトルデータ処理装置1の1出力E2として送出する。」(第3頁左下欄第1行?第3頁右下欄第5行) (カ)「以上説明した構成及び動作により、ベクトルデータ処理装置1は演算オペランドが8ビット幅の時には、A1=(a11,・・・,a18)とA2=(a21,・・・,a28)との加算を実行して8ビットの演算結果データB=(b1,・・・,b8)及びオーバフロー報告信号E1を出力する。このとき、論理積回路6により演算器3のオーバフロー信号の導出を禁止し、8ビット幅演算に無関係なオーバフロー報告信号E2を無効化している。 演算オペランドが4ビット幅の時には、(a11,・・・,a14)と(a21,・・・,a24)との加算と、(a15,・・・,a18)と(a25,・・・,a28)との加算とを実行し、それぞれの演算結果(b1,・・・,b4)、(b5,・・・,b8)及びそれぞれに対応するオーバフロー報告信号E1,E2を出力するようにしている。」(第3頁右下欄第6行?第4頁左上欄第1行) (キ)「この様に、1ワードにN(N=n×mで nは自然数、mは2以上の整数)ビットデータを格納することができるベクトルレジスタを有するベクトルデータ処理装置において、Nビット幅のデータを演算オペランドとする時には、ベクトルレジスタ1ワードに1個のNビットデータを格納し、下段の演算回路で1個の演算を実行してその結果を出力し、nビット幅のデータを演算オペランドとする時には、ベクトルレジスタ1ワードにm個のnビットデータを格納し、下段の演算回路でm個の演算を実行してその結果を出力することにより、従来有効に使用されていなかった、ベクトルレジスタ1ワード中の(N-n)ビットを有効に利用できると共にnビット幅のデータを演算オペランドとして下段の演算回路で1演算を実行するようにした場合に、従来では1演算オペレンド中の”0”詰めされた(N-n)ビットに関する演算回路をも、有効に使用できる。 また、nビット幅のデータを演算オペランドとする演算を実行する時には、1度にm個の演算が処理できるために、ベクトル演算を高速に実行できる。」(第5頁左上欄第10行?第5頁右上欄第11行) 上記(ア)、(キ)の記載から、引用文献のベクトルデータ処理装置はM個のベクトルレジスタを有し、各々のベクトルレジスタは1個のNビット幅の演算オペランド又はm個のnビット幅の演算オペランドを格納するものと解される。 上記(イ)、(ウ)の記載から、引用文献の切替信号入力レジスタ15は、命令を実行する間に、処理される演算オペランドのビット幅を指示する切替信号Sを保持するものと解される。 上記(イ)?(キ)の記載から、ベクトルレジスタに格納されている演算オペランドのビット幅がNビット(N=8)である場合には演算回路は1個の演算を実行し、ベクトルレジスタに格納されている演算オペランドのビット幅がnビット(n=4)である場合には、演算回路はm個(m=2)の演算を並列に実行するようになっており、このように並列して実行される演算の個数(1個又はm個)は、引用文献においては、ベクトルレジスタに格納されている演算オペランドのビット幅に対応して決定されているものと解される。 したがって、引用文献には次の発明(以下、「引用発明」という。)が記載されていると認められる。 M個のベクトルレジスタであって、個々のベクトルレジスタはそれぞれ1個のNビット幅の演算オペランド又はm個のnビット幅の演算オペランドを格納するものであるようなM個のベクトルレジスタと、 命令を実行する間に、処理される演算オペランドのビット幅を指示する切替信号Sを保持する切替信号入力レジスタ15と、 前記ベクトルレジスタに接続された演算回路とから構成され、 前記演算回路は前記命令の実行時に、前記ベクトルレジスタに格納されている演算オペランドのビット幅に対応して決定される同時に並列して行われる演算の数に応じて並列演算を行うことを特徴とするベクトルデータ処理装置。 3.対比 ここで、本願発明と引用発明とを比較する。 引用発明の「それぞれ1個のNビット幅の演算オペランド又はm個のnビット幅の演算オペランドを格納」する「個々のベクトルレジスタ」を上位概念化して把握すると、本願発明の「ベクトルレジスタ」に相当する。 複数のレジスタの集合を「レジスタファイル」という名称で呼ぶことは、当該技術分野において慣用的に用いられる用語法であるから、引用発明の「M個のベクトルレジスタ」が、本願発明の「ベクトルレジスタを含むレジスタファイル」に相当する。 引用発明の「命令」が、本願発明の「命令」に相当する。 引用発明の「処理される演算オペランドのビット幅」が、本願発明の「処理されるデータエレメントに対するサイズ」に相当する。したがって、引用発明の「命令を実行する間に、処理される演算オペランドのビット幅を指示する切替信号Sを保持する切替信号入力レジスタ15」と、本願発明の「命令を復号化する間に、前記レジスタファイルから選択されたベクトルレジスタを識別し、前記命令を実行する間に、処理されるデータエレメントに対するサイズを識別するデコーダ」は、ともに、「命令を実行する間に、処理されるデータエレメントに対するサイズを特定する機構」である点において共通する。 引用発明の「前記ベクトルレジスタに接続された演算回路」が、本願発明の「前記ベクトルレジスタに接続された処理回路」に相当する。 引用発明の「前記演算回路は前記命令の実行時に、前記ベクトルレジスタに格納されている演算オペランドのビット幅に対応して決定される同時に並列して行われる演算の数に応じて並列演算を行う」と、本願発明の「前記処理回路は前記命令の実行時に、前記選択されたベクトルレジスタのデータエレメントのサイズにより制御される同時に並列して行われる演算の数に応じて並列演算を行う」は、ともに、「前記処理回路は前記命令の実行時に、前記ベクトルレジスタのデータエレメントのサイズにより制御される同時に並列して行われる演算の数に応じて並列演算を行う」である点において共通する。 引用発明の「ベクトルデータ処理装置」が、本願発明の「ベクトルプロセッサ」に相当する。 よって、本願発明と引用発明とは、以下の点で一致し、また、相違している。 (一致点) ベクトルレジスタを含むレジスタファイルと、 命令を実行する間に、処理されるデータエレメントに対するサイズを特定する機構と、 前記ベクトルレジスタに接続された処理回路とから構成され、 前記処理回路は前記命令の実行時に、前記ベクトルレジスタのデータエレメントのサイズにより制御される同時に並列して行われる演算の数に応じて並列演算を行うことを特徴とするベクトルプロセッサ。 (相違点1) 前記「命令を実行する間に、処理されるデータエレメントに対するサイズを特定する機構」が、本願発明では「命令デコーダ」であるのに対し、引用発明では「処理される演算オペランドのビット幅を指示する切替信号Sを保持する切替信号入力レジスタ15」である点。 (相違点2) 本願発明では、「命令デコーダ」が、命令を復号化する間に、前記レジスタファイルから選択されたベクトルレジスタを識別し、前記選択されたベクトルレジスタのデータエレメントのサイズにより演算の数が制御されるのに対し、引用発明ではベクトルレジスタに格納されている演算オペランドのビット幅に対応して演算の数が決定されているものの、選択されたベクトルレジスタを命令デコーダが識別する機構が存在しない点。 4.当審の判断 上記相違点1、2について検討する。 例えば本願の優先日前に頒布された特開平2-195431号公報に、 「マクロ命令を命令デコーダ10で解読し、(中略)ビット操作命令には対応するインストラクションコードが含まれると共に、オペランドのサイズ情報などが含まれている(中略)命令デコーダ10からのオペランドのサイズに応ずる情報とが制御ユニット12に与えられると」(第5頁左下欄第5?18行)、 「第2図に示されるように直接命令デコーダ13の出力を用いて行うようにしてもよい。この場合にはビット操作命令のオペレーションコードと、オペランドサイズ情報をデコードして、セレクタ5の動作を可能とする制御情報並びに(中略)制御信号を生成する論理を命令デコーダ13に持たせることが必要になる」(第5頁右下欄第3?10行) と記載され(第1図、第2図の記載もあわせて参照されたい)、本願の優先日前に頒布された特開平6-242945号公報に、 「【0003】図11に、従来のデータ処理装置の構成図を示す。 (中略) 【0006】命令デコードユニットIDUは、内部に命令デコーダIDECを備え、命令を解読して命令の種類、オペランドデータのサイズopsize、及び(中略)を出力する。」 と記載されているように、命令を命令デコーダでデコードすることによってオペランドのサイズ情報を識別する手法は周知技術であり、また、例えば本願の優先日前に頒布された特開昭63-186371号公報に、 「第2図において、ベクトルレジスタ(VR0?VRn)210?216はベクトル演算データを保持する。」(第2頁左下欄第13?15行)、 「命令語レジスタ2には処理装置で実行される命令語が順次格納される。デコーダ3は命令語レジスタ2の内容を解読するものであり、ベクトル演算であれば、使用する演算器の種類、演算に使用されるベクトルデータを供給しているベクトルレジスタの番号、および(中略)を出力する。」(第2頁右下欄第6?13行) と記載されているように、命令を命令デコーダでデコードすることによって、選択されたベクトルレジスタを識別し、選択されたベクトルレジスタを使用することも周知技術であるから、これらの周知技術に基づいて、引用発明において、演算オペランドのビット幅を指示する切替信号Sを発生させるとともに、演算に使用するベクトルレジスタとして選択されたレジスタを識別するために、引用発明の命令をデコードする命令デコーダを設けることは、当業者が容易に想到し得た事項に過ぎない。 したがって、上記相違点1、上記相違点2はいずれも格別のものではない。 そして、本願発明の構成によってもたらされる効果も、当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。 5.むすび 以上のとおり、本願発明は、引用文献に記載された引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2009-04-23 |
| 結審通知日 | 2009-04-28 |
| 審決日 | 2009-05-11 |
| 出願番号 | 特願平9-222416 |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 鳥居 稔 |
| 特許庁審判長 |
山崎 達也 |
| 特許庁審判官 |
冨吉 伸弥 久保 光宏 |
| 発明の名称 | マルチメディア信号プロセッサの単一命令多重データ処理 |
| 代理人 | 萩原 誠 |