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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
管理番号 1204412
審判番号 不服2006-11565  
総通号数 119 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-11-27 
種別 拒絶査定不服の審決 
審判請求日 2006-06-07 
確定日 2009-09-24 
事件の表示 平成 8年特許願第349358号「半導体メモリ装置のアドレス入力バッファ」拒絶査定不服審判事件〔平成 9年11月 4日出願公開、特開平 9-288890〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成8年12月27日(パリ条約に基づく優先権主張、1995年12月27日 大韓民国)の出願であって、平成18年3月3日付けで拒絶査定がなされ、これに対して、同年6月7日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、平成20年8月5日付けで審尋がなされたものである。

第2 平成18年6月7日付けの手続補正についての却下の決定
[補正の却下の決定の結論]
平成18年6月7日付けの手続補正を却下する。

[理由]
1.平成18年6月7日付けの手続補正の内容
平成18年6月7日付けの手続補正(以下、「本件補正」という。)は、補正前の請求項1を補正後の請求項1とすると共に、補正前の請求項2及び3を削除し、補正前の請求項4ないし6の項番を繰り上げて、補正後の請求項2ないし4とするものであって、補正前後の請求項1は以下のとおりである。
(補正前)
「【請求項1】 メモリセルを指定するアドレス信号が入力されるアドレス入力バッファにおいて、
外部電源電圧端子と接地電圧端子間でアドレス入力イネーブル信号を制御信号としてシステムから入力された所定数のアドレス信号を増幅して安定したレベルに出力するアドレス入力回路と、
アドレス入力回路の出力端子に入力端子が接続され、アドレス入力回路の出力を安定した論理レベルに変換すると共に所定時間遅延して出力する遅延回路と、
遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダと、
アドレスプリデコーダの出力端子に入力端子が接続され、アドレスラッチ信号の制御により、アドレスプリデコーダからのデコーディングされたアドレス信号を伝送してラッチするための伝送ラッチ回路と、
伝送ラッチ回路の出力端子に入力端子が接続され、伝送ラッチ回路の出力を安定したレベルに駆動して所定のプリデコーディングされた出力信号をアドレスデコーダに出力する出力ドライバと、から構成されることを特徴とするアドレス入力バッファ。」

(補正後)
「【請求項1】
メモリセルを指定するアドレスを入力とするアドレス入力バッファにおいて、
外部電源電圧端子と接地電圧端子間でアドレス入力イネーブル信号を制御信号としてシステムから入力された所定数のアドレスを増幅して安定したレベルに出力するアドレス入力回路と、
前記アドレス入力回路の出力端子に入力端子が接続され、アドレス入力回路の出力を安定した論理レベルに変換すると共に所定時間遅延して出力するインバータチェーンで構成された遅延回路と、
遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダと、
アドレスプリデコーダの出力端子に入力端子が接続され、アドレスラッチ信号の制御により、アドレスプリデコーダからのデコーディングされたアドレス信号を伝送してラッチするための伝送ラッチ回路と、
伝送ラッチ回路の出力端子に入力端子が接続され、伝送ラッチ回路の出力を安定したレベルに駆動して所定のプリデコーディングされた出力信号をアドレスデコーダに出力する出力ドライバーと、から構成されることを特徴とするアドレス入力バッファ。」

2.補正事項の整理
補正前の請求項1の「アドレス入力回路の出力端子に入力端子が接続され、アドレス入力回路の出力を安定した論理レベルに変換すると共に所定時間遅延して出力する遅延回路と」を、補正後の請求項1の「前記アドレス入力回路の出力端子に入力端子が接続され、アドレス入力回路の出力を安定した論理レベルに変換すると共に所定時間遅延して出力するインバータチェーンで構成された遅延回路と」と補正すること。

3.本件補正の目的についての検討
この補正は、補正前の請求項1の「遅延回路」が「インバータチェーン」で構成されていることを限定するものである。
したがって、この補正は、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

4.独立特許要件についての検討
上記3.において検討したとおり、補正前の請求項1についての補正は、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものであるから、本件補正による補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討する。

(1)本願の補正後の発明
本願の補正後の請求項1に係る発明は、平成18年6月7日付けの手続補正により補正された明細書又は図面の記載からみて、その特許請求の範囲の請求項1ないし4に記載された事項により特定されるとおりのものであり、その内の請求項1に係る発明(以下、「補正発明」という。)は、その請求項1に記載された事項により特定される、前記第2 1.の「(補正後)」の箇所に記載したとおりのものである。

(2)刊行物に記載された発明
(2-1)本願の優先権主張日の前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平7-220474号公報(以下、「刊行物1」という。)には、図15及び図16とともに、以下の事項が記載されている(なお、下線は当合議体にて付加したものである。)。

「【0085】図15のシンクロナスDRAMは、メモリセルアレイ及びセンスアンプ列100と、データ読み出しアンプ110と、出力回路120と、入力回路130と、データ書き込み時に動作するプリチャージ回路140と、書き込み禁止回路150とを備えている。図15には、ロウデコーダ回路210と、コラムデコーダ回路220と、アドレスバッファ回路230と、コラムプリデコーダ回路240と、冗長判定回路250と、コラム冗長信号発生回路260と、データバス切り替え信号発生回路270と、クロック発生回路280とが更に描かれている。本実施例では、記憶容量が大きいことに鑑み、コラムアドレスがコラムプリデコーダ回路240とコラムデコーダ回路220との2段構成でデコードされるようになっている。同図中のCLK/XCLKは、シンクロナス動作のための1対の相補クロック信号であって、外部クロック信号からクロック発生回路280によって作られる。」
「【0091】アドレスバッファ回路230は、入力アドレスを保持し、コラムプリデコーダ回路240、冗長判定回路250及びデータバス切り替え信号発生回路270へコラムアドレス信号ADDを供給するものである。
【0092】コラムプリデコーダ回路240は、クロック信号CLK/XCLKに同期してコラムアドレス信号ADDからコラムプリデコード信号YPA,YPBを生成し、かつこれをラッチするものである。ラッチされたコラムプリデコード信号YPA,YPBは、コラムデコーダ回路220へ供給される。」
「【0101】コラムプリデコーダ回路240の内部構成を図16に示す。コラムプリデコーダ回路240は32個の単位回路で構成され、各単位回路はNAND回路301と、2個のクロックトインバータ302,305と、2個のインバータ303,304とで構成される。アドレスバッファ回路230からのコラムアドレス信号ADDは、プリデコードのためのNAND回路301に入力される。インバータ303とクロックトインバータ305とは、1個のラッチ回路を構成するように互いに接続されている。クロック信号CLK/XCLKは、一方のクロックトインバータがインバータとして機能する場合には他方のクロックトインバータがインバータとしての機能を停止するように、2個のクロックトインバータ302,305の制御端子にそれぞれ供給される。出力段のインバータ304は、コラムプリデコード信号YPA(0)?(15),YPB(0)?(15)を出力するものである。」

そして、摘記事項【0085】段落の「メモリセルアレイ」内の「メモリセル」は、外部のシステムから入力される「コラムアドレス」を、「コラムプリデコーダ回路240とコラムデコーダ回路220との2段構成でデコード」によって、デコードしたアドレス信号でアドレス指定されることは明らかであるので、刊行物1の「アドレスバッファ回路230」、「コラムプリデコーダ回路240」及び「コラムデコーダ回路220」からなる回路群は、メモリセルを指定するアドレスを入力するアドレス入力バッファであるといえる。
また、「CLK/XCLK」は、シンクロナス動作のための1対の相補クロック信号を意味する。
よって、刊行物には以下の発明(以下、「刊行物発明」という。)が記載されているものと認められる。
「メモリセルを指定するアドレスを入力するアドレス入力バッファにおいて、
外部システムから入力された所定数のアドレスを増幅して出力するアドレスバッファ回路230と、
前記アドレスバッファ回路230の出力端子に入力端子が接続され、アドレスバッファ回路230の出力を論理組み合わせて所定のアドレス信号を出力するコラムプリデコーダ回路240であって、
前記コラムプリデコーダ回路240は、更にプリデコードのためのNAND回路301と、
クロック信号CLK/XCLKを制御信号として受けて、前記NAND回路301の出力をラッチするインバータ303とクロックトインバータ305とからなるラッチ回路と、
前記ラッチ回路の出力端子に入力端子が接続され、所定のプリデコーディングされた出力信号をコラムデコーダ回路220に出力するインバータ304と、から構成されることを特徴とするアドレス入力バッファ。」

(3)補正発明と刊行物発明との対比
(3-1)刊行物発明の「メモリセルを指定するアドレスを入力するアドレス入力バッファにおいて」は、補正発明の「メモリセルを指定するアドレスを入力とするアドレス入力バッファにおいて」に相当している。

(3-2)刊行物発明の「外部システムから入力された所定数のアドレスを増幅して出力するアドレスバッファ回路230」は、補正発明の「外部電源電圧端子と接地電圧端子間でアドレス入力イネーブル信号を制御信号としてシステムから入力された所定数のアドレスを増幅して安定したレベルに出力するアドレス入力回路」に対応しており、刊行物発明の「アドレスバッファ回路230」も、外部電源電圧端子と接地電圧端子間で「外部システムから入力された所定数のアドレス」信号を増幅して安定したレベルにして出力しているものと認めるから、両者は、「外部電源電圧端子と接地電圧端子間でシステムから入力された所定数のアドレスを増幅して安定したレベルに出力するアドレス入力回路」である点で共通している。

(3-3)刊行物発明の「前記アドレスバッファ回路230の出力端子に入力端子が接続され、アドレスバッファ回路230の出力を論理組み合わせて所定のアドレス信号を出力するコラムプリデコーダ回路240であって、前記コラムプリデコーダ回路240は、更にプリデコードのためのNAND回路301」は、補正発明の「遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」に対応しており、刊行物発明の「前記アドレスバッファ回路230」と、補正発明の「遅延回路」は、共に「アドレスプリデコーダ」の「前段の回路」であるといえるので、両者は、「前段の回路の出力端子に入力端子が接続され、前段の回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」である点で共通している。

(3-4)刊行物発明の「クロック信号CLK/XCLKを制御信号として受けて、前記NAND回路301の出力をラッチするインバータ303とクロックトインバータ305とからなるラッチ回路」における「クロック信号CLK/XCLK」は、アドレスのラッチを制御しているので、「アドレスラッチ信号」であるといえるから、刊行物発明の「クロック信号CLK/XCLKを制御信号として受けて、前記NAND回路301の出力をラッチするインバータ303とクロックトインバータ305とからなるラッチ回路」は、補正発明の「アドレスプリデコーダの出力端子に入力端子が接続され、アドレスラッチ信号の制御により、アドレスプリデコーダからのデコーディングされたアドレス信号を伝送してラッチするための伝送ラッチ回路」に相当している。

(3-5)刊行物発明の「前記ラッチ回路の出力端子に入力端子が接続され、所定のプリデコーディングされた出力信号をコラムデコーダ回路220に出力するインバータ304」における、「インバータ304」も「ラッチ回路」の出力を安定したレベルに駆動して後段の「コラムデコーダ回路220」に向けて出力しているものと認めるから、刊行物発明の「前記ラッチ回路の出力端子に入力端子が接続され、所定のプリデコーディングされた出力信号をコラムデコーダ回路220に出力するインバータ304」は、補正発明の「伝送ラッチ回路の出力端子に入力端子が接続され、伝送ラッチ回路の出力を安定したレベルに駆動して所定のプリデコーディングされた出力信号をアドレスデコーダに出力する出力ドライバー」に相当している。

(3-6)以上を総合すると、刊行物発明と補正発明とは、
「メモリセルを指定するアドレスを入力とするアドレス入力バッファにおいて、
外部電源電圧端子と接地電圧端子間でシステムから入力された所定数のアドレスを増幅して安定したレベルに出力するアドレス入力回路と、
前段の回路の出力端子に入力端子が接続され、前段の回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダと、
アドレスプリデコーダの出力端子に入力端子が接続され、アドレスラッチ信号の制御により、アドレスプリデコーダからのデコーディングされたアドレス信号を伝送してラッチするための伝送ラッチ回路と、
伝送ラッチ回路の出力端子に入力端子が接続され、伝送ラッチ回路の出力を安定したレベルに駆動して所定のプリデコーディングされた出力信号をアドレスデコーダに出力する出力ドライバーと、から構成されることを特徴とするアドレス入力バッファ。」である点で一致し、以下の点で相違する。

(相違点1)
補正発明では、「アドレス入力回路」に対して、「アドレス入力イネーブル信号」が「制御信号」として供給されており、この「アドレス入力イネーブル信号」によって、「アドレス入力回路」の「増幅」動作が制御されているのに対して、刊行物発明では、「アドレスバッファ回路230」の動作を、「制御信号」で制御していない点。
(相違点2)
補正発明は、「前記アドレス入力回路の出力端子に入力端子が接続され、アドレス入力回路の出力を安定した論理レベルに変換すると共に所定時間遅延して出力するインバータチェーンで構成された遅延回路」及び「遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」を備えているのに対して、刊行物発明は、「前記アドレスバッファ回路230の出力端子に入力端子が接続され、アドレスバッファ回路230の出力を論理組み合わせて所定のアドレス信号を出力するコラムプリデコーダ回路240」を備えているが、上記「遅延回路」は備えていない点。

(4)相違点に関する当審の判断
(4-1)相違点1について
まず、相違点1について検討すると、アドレス入力イネーブル信号を、アドレスバッファの動作を制御するための制御信号として、アドレス入力回路として機能しているアドレスバッファ回路に供給することは、例えば、下記の周知文献1ないし周知文献3に記載されているように従来周知の技術事項であるから、刊行物発明において、「アドレスバッファ回路230」の動作を、アドレス入力イネーブル信号によって制御して、補正発明のように構成することは、当業者が容易になし得た程度のものである。

周知文献1:特開平2-21490号公報
「RAS制御回路9は行アドレスストローブ信号/RASを入力してアドレスバッファイネーブル信号ABE及び反転行アドレスストローブ信号RASを出力する回路、CBR制御回路10は列アドレスストローブ信号/CAS及び反転行アドレスストローブ信号RASを入力してアドレス切換え用の信号CBRを出力する回路である。行アドレスバッファ5は、信号ABEにより活性化され、信号CBRにより、外部アドレス信号AD0?ADNまたはカウンタ4から出力される内部アドレス信号A0?ANのいずれか一方を入力し、行アドレス信号RA0?RANを出力する回路である。」(第2頁右上欄第14行?左下欄第6行)(「/RAS」、「/CAS」は、それぞれ、「RAS」、「CAS」の上に-を付したものを表す。)
周知文献2:特開平2-91900号公報
「第5図は多重アドレス入力方式のダイナミック型ランダムアクセスメモリ回路のブロック図である。第5図においてアドレス入力端子1に入力されたアドレス信号はロウアドレス入力イネーブル信号11がイネーブルになると、ロウアドレスバッファ2にストアされる。ロウアドレスバッファ2のアドレスバッファ出力3はロウデコーダ4に与えられ、ロウデコーダイネーブル信号12がイネーブルになるとデコードされる。」(第2頁左上欄第4行?同第12行)
周知文献3:特開平3-230395号公報
「このコントロール回路CNTは、アドレスバッファADBを活性化の制御及びアドレスラッチ回路ALTの動作を制御するアドレスバッファイネーブル信号ABEと、出力データラッチ回路OLTを制御するラッチクロックLCKとを発生させる。上記アドレスバッファイネーブル信号ABEは、アドレスデコーダADBに供給され、インバータ回路により反転されてアドレスラッチ回路ALTに供給される。すなわち、上記アドレスバッファイネーブル信号ABEは、アドレスバッファADBを活性化しているときには、アドレスラッチ回路ALTをスルー状態にし、アドレスバッファADBを非活性化させたときにはアドレスラッチ回路ALTをラッチ状態にするものである。上記インバータ回路は、アドレスバッファADBの活性化と、アドレスラッチ回路ALTのラッチ状態とが相補的に行われることを意味している。このようにアドレスバッファADBの動作を外部から供給されるアドレス信号Aiを取り込むのに必要な一定時間だけ行うようにすることにより、アドレスバッファADBにおいて消費される直流電流を低減させるものである。」(第3頁左下欄第11行?右下欄第13行)

(4-2)相違点2について
ア 「遅延回路」について検討すると、「アドレス入力回路」すなわちアドレス入力バッファ回路の出力を「インバータチェーンで構成された遅延回路」で遅延させることは、例えば、下記の周知文献4又は5に記載されているように従来周知の技術事項であるから、刊行物発明において、「アドレスバッファ回路230」の出力端子に、「インバータチェーンで構成された遅延回路」を接続して、該「アドレスバッファ回路230」の出力を遅延させて、補正発明のように「遅延回路」を備えたものとすることは、当業者がその必要に応じて適宜なし得る程度のものと認められる。

周知文献4:特開昭62-213155号公報
「4はアドレスバッファで、第2図に示すように、バッファ回路40と、遅延回路41と、接続線43とより構成され、第2図に、バッファ回路40の分断個所と遅延回路41とを接続線43により接続した例を、第3図に分断個所を接続線43により直接接続した例を示す。前記バッファ回路40は端子Aと端子aとの間に直列に接続されたインバータ40a?40dと、前記インバータ40c、40d間と端子a間に直列に接続されたインバータ40e、40fとより構成され、インバータ40aとインバータ40bとの間は分断されている。前記遅延回路41は直列に接続されたインバータ41a?41dより構成されている。端子aから外部信号と同相の信号が、端子/aから逆相の信号が行、列デコーダ2,3に供給される。5は行、列デコーダ2,3で指定されたメモリセルからの信号を増幅し、増幅信号を端子cから出力する出力バッファである。」(第2頁右上欄第14行?左下欄第11行)(「/a」は、「a」の上に-を付したものを表す。)
周知文献5:特開平4-98686号公報
「しかしながら、上記従来技術について本発明者が検討したところによれば、tWRマージンを向上させるためインバータ列によってアドレス信号を遅延させた場合、特に当該インバータ列を形成する素子数があまり多くなると、パルス性ノイズが当該インバータ列に混入した場合に、当該インバータ列が含まれるアドレスバッファ回路の相補出力が同レベルとなり、所謂多重選択状態となってしまうことが明らかにされた。本発明の目的は、多重選択を生ずることなくtWRマージンを向上させ得る技術を提供することにある。」(第2頁右上欄第3行?同第14行)
「ここで、上記アドレスバッファ部3は、アドレス信号A0?Aiに対応する複数のアドレスバッファ回路を有し、それらアドレスバッファ回路のうちXアドレス系、Yアドレス系のそれぞれにおいて、アドレス信号の伝達路が比較的長い等の理由によりアクセスタイムを律速することになるアドレスビットに対応するアドレスバッファ回路と、アクセスタイムを律速しないアドレスビットに対応するアドレスバッファ回路とでは、その回路構成が異なる。従来はインバータ列の構成素子数を異ならせることによってのみ所定のtWRマージンを確保しようとしていたが、このような従来方式だと、インバータ列の構成素子数が多くなった場合に多重選択の虞れがあるため、本実施例では以下のようにアドレスバッファ回路を構成することで多重選択を阻止するとともに所定のtWRマージンを確保するようにしている。」(第3頁右上欄第10行?左下欄第6行)

イ 上記アで検討したように、刊行物発明において、「アドレスバッファ回路230」の出力端子に、従来周知の「インバータチェーンで構成された遅延回路」を接続して、該「アドレスバッファ回路230」の出力を遅延させることは、当業者がその必要に応じて適宜なし得る程度のものであって、刊行物発明において、「アドレスバッファ回路230」の出力端子に、従来周知の「インバータチェーンで構成された遅延回路」を接続すると、結果として、「アドレスバッファ回路230」の出力端子と、「コラムプリデコーダ回路240」の「プリデコードのためのNAND回路301」の入力端子との間に、「インバータチェーンで構成された遅延回路」が挿入されたもの、言い換えると、「アドレスバッファ回路230」の出力端子に、「インバータチェーンで構成された遅延回路」の入力側端子が接続され、「プリデコードのためのNAND回路301」の入力端子に、「インバータチェーンで構成された遅延回路」の出力側端子が接続されたものとなることは明らかである。
ウ 上記ア及びイから、刊行物発明の「アドレスバッファ回路230」の出力端子に、従来周知の「インバータチェーンで構成された遅延回路」を接続した「アドレス入力バッファ」は、補正発明の如く、「遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」との構成を備えたものとなる。

(4-4)判断についてのまとめ
以上、検討したとおり、補正発明は、従来周知の技術事項を勘案することにより、刊行物に記載される発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
本件補正は、本件補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明
平成18年6月7日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし6に係る発明は、平成17年6月28日付付の手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし6に記載された事項により特定されるとおりのものであり、その内の請求項1に係る発明は、その請求項1に記載されている事項により特定される、以下のとおりのものである。
「【請求項1】 メモリセルを指定するアドレス信号が入力されるアドレス入力バッファにおいて、
外部電源電圧端子と接地電圧端子間でアドレス入力イネーブル信号を制御信号としてシステムから入力された所定数のアドレス信号を増幅して安定したレベルに出力するアドレス入力回路と、
アドレス入力回路の出力端子に入力端子が接続され、アドレス入力回路の出力を安定した論理レベルに変換すると共に所定時間遅延して出力する遅延回路と、
遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダと、
アドレスプリデコーダの出力端子に入力端子が接続され、アドレスラッチ信号の制御により、アドレスプリデコーダからのデコーディングされたアドレス信号を伝送してラッチするための伝送ラッチ回路と、
伝送ラッチ回路の出力端子に入力端子が接続され、伝送ラッチ回路の出力を安定したレベルに駆動して所定のプリデコーディングされた出力信号をアドレスデコーダに出力する出力ドライバと、から構成されることを特徴とするアドレス入力バッファ。」

第4 刊行物に記載された発明
本願の優先権主張日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平7-220474号公報(以下、「刊行物」という。)には、上記第2 4.(2)(2-1)に記載されたとおりの事項が記載されている。
よって、刊行物には以下の発明(以下、「刊行物発明」という。)が記載されているものと認められる。
「メモリセルを指定するアドレスを入力するアドレス入力バッファにおいて、
外部システムから入力された所定数のアドレスを増幅して出力するアドレスバッファ回路230と、
前記アドレスバッファ回路230の出力端子に入力端子が接続され、アドレスバッファ回路230の出力を論理組み合わせて所定のアドレス信号を出力するコラムプリデコーダ回路240であって、
前記コラムプリデコーダ回路240は、更にプリデコードのためのNAND回路301と、
クロック信号CLK、/XCLKを制御信号として受けて、前記NAND回路301の出力をラッチするインバータ303とクロックトインバータ305とからなるラッチ回路と、
前記ラッチ回路の出力端子に入力端子が接続され、所定のプリデコーディングされた出力信号をコラムデコーダ回路220に出力するインバータ304と、から構成されることを特徴とするアドレス入力バッファ。」

第5 本願発明と刊行物発明との対比
1.刊行物発明の「メモリセルを指定するアドレスを入力するアドレス入力バッファにおいて」は、本願発明の「メモリセルを指定するアドレスを入力とするアドレス入力バッファにおいて」に相当している。

2.刊行物発明の「外部システムから入力された所定数のアドレスを増幅して出力するアドレスバッファ回路230」は、本願発明の「外部電源電圧端子と接地電圧端子間でアドレス入力イネーブル信号を制御信号としてシステムから入力された所定数のアドレスを増幅して安定したレベルに出力するアドレス入力回路」に対応しており、刊行物発明の「アドレスバッファ回路230」も、外部電源電圧端子と接地電圧端子間で「外部システムから入力された所定数のアドレス」信号を増幅して安定したレベルにして出力しているものと認めるから、両者は、「外部電源電圧端子と接地電圧端子間でシステムから入力された所定数のアドレスを増幅して安定したレベルに出力するアドレス入力回路」である点で共通している。

3.刊行物発明の「前記アドレスバッファ回路230の出力端子に入力端子が接続され、アドレスバッファ回路230の出力を論理組み合わせて所定のアドレス信号を出力するコラムプリデコーダ回路240であって、前記コラムプリデコーダ回路240は、更にプリデコードのためのNAND回路301」は、補正発明の「遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」に対応しており、刊行物発明の「前記アドレスバッファ回路230」と、本願発明の「遅延回路」は、共に「アドレスプリデコーダ」の「前段の回路」であるといえるので、両者は、「前段の回路の出力端子に入力端子が接続され、前段の回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」である点で共通している。

4.刊行物発明の「クロック信号CLK/XCLKを制御信号として受けて、前記NAND回路301の出力をラッチするインバータ303とクロックトインバータ305とからなるラッチ回路」における「クロック信号CLK/XCLK」は、アドレスのラッチを制御しているので、「アドレスラッチ信号」であるといえるから、刊行物発明の「クロック信号CLK/XCLKを制御信号として受けて、前記NAND回路301の出力をラッチするインバータ303とクロックトインバータ305とからなるラッチ回路」は、本願発明の「アドレスプリデコーダの出力端子に入力端子が接続され、アドレスラッチ信号の制御により、アドレスプリデコーダからのデコーディングされたアドレス信号を伝送してラッチするための伝送ラッチ回路」に相当している。

5.刊行物発明の「前記ラッチ回路の出力端子に入力端子が接続され、所定のプリデコーディングされた出力信号をコラムデコーダ回路220に出力するインバータ304」における、「インバータ304」も「ラッチ回路」の出力を安定したレベルに駆動して後段の「コラムデコーダ回路220」に向けて出力しているものと認めるから、刊行物発明の「前記ラッチ回路の出力端子に入力端子が接続され、所定のプリデコーディングされた出力信号をコラムデコーダ回路220に出力するインバータ304」は、本願発明の「伝送ラッチ回路の出力端子に入力端子が接続され、伝送ラッチ回路の出力を安定したレベルに駆動して所定のプリデコーディングされた出力信号をアドレスデコーダに出力する出力ドライバー」に相当している。

6.以上を総合すると、刊行物発明と本願発明とは、
「メモリセルを指定するアドレスを入力とするアドレス入力バッファにおいて、
外部電源電圧端子と接地電圧端子間でシステムから入力された所定数のアドレスを増幅して安定したレベルに出力するアドレス入力回路と、
前段の回路の出力端子に入力端子が接続され、前段の回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダと、
アドレスプリデコーダの出力端子に入力端子が接続され、アドレスラッチ信号の制御により、アドレスプリデコーダからのデコーディングされたアドレス信号を伝送してラッチするための伝送ラッチ回路と、
伝送ラッチ回路の出力端子に入力端子が接続され、伝送ラッチ回路の出力を安定したレベルに駆動して所定のプリデコーディングされた出力信号をアドレスデコーダに出力する出力ドライバーと、から構成されることを特徴とするアドレス入力バッファ。」である点で一致し、以下の点で相違する。

(相違点1)
本願発明では、「アドレス入力回路」に対して、「アドレス入力イネーブル信号」が「制御信号」として供給されていて、この「アドレス入力イネーブル信号」によって、「アドレス入力回路」の「増幅」動作が制御されているのに対して、刊行物発明では、「アドレスバッファ回路230」の動作を、「制御信号」で制御していない点。
(相違点2)
本願発明は、「前記アドレス入力回路の出力端子に入力端子が接続され、アドレス入力回路の出力を安定した論理レベルに変換すると共に所定時間遅延して出力する遅延回路」及び「遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」を備えているのに対して、刊行物発明は、「前記アドレスバッファ回路230の出力端子に入力端子が接続され、アドレスバッファ回路230の出力を論理組み合わせて所定のアドレス信号を出力するコラムプリデコーダ回路240」を備えているが、上記「遅延回路」は備えていない点。

第6 当審の判断
1.相違点1について
相違点1について検討すると、アドレス入力イネーブル信号を、アドレスバッファの動作を制御するための制御信号として、アドレス入力回路として機能しているアドレスバッファ回路に供給することは、例えば、上記「第2 4.(4)(4-1)」に記載した周知文献1ないし周知文献3に記載されているように従来周知の技術事項であるから、刊行物発明において、「アドレスバッファ回路230」の動作を、アドレス入力イネーブル信号によって制御して、本願発明のように構成することは、当業者が容易になし得た程度のものである。

2.相違点2について
ア 「遅延回路」について検討すると、「アドレス入力回路」すなわちアドレス入力バッファ回路の出力を「遅延回路」で遅延させることは、例えば、上記「第2 4.(4)(4-2)」に記載した周知文献4又は5に記載されているように従来周知の技術事項であるから、刊行物発明において、「アドレスバッファ回路230」の出力端子に、「遅延回路」を接続して、該「アドレスバッファ回路230」の出力を遅延させて、本願発明のように「遅延回路」を備えたものとすることは、当業者がその必要に応じて適宜なし得る程度のものと認められる。
イ 上記アで検討したように、刊行物発明において、「アドレスバッファ回路230」の出力端子に、従来周知の「遅延回路」を接続して、該「アドレスバッファ回路230」の出力を遅延させることは、当業者がその必要に応じて適宜なし得る程度のものであって、刊行物発明において、「アドレスバッファ回路230」の出力端子に、従来周知の「遅延回路」を接続すると、結果として、「アドレスバッファ回路230」の出力端子と、「コラムプリデコーダ回路240」の「プリデコードのためのNAND回路301」の入力端子との間に、「遅延回路」が挿入されたもの、言い換えると、「アドレスバッファ回路230」の出力端子に、「遅延回路」の入力側端子が接続され、「プリデコードのためのNAND回路301」の入力端子に、「遅延回路」の出力側端子が接続されたものとなることは明らかである。
ウ 上記ア及びイから、刊行物発明の「アドレスバッファ回路230」の出力端子に、従来周知の「遅延回路」を接続した「アドレス入力バッファ」は、本願発明の如く、「遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」との構成を備えたものとなる。

3.判断についてのまとめ
以上、検討したとおり、本願発明は、従来周知の技術事項を勘案することにより、刊行物に記載される発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。

第7 むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶されるべきものである。
よって、上記結論の通り審決する。
 
審理終結日 2009-04-21 
結審通知日 2009-04-24 
審決日 2009-05-08 
出願番号 特願平8-349358
審決分類 P 1 8・ 575- Z (G11C)
P 1 8・ 572- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 河合 章
特許庁審判官 近藤 幸浩
北島 健次
発明の名称 半導体メモリ装置のアドレス入力バッファ  
代理人 実広 信哉  
代理人 渡邊 隆  
代理人 志賀 正武  
代理人 村山 靖彦  

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