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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L 審判 査定不服 4項3号特許請求の範囲における誤記の訂正 特許、登録しない。 H01L 審判 査定不服 4項1号請求項の削除 特許、登録しない。 H01L 審判 査定不服 4項4号特許請求の範囲における明りょうでない記載の釈明 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1204413 |
| 審判番号 | 不服2006-12047 |
| 総通号数 | 119 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2009-11-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2006-06-12 |
| 確定日 | 2009-09-24 |
| 事件の表示 | 特願2000-181209「垂直方向トランジスタCMOS集積回路の形成方法」拒絶査定不服審判事件〔平成13年 1月30日出願公開、特開2001- 28399〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は、平成12年6月16日(パリ条約による優先権主張1999年6月18日、米国)の出願であって、平成18年3月9日付けで拒絶査定がなされ、これに対し、同年6月12日に拒絶査定に対する審判請求がなされるとともに、同年7月12日付けで手続補正がなされ、その後、当審において、平成20年7月4日付けで審尋がなされ、平成21年1月7日に回答書が提出されたものである。 第2 平成18年7月12日付けの手続補正について 1 本件補正の内容 本件補正は、特許請求の範囲と発明の詳細な説明を補正するものであり、特許請求の範囲についての補正は、以下のとおりである。 補正事項a 補正前の請求項1を、補正後の請求項1の「【請求項1】 (A)半導体基板上に、第1の層と第3の層間に第2の層がはさまれて構成される第1の層、第2の層及び第3の層を形成するステップと、ここで、前記第1及び第2の層は前記第2の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離され、前記第2及び第3の層は前記第3の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離され、 (B)前記半導体基板上に形成された前記少なくとも3つの層とともに、前記半導体基板内に、n型領域とｐ型領域を形成し、 これにより、前記半導体基板内には半導体デバイスのソース領域又はドレイン領域からなる第1デバイス領域を形成するステップと、 (C)前記少なくとも3つの層に形成されたn型領域とｐ型領域にそれぞれ前記半導体基板内に形成された前記第1デバイス領域で終端するウィンドウを形成するステップと、 (D)前記ウィンドウを、半導体材料で充填し、前記少なくとも3つの層内に、プラグを形成するステップと、 前記プラグは、第1端と第2端を有し、第1端が前記第1デバイス領域に接触し、 (E)前記プラグの第2端内に、ソース領域とドレイン領域からなるグループから選択された、第2デバイス領域を形成するステップと、 前記第1デバイス領域と第2デバイス領域の一方は、ソース領域であり、他方はドレイン領域であり、 (F)前記第3の層の一部を除去して、前記第3層の除去した部分の下にある、第2層を露出させるステップと、 (G)前記露出した第2層を除去して、前記プラグの側壁を露出させるステップと、 (H)前記プラグの露出した部分の上に、誘電体材料層を形成するステップと、 (I)前記誘電体材料層に接触する、ゲートを形成するステップと を有することを特徴とする垂直方向トランジスタCMOS集積回路の形成方法。」と補正したこと。 補正事項b 補正前の請求項2、9、10を、削除したこと。 補正事項c 補正前の請求項3を、補正後の請求項2に繰り上げるとともに、補正後の請求項2の「【請求項2】 前記エッチングは、等方性ウェットエッチング剤と等方性ドライエッチング剤からなるグループから選択されるエッチング剤を用いて実行されることを特徴とする請求項1記載の方法。」と補正したこと。 補正事項d 補正前の請求項4、7、12、17、22、29を、それぞれ、補正後の請求項3、6、9、14、19、26に繰り上げたこと。 補正事項e 補正前の請求項5、6、8、11、13、14、15、16、18、19、20、21、23、24、25、26、27、28、30、31、32、33、34、36、37、38、39、40、41及び42を、それぞれ、補正後の請求項4、5、7、8、10、11、12、13、15、16、17、18、20、21、22、23、24、25、27、28、29、30、31、33、34、35、36、37、38及び39に繰り上げるとともに、補正前の請求項5、6、8、11、13、14、15、16、18、19、20、21、23、24、25、26、27、28、30、31、32、33、34、36、37、38、39、40、41及び42で引用する請求項4、5、7、9、12、12、14、12、12、9、19、12、22、23、24、21、26、26、29、29、29、32、33、35、35、37、37、37、40及び41を、それぞれ、対応する請求項である補正後の請求項4、5、7、8、10、11、12、13、15、16、17、18、20、21、22、23、24、25、27、28、29、30、31、33、34、35、36、37、38及び39で引用する請求項3、4、6、1、9、9、11、9、9、1、16、9、19、20、21、18、23、23、26、26、26、29、30、32、32、34、34、34、37及び38と補正したこと。 補正事項f 補正前の請求項35を、補正後の請求項32に繰り上げるとともに、補正後の請求項32の「【請求項32】 1枚の半導体基板上に、モノリシカルに集積された、少なくとも一つの垂直方向ｐ-MOSデバイスと、少なくとも一つの垂直方向n-MOSデバイスを有する ことを特徴とするCMOS集積回路であって、 前記n-MOSデバイスと、ｐ-MOSデバイスは、それぞれ、多層堆積層に配置された半導体プラグ、ソースとソース拡張部、ドレインとドレイン拡張部、チャネルとゲート誘電体層と、ゲートとを有し、前記ソース拡張部と、ドレイン拡張部と、チャネルが、半導体プラグ内に形成され、前記ソース、ドレイン、ゲート誘電体及びゲートは、前記半導体プラグに隣接し、ゲート長が前記半導体プラグが形成されている多層堆積層中の中間層の厚さにより規定される ことを特徴とするCMOS集積回路。」と補正したこと。 2 本件補正についての検討 2-1 補正事項の整理 2-1-1 補正事項aについて 補正事項aについての補正は、補正前の請求項1の「(A)半導体基板上に、第1の層と第3の層間に第2の層がはさまれた構成を有する少なくとも3つの層を形成するステップと、」を、補正後の請求項1の「(A)半導体基板上に、第1の層と第3の層間に第2の層がはさまれて構成される第1の層、第2の層及び第3の層を形成するステップと、ここで、前記第1及び第2の層は前記第2の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離され、前記第2及び第3の層は前記第3の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離され、」と補正したものである。 2-1-2 補正事項cについて 補正事項cについての補正は、補正前の請求項3の「前記エッチング剤は、等方性ウェットエッチング剤と等方性ドライエッチング剤からなるグループから選択される」を、補正後の請求項2の「前記エッチングは、等方性ウェットエッチング剤と等方性ドライエッチング剤からなるグループから選択されるエッチング剤を用いて実行される」と補正したものである。 2-1-3 補正事項fについて 補正事項fについての補正は、補正前の請求項35の「半導体プラグ」を、補正後の請求項32の「多層堆積層に配置された半導体プラグ」(以下、「補正事項f-1」という。)と補正し、補正前の請求項35の「ゲート表」を、補正後の請求項32の「ゲート長」(以下、「補正事項f-2」という。)と補正し、補正前の請求項35の「多層体積層」を、補正後の請求項32の「多層堆積層」(以下、「補正事項f-3」という。)と補正し、補正前の請求項35の「中間犠牲層」を、補正後の請求項32の「中間層」(以下、「補正事項f-4」という。)と補正し、補正前の請求項35の「請求項35記載のCMOS集積回路」を、補正後の請求項32の「CMOS集積回路」(以下、「補正事項f-5」という。)と補正したものである。 2-2 補正の目的の適否及び新規事項の追加の有無についての検討 2-2-1 補正事項aについて 補正事項aについての補正は、補正前の請求項1の「(A)半導体基板上に、第1の層と第3の層間に第2の層がはさまれた構成を有する少なくとも3つの層を形成するステップと、」を、補正後の請求項1の「(A)半導体基板上に、第1の層と第3の層間に第2の層がはさまれて構成される第1の層、第2の層及び第3の層を形成するステップと、ここで、前記第1及び第2の層は前記第2の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離され、前記第2及び第3の層は前記第3の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離され、」とする補正である。 そして、審判請求人は、平成18年8月30日付けの審判請求書の請求の理由を変更する手続補正書の「3.本件発明が特許されるべき理由」の「理由3及び4:」の項において、「上記第1、第2、第3の層に関する審査官殿のご指摘に対し、以下のように対処した。 補正後請求項1においては、「前記第1及び第2の層は前記第2の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離され、前記第2及び第3の層は前記第3の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離される」旨を規定」したと主張しており、補正事項aについての補正は、第1、第2、第3の層に関する審査官の指摘に対応して、構成を明りょうにするための補正である。 したがって、補正事項aについての補正は、明りょうでない記載の釈明を目的とするものである。 さらに、本願の図2B、図2C及び明細書の【0024】段落ないし【0027】段落には、「図2Bを参照すると、誘電体材料層115が、基板100の上に堆積される。・・・ 【0025】次に、図2Cを参照すると、さらに別の層116、120、121、125、126が、半導体基板の上に形成される。層116は、窒化シリコンのような、絶縁材料性の薄い層である。・・・層116は、層116の上に形成される、層120を除去するのに適したエッチング剤によりエッチングすることに耐性を有する材料から形成される。・・・ 【0027】・・・層116と同様に、層121は、オフセットスペーサとして、エッチストップ層として、拡散バリア層として機能する。」と記載されているから、補正事項aについての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。 2-2-2 補正事項bについて 補正事項bについての補正は、補正前の請求項2、9、10を、削除した補正であり、請求項の削除を目的とするものである。 また、補正事項bについての補正は、本願の図面又は明細書に記載した事項の範囲内においてなされたものであることは明らかである。 2-2-3 補正事項cについて 補正事項cについての補正は、補正前の請求項2が削除されたことに伴って、補正前の請求項2にあった、「エッチング剤」の記載が、「前記」されなくなったことに対応して、記載を明りょうにしようとする補正であり、補正事項cについての補正は、明りょうでない記載の釈明を目的とするものである。 また、補正事項cについての補正は、本願の図面又は明細書に記載した事項の範囲内においてなされたものであることは明らかである。 2-2-4 補正事項d及びeについて 補正事項d及びeについての補正は、補正前の請求項2、9、10を、削除したことに伴って、それぞれ、請求項を繰り上げ、必要により、引用する請求項を変えて、記載を明りょうにする補正であるから、補正事項d及びeについての補正は、いずれも、明りょうでない記載の釈明を目的とするものである。 また、補正事項d及びeについての補正は、本願の図面又は明細書に記載した事項の範囲内においてなされたものであることは明らかである。 2-2-5 補正事項fについて 補正事項fについての補正は、補正事項f-1ないし補正事項f-5からなるので、それぞれ検討する。 なお、検討の都合上、最初に、補正事項f-3を検討する。 ・補正事項f-3について 補正事項f-3についての補正は、補正前の請求項35の「多層体積層」を、補正後の請求項32の「多層堆積層」とする補正である。 そして、願書に最初に添付した明細書の発明の詳細な説明には、「堆積」(例えば、【0035】段落)については記載があるが、「体積」については記載がなく、誤記と認められる。 したがって、補正事項f-3についての補正は、誤記の訂正を目的とするものである。 ・補正事項f-1について 補正事項f-1についての補正は、補正前の請求項35の「半導体プラグ」を、補正後の請求項32の「多層堆積層に配置された半導体プラグ」とする補正である。 そして、補正後の請求項32の「多層堆積層」については、補正前の請求項35に「多層体積層」(「多層堆積層」の誤記)として記載されていた構成であり、補正前の請求項35の「半導体プラグ」について、補正後の請求項32の「多層堆積層に配置された」を加えて、明りょうにするための補正である。 したがって、補正事項f-1についての補正は、明りょうでない記載の釈明を目的とするものである。 ・補正事項f-2について 補正事項f-2についての補正は、補正前の請求項35の「ゲート表」を、補正後の請求項32の「ゲート長」とする補正である。 そして、願書に最初に添付した明細書の発明の詳細な説明には、「デバイスのゲート長さ」(例えば、【0031】段落)という表現で、「ゲート長」については記載があるが、「ゲート表」については記載がなく、誤記と認められる。 したがって、補正事項f-2についての補正は、誤記の訂正を目的とするものである。 ・補正事項f-4について 補正事項f-4についての補正は、補正前の請求項35の「中間犠牲層」を、補正後の請求項32の「中間層」とする補正である。 そして、審判請求人は、平成18年8月30日付けの審判請求書の請求の理由を変更する手続補正書の「3.本件発明が特許されるべき理由」の「理由2:」の項において、「審査官殿より、補正前「中間犠牲層」は製造工程中に除去される層であるため、「物」の発明の構成を規定するものとはなり得ないとのご指摘に対し、上記手続補正にて「中間層」に補正した。この中間層は、例えば本願図10Nの参照番号275に該当し、製造工程で除去される中間犠牲層220と同じ厚さを有する。中間層は製造工程中に除去されるものではなく、「物」の発明の構成を規定するものである。」と主張して、「「物」の発明の構成」を明りょうにするために、補正前の請求項35の「中間犠牲層」を、補正後の請求項32の「中間層」と補正したものである。 したがって、補正事項f-4についての補正は、明りょうでない記載の釈明を目的とするものである。 ・補正事項f-5について 補正事項f-5についての補正は、補正前の請求項35の「請求項35記載のCMOS集積回路」を、補正後の請求項32の「CMOS集積回路」とする補正である。 そして、補正前の請求項35は、独立した請求項であるにもかかわらず、「請求項35記載の」と、自らの請求項を引用するように記載されており、誤記と認められる。 したがって、補正事項f-5についての補正は、誤記の訂正を目的とするものである。 さらに、本願の図2ないし図5及び【0024】ないし【0049】の記載から、垂直方向のｐ-MOSデバイス及びn-MOSデバイスを構成する堆積層が多層に積層された堆積層からなること及び、CMOS集積回路が「多層堆積層」を備えたものであることは明らかであるから、補正事項f-1、補正事項f-3についての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかであり、また、誤記の訂正を目的とする補正事項f-2及びf-5についての補正及び、明りょうでない記載の釈明を目的とする補正事項f-4についての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。 2-3 補正の目的の適否及び新規事項の追加の有無についてのむすび 補正事項aないし補正事項fについての補正を含む本件補正は、特許法第17条の2第3項に規定する要件を満たすとともに、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第1号、第3号及び第4号に規定する要件をも満たしている。 第3 本願発明について 1 本願発明について 上記の「第2」で検討したように、平成18年7月12日付けの手続補正は適法であるので、本願の請求項1ないし39に係る発明は、平成18年7月12日付けの手続補正書の請求項1ないし39に記載された事項により特定されるとおりのものであるところ、そのうち、本願の請求項32に係る発明は、上記の「第2 1」に掲げた、以下のとおりのものである。 「【請求項32】 1枚の半導体基板上に、モノリシカルに集積された、少なくとも一つの垂直方向ｐ-MOSデバイスと、少なくとも一つの垂直方向n-MOSデバイスを有する ことを特徴とするCMOS集積回路であって、 前記n-MOSデバイスと、ｐ-MOSデバイスは、それぞれ、多層堆積層に配置された半導体プラグ、ソースとソース拡張部、ドレインとドレイン拡張部、チャネルとゲート誘電体層と、ゲートとを有し、前記ソース拡張部と、ドレイン拡張部と、チャネルが、半導体プラグ内に形成され、前記ソース、ドレイン、ゲート誘電体及びゲートは、前記半導体プラグに隣接し、ゲート長が前記半導体プラグが形成されている多層堆積層中の中間層の厚さにより規定される ことを特徴とするCMOS集積回路。」 第4 引用刊行物に記載された発明 刊行物1.特開平7-99311号公報 原審の拒絶の理由に引用され、本願の優先権主張日の前に日本国内において頒布された刊行物1(特開平7-99311号公報)には、図1、図2、図22ないし図27、図54ないし図56、図60、図61、図63、図68、図70、図72とともに、「半導体装置およびその製造方法」(発明の名称)に関して、以下の事項が記載されている。 ア 「【請求項1】 多数のキャリアの流れを、ゲートに加える電圧によって制御する半導体装置であって、 主表面を有する基板と、 前記基板の主表面中に設けられ、ソース/ドレイン領域の一方になる第1導電型の第1の導電層と、 前記基板の上に設けられた第1の層間絶縁膜と、 前記第1の層間絶縁膜の上に設けられ、上面と下面を有するゲート電極と、 前記ゲート電極を覆うように、前記第1の層間絶縁膜の上に設けられた第2の層間絶縁膜と、 前記第1の層間絶縁膜、前記ゲート電極および前記第2の層間絶縁膜を貫通するように設けられ、前記第1の導電層の表面の一部を露出させるためのコンタクトホールと、 前記コンタクトホールの側壁面を被覆するゲート絶縁膜と、 前記コンタクトホール中であって、前記第1の導電層の表面に接触するように、該第1の導電層の表面から前記ゲート電極の下面の高さまで形成された第1導電型の第1の半導体層と、 前記コンタクトホール中であって、前記第1の半導体層の表面に接触するように、該第1の半導体層の表面から前記ゲート電極の上面の高さまで形成されたチャネル半導体層と、 前記チャネル半導体層の表面に接触するように、該チャネル半導体層の上に設けられ、ソース/ドレイン領域の他方になる第1導電型の第2の半導体層と、 を備えた半導体装置。」 イ 「【請求項14】 入力信号と出力信号の極性を反転させる半導体装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面中に形成されたフィールド酸化膜と、 前記半導体基板の主表面中であって、かつ前記フィールド酸化膜によって互いに離されて形成された、ｐ^(+) 不純物拡散層とn^(+) 不純物拡散層と、 前記半導体基板の上に設けられた第1の層間絶縁膜と、 前記ｐ^(+) 不純物拡散層および前記n^(+) 不純物拡散層を覆うように前記第1の層間絶縁膜の上に設けられたゲート電極と、 前記ゲート電極を覆うように前記半導体基板の上に設けられた第2の層間絶縁膜と、 前記第1の層間絶縁膜、前記ゲート電極および前記第2の層間絶縁膜を貫通するように設けられ、前記ｐ^(+) 不純物拡散層の表面の一部を露出させるための第1のコンタクトホールと、 前記第1の層間絶縁膜、前記ゲート電極および前記第2の層間絶縁膜を貫通するように設けられ、前記n^(+) 不純物拡散層の表面の一部を露出させるための第2のコンタクトホールと、 前記第1のコンタクトホールの内壁面を被覆するゲート絶縁膜と、 前記第2のコンタクトホールの内壁面を被覆するゲート絶縁膜と、 前記第1のコンタクトホール中であって、前記ｐ^(+) 不純物拡散層の表面に接触するように、該ｐ^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成され、ソース/ドレイン領域の一方になる第1のｐ^(+) 半導体層と、 前記第1のコンタクトホール中であって、前記第1のｐ^(+) 半導体層の表面に接触するように、該第1のｐ^(+) 半導体層の表面から前記ゲート電極の上面の高さまで形成されたN^(-) 半導体層と、 前記N^(-) 半導体層の上に設けられ、ソース/ドレイン領域の他方になる第2のｐ^(+) 半導体層と、 前記第2のコンタクトホール中であって、前記n^(+) 不純物拡散層の表面に接触するように、該n^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成され、ソース/ドレイン領域の一方になる第1のn^(+) 半導体層と、 前記第2のコンタクトホール中であって、前記第1のn^(+) 半導体層の表面に接触するように、該第1のn^(+) 半導体層の表面から前記ゲート電極の上面の高さまで形成されたP^(-) 半導体層と、 前記P^(-) 半導体層の表面に接触するように該P^(-) 半導体層の上に設けられ、ソース/ドレイン領域の他方になる第2のn^(+) 半導体層と、を備え、 前記第2のｐ^(+) 半導体層の端部と前記第2のn^(+) 半導体層の端部は前記フィールド酸化膜の上部分で接触しており、 当該装置は、さらに、前記第2のｐ^(+) 半導体層の表面および前記第2のn^(+) 半導体層の表面とを電気的に接続する接続部材、を備えた半導体装置。」 ウ「【0077】実施例1 (実施例1A)図1は、この発明の一実施例に係る縦型サラウンドゲートMOSFETの要部を抽出して示した斜視図である。図2は、実施例に係る縦型サラウンドゲートMOSFETの断面図である。 【0078】これらの図を参照して、MOSFETは、基板1を備える。基板1の主表面中に、ソース領域6aが設けられている。P^(-)チャネルトランジスタの場合には、ソース領域6aにはP型不純物が注入される。基板1の上に第1の層間絶縁膜2aが設けられている。第1の層間絶縁膜2aの上には、基板の表面と実質的に平行な上端面を有するゲート電極3が設けられる。ゲート電極3を覆うように第1の層間絶縁膜2aの上に第2の層間絶縁膜2bが設けられる。第1の層間絶縁膜2a、ゲート電極3および第2の層間絶縁膜2bを貫通するように、ソース領域6aの表面の一部を露出させるためのコンタクトホール19が設けられている。コンタクトホール19の側壁面をゲート絶縁膜4が被覆している。コンタクトホール19中であって、ソース領域6aの表面に接触するように、ソース領域6aの表面からゲート電極3の下面の高さまで、P型の第1の半導体層20が設けられている。コンタクトホール19中であって、第1の半導体層20の表面に接触するように、第1の半導体層20の表面からゲート電極3の上面の高さまで、チャネル半導体層7が設けられている。チャネル半導体層7の表面に接触するように、チャネル半導体層7の上に、ドレイン領域6bになるP型の第2の半導体層5が設けられている。」 エ 「【0109】実施例3 本実施例は、図2に示すコンタクトホールトランジスタのさらに他の製造方法に関するものであり、図22?図27は、その製造方法の順序の各工程における半導体装置の部分断面図である。 【0110】図22を参照して、基板(シリコン基板)1上に、ソース電極を外部端子に取出すためのソース引出電極41を、イオン注入と引続いて行なう熱処理によって、形成する。ソース引出電極41は、後述するソース領域と同一の導電型である。 【0111】図23を参照して、基板1の上に第1の層間絶縁膜42、多結晶シリコンからなるゲート電極3、および第2の層間絶縁膜43を順次堆積する。次いで、写真製版プロセスにより、第1の層間絶縁膜42、ゲート電極3、第2の層間絶縁膜43を貫通するコンタクトホール19を、反応性イオンエッチングにより形成する。 【0112】図24を参照して、コンタクトホール19の内壁面を被覆するゲート絶縁膜4を、たとえばCVD法により形成する。 【0113】図25を参照して、ゲート絶縁膜4を、反応性イオンエッチングの異方性を利用して選択的にエッチングし、コンタクトホール19の側壁にのみゲート絶縁膜4を残す。 【0114】基板1を、水素中で減圧下、900℃程度の温度で熱処理を行ない、それによって、基板1の表面に成長した自然酸化膜を還元し、昇華させ、除去し、基板1の清浄な表面を露出させる。 【0115】図26を参照して、基板1の清浄な表面の上に、ジクロルシランを用いたCVD法(900℃、80Tｏｒｒ)により、エピタキシャルSi層44を成長させる。このとき、最初にリンなどのn型不純物を導入してソース領域46を形成し、次に、ボロン等のｐ型不純物を導入してチャネル領域45を形成し、さらに、n型の不純物を導入したドレイン領域47を形成し、縦型のMOSトランジスタを構成する。 【0116】図27を参照して、縦型MOSトランジスタのドレイン領域47を外部に引出すためのドレイン引出領域48をドレイン領域47の上に形成する。その後、図12に示す処理と同様の処理を施すと、図2に示すようなコンタクトホールトランジスタが完成する。 【0117】次に、エピタキシャル層44の膜厚について説明する。ソース領域46とドレイン領域47の膜厚は、それぞれ、第1の層間絶縁膜42と第2の層間絶縁膜43の膜厚に対応する。第1の層間絶縁膜42は、ゲートとソースの電圧差に耐えるだけの膜厚が必要であり、第2の層間絶縁膜43は、ゲートとドレインの電圧差に耐えるだけの膜厚が必要である。たとえば、駆動電圧が5Vのときは、層間絶縁膜の絶縁耐圧を7MV/cmとすると、約700Å以上の膜厚が必要である。したがって、ソース領域46とドレイン領域47の厚さは、700Å以上必要となる。また、チャネル領域45の厚さは、必要なソース・ドレイン耐圧に耐えられる長さ以上必要であり、たとえば、駆動電圧が5Vであれば、約0.6μm以上必要である。したがって、結論として、エピタキシャル層44の厚さは、約0.8μm以上必要である。」 オ 「【0122】図27に示すドレイン引出領域48の形成は、リンをドーピングしたポリシリコン膜を500℃?700℃の減圧CVD法で、1000Åの厚さまで、基板1の上に堆積し、このポリシリコン膜を写真製版技術とエッチング技術により、パターニングすることによって形成される。 【0123】この実施例によると、エピタキシャル成長により、チャネル領域を形成するので、チャネル領域の結晶性が向上し、ひいてはトランジスタ特性が向上するという効果を奏する。また、エピタキシャル層44の成長時に、ガスを変えるだけで、半導体の導電型を変えることができるので、工程の簡略化が図れるという効果を奏する。」 カ 「【0204】実施例16 本実施例は、コンタクトホールトランジスタを2個用いたインバータ回路に関する。図54は、実施例16に係るインバータ回路の断面図であり、図55はその平面図である。なお、図54は、図55におけるI-I線に沿う断面図である。図56は、CMOS型インバータ回路の等価回路図である。 【0205】図54を参照して、実施例に係るCMOS型インバータ回路は、P^(-) 型半導体基板1を備える。半導体基板1の主表面中には、n^(+) 不純物拡散層103が形成されている。半導体基板1の上には、チタンシリサイド膜105が形成されている。チタンシリサイド膜105を覆うように、半導体基板1の上に第1の層間絶縁膜2aが形成されている。第1の層間絶縁膜2aの上に、上面を下面を有するゲート電極3が設けられている。ゲート電極3を覆うように、第1の層間絶縁膜2aの上に、第2の層間絶縁膜2bが設けられている。第1の層間絶縁膜2a、ゲート電極3および第2の層間絶縁膜2bを貫通するように、チタンシリサイド膜105の表面のある一部を露出させるための第1のコンタクトホール110hが設けられている。第1の層間絶縁膜2a、ゲート電極3および第2の層間絶縁膜2bを貫通するように、チタンシリサイド膜105の表面の他の一部を露出させるための第2のコンタクトホール110hが設けられている。第1のコンタクトホール110hの内壁面は、ゲート絶縁膜4で被覆されている。第2のコンタクトホール110hの内壁面は、ゲート絶縁膜4で被覆されている。第1のコンタクトホール110h中であって、チタンシリサイド膜105の表面に接触するように、チタンシリサイド膜105の表面からゲート電極3の下面の高さまで、ソース/ドレイン領域の一方になる第1のｐ^(+) 半導体層101aが堆積されている。第1のコンタクトホール110h中であって、第1のｐ^(+) 半導体層101aの表面に接触するように、該第1のｐ^(+) 半導体層101aの表面からゲート電極3の上面の高さまで、N^(-) 半導体層104が堆積されている。N^(-) 半導体層104の表面に接触するように、該N^(-) 半導体層104の上に、ソース/ドレイン領域の他方になる第2のｐ^(+) 半導体層101bが設けられている。 【0206】第2のコンタクトホール111h中であって、チタンシリサイド膜105の表面に接触するように、該チタンシリサイド膜105の表面からゲート電極3の下面の高さまで、ソース/ドレイン領域の一方になる第1のn^(+) 半導体層103aが堆積されている。第2のコンタクトホール111h中であって、第1のn^(+) 半導体層103aの表面に接触するように、第1のn^(+) 半導体層103aの表面からゲート電極3の上面の高さまでP^(-) 半導体層102が堆積されている。P^(-) 半導体層102の表面に接触するように、P^(-) 半導体層102の上に、ソース/ドレイン領域の他方になる第2のn^(+) 半導体層103bが設けられている。なお、図55中、参照番号113,117で示す部分は、コンタクト部を表わしている。」 キ 「【0216】 【表2】 なお、実施例16においては、半導体基板1により、P^(-)チャネルトランジスタ104とN^(-)チャネルトランジスタ102のドレイン同士を繋ぐ必要があるため、基板表面にチタンシリサイドを形成し、それによって、P^(-)N接合が生じるのを防いでいる。この発明においては、チタンシリサイドに限られるものでなく、他のシリサイドや、チタンナイトライド、金属でもよい。なお、上記実施例では、ドレインとドレインを基板で接続する場合を例示したが、この発明はこれに限られるものでなく、図60と図61に示すように、アルミニウム配線200で接続してもよい。」 ク 「【0218】実施例17 図63は、実施例17に係るインバータ回路の断面図である。 【0219】本実施例は、n^(+) 領域103と第1のｐ^(+) 半導体層101aとの間にP-N接合が生じるのを防止するために、これらの間に、シリサイド105を形成していることを特徴とする。なお、基板の接続配線層(103)をP型にした場合には、N^(-)チャネルトランジスタのほうに、シリサイドを形成する。」 ケ 「【0225】実施例18 図68は、この発明のさらに他の実施例に係るインバータ回路の断面図である。 【0226】図68を参照して、P-チャネルコンタクトホールトランジスタの底部に、高濃度のn^(++)領域106を形成し、接合部に生じる空乏層幅を狭くし、それによって高電界がかかるようにしている。このように構成すると、トンネル電流によって、P-N接合を通って、電流が流れるようになる。」 コ 「【0228】実施例20 図70は、コンタクトホールトランジスタを用いたインバータ回路のさらに他の実施例の断面図である。この実施例においては、分離酸化膜13の上に、インバータ回路が形成されている。」 サ 「【0232】実施例21 図72は、実施例21に係るインバータ回路の断面図であり、図73は、その平面図である。なお、図72は、図73におけるB-B線に沿う断面図である。 【0233】図72を参照して、当該半導体装置は、主表面を有する半導体基板1を備える。半導体基板1の主表面中に、フィールド酸化膜13が設けられている。半導体基板1の主表面中であって、かつ、フィールド酸化膜13によって互いに離されて、ｐ^(+) 不純物拡散層114とn^(+) 不純物拡散層115が形成されている。半導体基板1の上に、第1の層間絶縁膜2aが設けられている。ｐ^(+) 不純物拡散層114およびn^(+) 不純物拡散層115を覆うように、第1の層間絶縁膜2aの上に、ゲート電極3が設けられている。ゲート電極3を覆うように、半導体基板1の上に、第2の層間絶縁膜2bが設けられている。第1の層間絶縁膜2a、ゲート電極3および第2の層間絶縁膜2bを貫通するように、ｐ^(+) 不純物拡散層114の表面の一部を露出させるための第1のコンタクトホール110hが設けられている。第1の層間絶縁膜2a、ゲート電極3および第2の層間絶縁膜2bを貫通するように、n^(+) 不純物拡散層115の表面の一部を露出させるための第2のコンタクトホール111hが設けられている。第1のコンタクトホール110hの内壁面を、ゲート絶縁膜4が被覆している。第2のコンタクトホール111hの内壁面を、ゲート絶縁膜4が被覆している。第1のコンタクトホール110h中であって、ｐ^(+) 不純物拡散層114の表面に接触するように、ｐ^(+) 不純物拡散層114の表面からゲート電極3の下面の高さまで、ソース/ドレイン領域の一方になる第1のｐ^(+) 半導体層101aが堆積されている。第1のコンタクトホール110h中であって、第1のｐ^(+) 半導体層101aの表面に接触するように、第1のｐ^(+) 半導体層101aの表面からゲート電極3の上面の高さまで、N^(-) 半導体層104が堆積されている。N^(-) 半導体層104の上に、ソース/ドレイン領域の他方になる第2のｐ^(+) 半導体層101bが設けられている。 【0234】第2のコンタクトホール111h中であって、n^(+) 不純物拡散層115の表面に接触するように、n^(+) 不純物拡散層115の表面からゲート電極3の下面の高さまで、ソース/ドレイン領域の他方になる第1のn^(+) 半導体層103aが堆積されている。第2のコンタクトホール111h中であって、第1のn^(+) 半導体層103aの表面に接触するように、第1のn^(+) 半導体層103aの表面からゲート電極3の上面の高さまで、P^(-) 半導体層102が堆積されている。P^(-) 半導体層102の表面に接触するように、P^(-) 半導体層102の上に、ソース/ドレイン領域の他方になる第2のn^(+) 半導体層103bが設けられている。 【0235】第2のｐ^(+) 半導体層101bの端部と第2のn^(+) 半導体層103bの端部は、フィールド酸化膜の上で、P-N接合132により接触している。当該装置は、第2のｐ^(+) 半導体層101bの表面および第2のn^(+) 半導体層103bの表面とを電気的に接続するチタンシリサイド膜105を備える。チタンシリサイド膜105を覆うように、第3の層間絶縁膜2cが設けられる。第3の層間絶縁膜2c中には、チタンシリサイド膜105の表面の一部を露出させるためのコンタクトホールが形成されており、このコンタクトホールを通って、V_(OUT) 117用のアルミニウム配線10がチタンシリサイド膜105に接続されている。 【0236】実施例16に示すインバータ回路では、V_(OUT) が基板側に設けられているので、図55を参照して、インバータの本体の横に、特別に、コンタクト部113,117を設ける必要があった。一方、本実施例では、Vcc114,GND115を基板側に設け、V_(OUT) 117を上部に設けているので、比較的、占有面積の小さいインバータ回路を構成できる。」 シ 「【0283】この発明の第8の局面に従うインバータ回路によれば、フィールド酸化膜の上にインバータ回路を形成しているので、半導体基板の表面を有効に活用できる。その結果、集積度の高いインバータ回路が得られる。この発明の第9の局面に従うインバータ回路によれば、Vｏｕｔを基板の上方に設けているので、コンタクトが取りやすく、かつ、占有面積の小さいインバータ回路となる。その結果、集積度を向上させたインバータ回路が得られる。この発明の第10の局面に従うインバータ回路によれば、SOIトランジスタとコンタクトホールトランジスタを利用してインバータ回路を形成しているので、占有する平面積が小さくなる。その結果、占有面積の小さいインバータ回路が得られる。」 ス 上記の摘記事項エ、オの実施例3の記載(図22ないし図27、特に、図27)を参照すると、図面上、ポリシリコン膜からなるドレイン引出領域58のドレイン領域47と接触する一部が、コンタクトホール19内に若干入り込んでいることが示されている。 以上の記載から、刊行物1には、上記の摘記事項カないしシの記載の「CMOS型インバータ回路」、特に、図54、図60又は図61と、摘記事項エに記載の実施例3、特に、図22ないし図27とを勘案し、請求項14の記載の一部を参照すると、以下の発明が記載されている。 「主表面を有する半導体基板と、前記半導体基板の主表面中であって互いに離されて形成されたｐ^(+) 不純物拡散層とn^(+) 不純物拡散層と、前記半導体基板の上に設けられた第1の層間絶縁膜と、前記第1の層間絶縁膜の上に設けられたゲート電極と、前記ゲート電極を覆うように前記半導体基板の上に設けられた第2の層間絶縁膜と、前記第1の層間絶縁膜、前記ゲート電極および前記第2の層間絶縁膜を貫通するように設けられ、前記ｐ^(+) 不純物拡散層の表面の一部を露出させるための第1のコンタクトホールと、前記第1の層間絶縁膜、前記ゲート電極および前記第2の層間絶縁膜を貫通するように設けられ、前記n^(+) 不純物拡散層の表面の一部を露出させるための第2のコンタクトホールと、前記第1のコンタクトホールの内壁面を被覆するゲート絶縁膜と、前記第2のコンタクトホールの内壁面を被覆するゲート絶縁膜と、前記第1のコンタクトホール中であって、前記ｐ^(+) 不純物拡散層の表面に接触するように、前記ｐ^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ^(+) 不純物拡散層と同一の導電型のソース領域と、前記第1のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域と、前記ドレイン領域の上に設けられ前記第1のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域と、前記第2のコンタクトホール中であって、前記n^(+) 不純物拡散層の表面に接触するように、前記n^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記n^(+) 不純物拡散層と同一の導電型のソース領域と、前記第2のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域と、前記ドレイン領域の上に設けられ前記第2のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域と、を備え、前記各ソース領域と前記各チャネル領域と前記各ドレイン領域は、いずれも、エピタキシャル層からなることを特徴とする集積度の高いCMOS型インバータ回路からなる半導体装置。」 第5 対比 本願の請求項32に係る発明(以下、「本願発明32」という。)と刊行物1に記載された発明(以下、「刊行物1発明」という。)とを対比する。 (a)刊行物1発明の「前記半導体基板の主表面中であって互いに離されて形成されたｐ^(+) 不純物拡散層とn^(+) 不純物拡散層」において、刊行物1発明の「ｐ^(+) 不純物拡散層」と「n^(+) 不純物拡散層」は、いずれも、本願発明32の「ソース」に相当する。 (b)刊行物1発明の「前記ｐ^(+) 不純物拡散層と同一の導電型のソース領域」と「前記n^(+) 不純物拡散層と同一の導電型のソース領域」は、いずれも、本願発明32の「ソース拡張部」に相当する。 (c)刊行物1発明の「前記ドレイン領域の上に設けられ前記第1のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」と「前記ドレイン領域の上に設けられ前記第2のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」は、いずれも、本願発明32の「ドレイン」に相当する。 (d)刊行物1発明に数箇所記載されている「ドレイン領域」は、いずれも、本願発明32の「ドレイン拡張部」に相当する。 (e)刊行物1発明に数箇所記載されている「チャネル領域」は、いずれも、本願発明32の「チャネル」に相当する。 (f)刊行物1発明の「前記第1のコンタクトホールの内壁面を被覆するゲート絶縁膜」と「前記第2のコンタクトホールの内壁面を被覆するゲート絶縁膜」は、いずれも、本願発明32の「ゲート誘電体層」に相当する。 (g)刊行物1発明の「ゲート電極」は、本願発明32の「ゲート」に相当する。 (h)刊行物1発明の「前記半導体基板の上に設けられた第1の層間絶縁膜と、前記第1の層間絶縁膜の上に設けられたゲート電極と、前記ゲート電極を覆うように前記半導体基板の上に設けられた第2の層間絶縁膜」は、全体として、本願発明32の「多層堆積層」に相当する。 (i)刊行物1発明の「第1のコンタクトホール」は、本願発明32の「多層堆積層」に相当する「前記第1の層間絶縁膜、前記ゲート電極および前記第2の層間絶縁膜」を、「貫通するように設けられ」ているので、刊行物1発明の「前記第1のコンタクトホール中であって、前記ｐ^(+) 不純物拡散層の表面に接触するように、前記ｐ^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ^(+) 不純物拡散層と同一の導電型のソース領域と、前記第1のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、全体として、本願発明32の「多層堆積層に配置された半導体プラグ」に相当する。 (j)上記の(i)と同じく、刊行物1発明の「第2のコンタクトホール」は、本願発明32の「多層堆積層」に相当する「前記第1の層間絶縁膜、前記ゲート電極および前記第2の層間絶縁膜」を、「貫通するように設けられ」ているので、刊行物1発明の「前記第2のコンタクトホール中であって、前記n^(+) 不純物拡散層の表面に接触するように、前記n^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記n^(+) 不純物拡散層と同一の導電型のソース領域と、前記第2のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、全体として、本願発明32の「多層堆積層に配置された半導体プラグ」に相当する。 (k)上記の(i)に記載のように、刊行物1発明の「前記第1のコンタクトホール中であって、前記ｐ^(+) 不純物拡散層の表面に接触するように、前記ｐ^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ^(+) 不純物拡散層と同一の導電型のソース領域と、前記第1のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、全体として、本願発明32の「多層堆積層に配置された半導体プラグ」に相当するので、刊行物1発明の「前記第1のコンタクトホール中であって、前記ｐ^(+) 不純物拡散層の表面に接触するように、前記ｐ^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ^(+) 不純物拡散層と同一の導電型のソース領域と、前記第1のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、本願発明32の「前記ソース拡張部と、ドレイン拡張部と、チャネルが、半導体プラグ内に形成され」ていることに相当する。 (l)上記の(j)に記載のように、刊行物1発明の「前記第2のコンタクトホール中であって、前記n^(+) 不純物拡散層の表面に接触するように、前記n^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記n^(+) 不純物拡散層と同一の導電型のソース領域と、前記第2のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、全体として、本願発明32の「多層堆積層に配置された半導体プラグ」に相当するので、刊行物1発明の「前記第2のコンタクトホール中であって、前記n^(+) 不純物拡散層の表面に接触するように、前記n^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記n^(+) 不純物拡散層と同一の導電型のソース領域と、前記第2のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、本願発明32の「前記ソース拡張部と、ドレイン拡張部と、チャネルが、半導体プラグ内に形成され」ていることに相当する。 (m)上記の(i)に記載のように、刊行物1発明の「前記第1のコンタクトホール中であって、前記ｐ^(+) 不純物拡散層の表面に接触するように、前記ｐ^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ^(+) 不純物拡散層と同一の導電型のソース領域と、前記第1のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、全体として、本願発明32の「多層堆積層に配置された半導体プラグ」に相当しており、また、刊行物1発明の「ｐ^(+) 不純物拡散層」と「ポリシリコン膜からなるドレイン引出領域」と「前記第1のコンタクトホールの内壁面を被覆するゲート絶縁膜」は、いずれも、刊行物1発明の「前記第1のコンタクトホール中であって、前記ｐ^(+) 不純物拡散層の表面に接触するように、前記ｐ^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ^(+) 不純物拡散層と同一の導電型のソース領域と、前記第1のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」に接触し、刊行物1発明の「ゲート電極」は、刊行物1発明の「前記第1のコンタクトホールの内壁面を被覆するゲート絶縁膜」を介して、刊行物1発明の「前記第1のコンタクトホール中であって、前記ｐ^(+) 不純物拡散層の表面に接触するように、前記ｐ^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ^(+) 不純物拡散層と同一の導電型のソース領域と、前記第1のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」に隣接しているので、刊行物1発明の「ｐ^(+) 不純物拡散層」、「ポリシリコン膜からなるドレイン引出領域」、「前記第1のコンタクトホールの内壁面を被覆するゲート絶縁膜」及び「ゲート電極」と、刊行物1発明の「前記第1のコンタクトホール中であって、前記ｐ^(+) 不純物拡散層の表面に接触するように、前記ｐ^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ^(+) 不純物拡散層と同一の導電型のソース領域と、前記第1のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」との関係は、本願発明32の「前記ソース、ドレイン、ゲート誘電体及びゲートは、前記半導体プラグに隣接」することに相当する。 (n)上記の(j)に記載のように、刊行物1発明の「前記第2のコンタクトホール中であって、前記n^(+) 不純物拡散層の表面に接触するように、前記n^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記n^(+) 不純物拡散層と同一の導電型のソース領域と、前記第2のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、全体として、本願発明32の「多層堆積層に配置された半導体プラグ」に相当しており、また、刊行物1発明の「n^(+) 不純物拡散層」と「ポリシリコン膜からなるドレイン引出領域」と「前記第2のコンタクトホールの内壁面を被覆するゲート絶縁膜」は、いずれも、刊行物1発明の「前記第2のコンタクトホール中であって、前記n^(+) 不純物拡散層の表面に接触するように、前記n^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記n^(+) 不純物拡散層と同一の導電型のソース領域と、前記第2のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」に接触し、刊行物1発明の「ゲート電極」は、刊行物1発明の「前記第2のコンタクトホールの内壁面を被覆するゲート絶縁膜」を介して、刊行物1発明の「前記第2のコンタクトホール中であって、前記n^(+) 不純物拡散層の表面に接触するように、前記n^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記n^(+) 不純物拡散層と同一の導電型のソース領域と、前記第2のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」に隣接しているので、刊行物1発明の「n^(+) 不純物拡散層」、「ポリシリコン膜からなるドレイン引出領域」、「前記第2のコンタクトホールの内壁面を被覆するゲート絶縁膜」及び「ゲート電極」と、刊行物1発明の「前記第2のコンタクトホール中であって、前記n^(+) 不純物拡散層の表面に接触するように、前記n^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記n^(+) 不純物拡散層と同一の導電型のソース領域と、前記第2のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」との関係は、本願発明32の「前記ソース、ドレイン、ゲート誘電体及びゲートは、前記半導体プラグに隣接」することに相当する。 (ｏ)刊行物1発明の「半導体基板の主表面中」に「形成されたｐ^(+) 不純物拡散層」と、「前記第1の層間絶縁膜の上に設けられたゲート電極」と、「前記第1の層間絶縁膜、前記ゲート電極および前記第2の層間絶縁膜を貫通するように設けられ、前記ｐ^(+) 不純物拡散層の表面の一部を露出させるための第1のコンタクトホール」と、「前記第1のコンタクトホールの内壁面を被覆するゲート絶縁膜」と、「前記第1のコンタクトホール中であって、前記ｐ^(+) 不純物拡散層の表面に接触するように、前記ｐ^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ^(+) 不純物拡散層と同一の導電型のソース領域と、前記第1のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域と、前記ドレイン領域の上に設けられ前記第1のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」を併せた構成は、本願発明32の「垂直方向ｐ-MOSデバイス」に相当する。 (ｐ)刊行物1発明の「半導体基板の主表面中」に「形成された」「n^(+) 不純物拡散層」と、「前記第1の層間絶縁膜の上に設けられたゲート電極」と、「前記第1の層間絶縁膜、前記ゲート電極および前記第2の層間絶縁膜を貫通するように設けられ、前記n^(+) 不純物拡散層の表面の一部を露出させるための第2のコンタクトホール」と、「前記第2のコンタクトホールの内壁面を被覆するゲート絶縁膜」と、「前記第2のコンタクトホール中であって、前記n^(+) 不純物拡散層の表面に接触するように、前記n^(+) 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記n^(+) 不純物拡散層と同一の導電型のソース領域と、前記第2のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域と、前記ドレイン領域の上に設けられ前記第2のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」を併せた構成は、本願発明32の「垂直方向n-MOSデバイス」に相当する。 (ｑ)刊行物1発明の「集積度の高いCMOS型インバータ回路からなる半導体装置」において、刊行物1発明の「集積度の高いCMOS型インバータ回路」が、モノリシカルに集積されていることは、明らかであるので、刊行物1発明の「集積度の高いCMOS型インバータ回路からなる半導体装置」は、本願発明32の「モノリシカルに集積された」「CMOS集積回路」に相当するとともに、「CMOS集積回路」に相当する。 すると、本願発明32と刊行物1発明とは、 「1枚の半導体基板上に、モノリシカルに集積された、少なくとも一つの垂直方向ｐ-MOSデバイスと、少なくとも一つの垂直方向n-MOSデバイスを有する ことを特徴とするCMOS集積回路であって、 前記n-MOSデバイスと、ｐ-MOSデバイスは、それぞれ、多層堆積層に配置された半導体プラグ、ソースとソース拡張部、ドレインとドレイン拡張部、チャネルとゲート誘電体層と、ゲートとを有し、前記ソース拡張部と、ドレイン拡張部と、チャネルが、半導体プラグ内に形成され、前記ソース、ドレイン、ゲート誘電体及びゲートは、前記半導体プラグに隣接していることを特徴とするCMOS集積回路。」 である点で一致し、以下の点で相違する。 相違点1 本願発明32は、「ドレイン」「は、前記半導体プラグに隣接し」ているのに対して、刊行物1発明は、本願発明32の「ドレイン」に相当する「ドレイン引出領域」が、「コンタクトホール内に一部が入り込ん」でいる点。 相違点2 本願発明32は、「ゲート長が前記半導体プラグが形成されている多層堆積層中の中間層の厚さにより規定される」のに対して、刊行物1発明は、本願発明32の「ゲート長が前記半導体プラグが形成されている多層堆積層中の中間層の厚さにより規定される」ことについての記載がない点。 第6 当審の判断 以下において、相違点1及び2について検討する。 1 相違点1について (a)刊行物1発明には、「ドレイン引出領域」について、「前記ドレイン領域の上に設けられ前記第1のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」と、「前記ドレイン領域の上に設けられ前記第2のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」の2つの「ドレイン引出領域」が、記載されており、刊行物1発明の2つのいずれの「ドレイン引出領域」も、ポリシリコン膜からなるものである。 (b)そして、刊行物1発明の「前記各ソース領域と前記各チャネル領域と前記各ドレイン領域は、いずれも、エピタキシャル層からなる」という記載を参照すると、本願発明32の「半導体プラグ」に相当する刊行物1発明の「ソース領域」と「チャネル領域」と「ドレイン領域」とからなる部分は、単結晶層であるから、刊行物1発明の「ドレイン引出領域」と本願発明32の「半導体プラグ」に相当する刊行物1発明の「ソース領域」と「チャネル領域」と「ドレイン領域」とからなる部分とは、多結晶層と単結晶層との違いで結晶性が異なっているため、刊行物1発明の「ドレイン引出領域」は、本願発明32の「半導体プラグ」に相当する構成の一部ではない。 (c)また、上記の「第5 対比 (c)」に記載のように、刊行物1発明の「前記ドレイン領域の上に設けられ前記第1のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」と「前記ドレイン領域の上に設けられ前記第2のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」は、いずれも、本願発明32の「ドレイン」に相当する。 (d)そして、刊行物1発明の「ドレイン引出領域」は、「前記ドレイン領域の上に設けられ」ているので、本願発明32の「ドレイン」に相当する刊行物1発明の「ドレイン引出領域」は、本願発明32の「半導体プラグ」の構成の一部に相当する刊行物1発明の「ドレイン領域」に隣接することになり、本願発明32の「ドレイン」「は、前記半導体プラグに隣接」することに相当するから、刊行物1発明の「ドレイン引出領域」が、「コンタクトホール内に一部が入り込ん」でいるかどうかにかかわりなく、相違点1については、本願発明32と刊行物1発明とは、実質的に相違するものではない。 (e)なお、刊行物1発明の「ドレイン引出領域」について、「コンタクトホール内に一部が入り込」むことに代えて、「コンタクトホール」の上端に一致させるようにすること、すなわち、刊行物1発明の「第2の層間絶縁膜」の上端にそろえるようにすることは、当業者が必要に応じて適宜設定できた程度のことと認められる。 2 相違点2について (a)MOSデバイスの技術分野においては、ゲート電極のゲート絶縁膜に接触する部分のソース、ドレイン方向、すなわち、電流が流れる方向の長さのことは、一般に、「ゲート長」と呼ばれている。 (b)審判請求人は、本願発明32の「中間層」について、平成18年8月30日付けの審判請求書の請求の理由を変更する手続補正書の「3.本件発明が特許されるべき理由」の「理由2:」の項において、「平成18年7月12日付けで提出した手続補正書中請求項32(補正前請求項35)において、「ゲート長が半導体プラグが形成されている多層堆積層中の中間層の厚さにより規定される」旨を規定した。このような構成は、引用例に記載も示唆もされていない。なお、審査官殿より、補正前「中間犠牲層」は製造工程中に除去される層であるため、「物」の発明の構成を規定するものとはなり得ないとのご指摘に対し、上記手続補正にて「中間層」に補正した。この中間層は、例えば本願図10Nの参照番号275に該当し、製造工程で除去される中間犠牲層220と同じ厚さを有する。中間層は製造工程中に除去されるものではなく、「物」の発明の構成を規定するものである。本件発明は、ゲート長がこの中間層の厚さにより規定されている点に特徴を有する。」旨の主張をしているが、この主張中の「この中間層は、例えば本願図10Nの参照番号275に該当」するとは、参照番号275が、本願の願書に最初に添付した明細書の詳細な説明の、例えば、【0070】段落に記載されている「ｐ-MOS領域212内のデバイスのゲート275」のことであるから、本願発明32の「中間層」は、実質的に、本願発明32の「ゲート」のことである。 (c)すると、本願発明32の「ゲート長が前記半導体プラグが形成されている多層堆積層中の中間層の厚さにより規定される」ことは、実質的に、「ゲート長が前記半導体プラグが形成されている多層堆積層中のゲートの厚さにより規定される」ことと解することができ、また、「ゲート長」が、「ゲートの厚さにより規定される」ことは、垂直方向MOSデバイスにおいては、至極当然のことである。 (d)そして、刊行物1発明の「前記第1の層間絶縁膜の上に設けられたゲート電極」は、その厚さが、ゲート長になることは明らかである。 (e)また、上記の「第5 対比 (h)」に記載のように、刊行物1発明の「前記半導体基板の上に設けられた第1の層間絶縁膜と、前記第1の層間絶縁膜の上に設けられたゲート電極と、前記ゲート電極を覆うように前記半導体基板の上に設けられた第2の層間絶縁膜」は、全体として、本願発明32の「多層堆積層」に相当するから、刊行物1発明の「前記第1の層間絶縁膜の上に設けられたゲート電極」は、本願発明32の「多層堆積層」の一部に相当する。 (f)したがって、上記の(d)、(e)の検討を踏まえて、刊行物1発明に基づいて、本願発明32のごとく、「ゲート長が前記半導体プラグが形成されている多層堆積層中の中間層の厚さにより規定される」ようになすことは、当業者が適宜なし得たことと認められる。 したがって、本願の請求項32に係る発明は、刊行物1に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 第7 むすび 以上のとおり、本願の請求項32に係る発明は、特許法第29条第2項の規定により特許を受けることができないので、本願の他の請求項に係る発明についての検討をするまでもなく、本願は拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2009-04-27 |
| 結審通知日 | 2009-04-30 |
| 審決日 | 2009-05-12 |
| 出願番号 | 特願2000-181209(P2000-181209) |
| 審決分類 |
P
1
8・
574-
Z
(H01L)
P 1 8・ 121- Z (H01L) P 1 8・ 573- Z (H01L) P 1 8・ 571- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 宇多川 勉、北島 健次 |
| 特許庁審判長 |
河合 章 |
| 特許庁審判官 |
廣瀬 文雄 近藤 幸浩 |
| 発明の名称 | 垂直方向トランジスタCMOS集積回路の形成方法 |
| 代理人 | 臼井 伸一 |
| 代理人 | 越智 隆夫 |
| 代理人 | 加藤 伸晃 |
| 代理人 | 朝日 伸光 |
| 代理人 | 岡部 正夫 |
| 代理人 | 本宮 照久 |