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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1204481 |
| 審判番号 | 不服2008-846 |
| 総通号数 | 119 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2009-11-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2008-01-10 |
| 確定日 | 2009-09-24 |
| 事件の表示 | 特願2001-266401「集積回路設計装置及び集積回路設計方法並びにプログラム」拒絶査定不服審判事件〔平成15年 3月14日出願公開、特開2003- 76734〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成13年9月3日の出願であって、平成19年5月31日付け拒絶理由に対し平成19年8月1日付けで手続補正書が提出されたが、平成19年12月5日付けで拒絶査定され、これに対し、平成20年1月10日に拒絶査定に対する審判請求がなされるとともに、同年2月7日付けで手続補正書が提出されたものである。 2.補正の適否 審判請求と共に平成20年2月7日になされた手続補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定を満たすものであるかを検討するに、請求項1、2についての補正は、補正前の請求項の請求項1、2を削除し、補正前の請求項3を新たな請求項1、2とするものであり、新たな請求項3?5は補正前の請求項4?6に相当するから、請求項1?6についての補正は請求項の削除をする補正といえる。 また、請求項6?8については、補正前の請求項に同様の請求項は存在しないから、請求項の削除を目的とした補正ではないが、出願当初の明細書の記載に基づいて、補正前の請求項の記載における発明を特定する構成を限定適に減縮するものである。 よって当該補正は適法になされたものと判断される。 3.本願発明 本願の請求項に係る発明は、平成20年2月7日付けの手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?8に記載されたとおりのものと認められるところ、請求項1に係る発明は、次のとおりのものである。 「【請求項1】 入力手段により設計者から複数の階層毎にブロックを設定し、配置することにより集積回路の設計を行う集積回路設計装置であって、 前記複数階層毎に設定されたブロックを所定階層に配置するブロック配置処理部と、 前記所定階層とは異なる階層のブロックを前記所定階層上に設定されるブロックに仮想配置する領域割付処理部と、 前記所定階層及び前記所定階層に対して下位となり、仮想配置される下位階層のブロックの配置状態を評価するブロック評価処理部とを有し、 前記ブロック評価処理部は、前記下位階層のブロックの面積が前記所定階層に配置されるブロックの面積に占める割合を、配線あるいはセル配置禁止領域を反映して算出する面積比計算部と、前記下位階層のブロック間の経路のディレイを算出するディレイ計算処理部とを有することを特徴とする集積回路設計装置。」 前項で判断したように、当該請求項1は請求項の削除を目的とした補正による補正前の請求項3に相当するから、以下、この請求項1に係る発明を「本願発明」として審判請求項の理由の是非を検討する。 4.引用刊行物 原審の拒絶理由で引用された、本願の出願日前である平成13年5月29日に頒布された「特開2001-147954号公報」(以下、「刊行物1」という。)は、「半導体集積回路のフロアプラン作成方法」に関するものであって、該刊行物には次の事項が記載されている。 (ア)「【特許請求の範囲】 【請求項1】 半導体集積回路の回路接続情報と前記半導体集積回路のレイアウトに関するレイアウト情報を基に、前記半導体集積回路を構成する回路ブロックを初期的に配置して構成した初期フロアプランを作成する第1のステップと、前記初期フロアプランにおいて、前記複数の回路ブロックのうち入出力回路を除く前記回路ブロックが配置されるチップ内部領域を、前記回路ブロックから構成される複数の部分フロアプラン領域に分割する第2のステップと、前記部分フロアプラン領域内のフロアプランである部分フロアプランを作成する際の優先順位を決定する第3のステップと、前記第3のステップで決定された優先順位に従って、前記部分フロアプラン領域内で、前記回路接続情報を基に前記回路ブロック間の仮想的な配線を行う第4のステップと、前記第4のステップで生成されたレイアウトの評価結果が所定の評価基準を満足するか否かを判定し、前記評価結果が所定の評価基準を満足する場合、前記第4のステップで得られたレイアウトを最終的な部分フロアプランとする第5のステップと、前記第5のステップにおいて、前記所定の評価基準を満足しないと判定された場合、前記部分フロアプラン領域内の前記回路ブロックを再配置した部分フロアプランを作成した後、前記第4のステップへ戻る第6のステップと、前記第5のステップの処理結果を受けて、前記チップ内部領域内の全ての前記部分フロアプラン領域に対して、前記最終的な部分フロアプランが作成されたか否かを判定し、全ての前記部分フロアプラン領域に対して前記最終的な部分フロアプランが作成されていない場合は、前記第4のステップへ戻る第7のステップと、を備え、前記最終的な部分フロアプランから前記チップ内部領域全体の最終的なフロアプランを作成する半導体集積回路のフロアプラン作成方法。 (中略) 【請求項3】 前記第3のステップにおいて、前記部分フロアプラン領域が隣接して配列した配列順に従って、前記部分フロアプラン領域にそれぞれ対応する前記優先順位が連続的に増加(又は減少)することを特徴とする請求項1記載の半導体集積回路のフロアプラン作成方法。 【請求項4】 前記第2のステップにおいて、前記部分フロアプラン領域の面積が、所定の面積の範囲に入るように、前記チップ内部領域が前記部分フロアプラン領域に分割されることを特徴とする請求項1記載の半導体集積回路のフロアプラン作成方法。 【請求項5】 前記第2のステップにおいて、前記部分フロアプラン領域に含まれる前記回路ブロックの動作周波数が、前記部分フロアプラン領域にそれぞれ対応して定められた所定の周波数範囲に入るように、前記チップ内部領域が前記部分フロアプラン領域に分割されることを特徴とする請求項1記載の半導体集積回路のフロアプラン作成方法。 【請求項6】 前記第5のステップにおいて、前記部分フロアプラン領域に含まれる前記回路ブロック面積の総和を前記部分フロアプラン領域の面積で除した値であるブロック占有面積比率を前記評価基準とし、このブロック占有面積比率が所定値よりも小さい場合、前記評価基準を満足すると判定することを特徴とする請求項1記載の半導体集積回路のフロアプラン作成方法。【請求項7】 レイアウト的に固定されたハードマクロブロックとレイアウト的に変形可能なソフトマクロブロックを含む回路ブロックから構成された半導体集積回路の回路接続情報と前記半導体集積回路のレイアウトに関するレイアウト情報を基に、前記回路ブロックを初期的に配置して構成した初期フロアプランを作成する第1のステップと、前記初期フロアプランにおいて、前記複数の回路ブロックのうち入出力回路を除く前記回路ブロックが配置されるチップ内部領域を、前記回路ブロックから構成される複数の部分フロアプラン領域に分割する第2のステップと、前記部分フロアプラン領域内のフロアプランである部分フロアプランを作成する際の優先順位を決定する第3のステップと、前記部分フロアプラン領域に前記ソフトマクロブロックが存在するか否かを判定する第4のステップと、前記第4のステップにおいて、前記ソフトマクロブロックが存在すると判定された場合、前記ソフトマクロブロックの端子を所定の規則に基づき、前記ソフトマクロの辺上に初期的に配置する第5のステップと、前記第5のステップの処理に続いて前記第3のステップで決定された優先順位に従い、前記部分フロアプラン領域内で、前記回路接続情報を基に前記回路ブロック間の仮想的な配線を行う第6のステップと、前記第6のステップで生成されたレイアウトの評価結果が所定の評価基準を満足するか否かを判定し、前記評価結果が所定の評価基準を満足する場合、前記第6のステップで得られたレイアウトを最終的な部分フロアプランとする第7のステップと、前記第7のステップにおいて、前記所定の評価基準を満足しないと判定された場合、前記部分フロアプラン領域内の前記ソフトマクロブロックの端子位置を変更した部分フロアプランを作成した後、前記第6のステップへ戻る第8のステップと、前記第7のステップの処理結果を受けて、前記チップ内部領域内の全ての前記部分フロアプラン領域に対して、前記最終的な部分フロアプランが作成されたか否かを判定し、全ての前記部分フロアプラン領域に対して前記最終的な部分フロアプランが作成されていない場合は、前記第4のステップへ戻る第9のステップと、を備え、前記最終的な部分フロアプランから前記チップ内部領域全体の最終的なフロアプランを作成する半導体集積回路のフロアプラン作成方法。 (中略) 【請求項10】 半導体集積回路の回路接続情報と前記半導体集積回路のレイアウトに関するレイアウト情報を基に、前記半導体集積回路を構成する回路ブロックを初期的に配置して構成した初期フロアプランを作成する第1のステップと、前記回路接続情報からバス配線を検索する第2のステップと、前記第2のステップで、前記バス配線が検索された場合、前記バス配線の幅であるバス配線幅を算出する第3のステップと、前記初期フロアプランを基に、前記バス配線が通過するバス配線ルートを探索する第4のステップと、前記第4のステップで探索された前記バス配線ルートと前記バス配線幅とから、前記バス配線が配置される配線領域であるバス配線領域を生成する第5のステップと、前記第5のステップで生成された前記バス配線領域により必要となった前記回路ブロックの再配置を行う第6のステップと、を備え、前記初期フロアプランに修正を行うことにより、前記半導体集積回路に対する最終的なフロアプランを作成する半導体集積回路のフロアプラン作成方法。(後略)」 (イ)「【0001】【発明の属する技術分野】本発明は半導体集積回路のレイアウト設計方法に関し、特に半導体集積回路のフロアプラン作成方法に関する。 【0002】【従来の技術】近年、半導体集積回路の回路規模が急速に増大してきており、半導体集積回路のフロアプランが一層重要となってきている。すなわち、半導体集積回路のレイアウト設計を進めるに当たって、フロアプランと呼ばれる概略のレイアウト設計の適否が、その後のレイアウト設計の効率に重要な影響を与える。従って、レイアウト設計全体の設計効率を改善するには、詳細レイアウト設計で何回も修正を繰り返さなくても済むような、精度が高いフロアプランを作成することが必要である。 【0003】最初に半導体集積回路の一般的なレイアウト設計フローについて、図10を参照して説明する。 【0004】システム設計S1で設計されたシステムを、ステップS2で論理設計する。最近の半導体集積回路の大規模化に伴って、システムすなわちチップは階層的に設計されることが一般的である。 【0005】図11に示すように、チップ100は、CPU210、メモリブロック220、PLL230などからなるレイアウト的に固定されたハードマクロブロック200と、設計者が自由にレイアウト設計することが出来レイアウト的に変形可能なソフトマクロブロック300と、入出力バッファを含むI/Oブロック400から構成される。 【0006】ソフトマクロブロック300は、設計者が特別の用途に設計したユーザ論理回路310,320・・・などから構成され、これらの回路はさらに、NANDゲート、NORゲート、フリップフロップ回路、加算器などの基本論理回路311から構成される。 【0007】図10のステップS2において、設計者は基本論理回路311を用いてユーザ論理回路310?を論理設計し、このユーザ論理回路310?とハードマクロブロック200とを用いて、チップ全体の論理設計を行う。 【0008】次にステップS3において、ハードマクロブロック200、ソフトマクロブロック300などのチップ上での配置領域を決定した後、ステップS4で基本論理回路311とハードマクロブロック210?の自動配置が行われ、ステップS5で、ユーザ論理回路310?内及びユーザ論理回路310?間あるいはユーザ論理回路310?とハードマクロブロック210?間の自動配線が行われる。 【0009】次に、ステップS6において、レイアウト設計に関する様々な検証が行われて問題が無いことが確認された後、最後にマスクを作成するためのアートワークデータが作成される。」 (ウ)「【0025】最初に、ステップS11で上述した回路接続情報10とレイアウト情報11を基に、回路ブロックを初期的に配置して構成した本発明の半導体集積回路のフロアプランの出発点となる初期フロアプランを作成する。この初期フロアプランは、チップ内部領域に配置される回路ブロックの概略的な相対位置を決める目的で行われ、設計者がマニュアルで回路ブロックを配置しても良いし、自動で配置しても良い。あるいは、一部の回路ブロックはマニュアルで配置し、一部の回路ブロックは自動で配置するというようにマニュアル配置と自動配置を使い分けすることも可能である。 【0026】いずれの場合も、回路ブロック間に配線される配線面積の大きいバス配線や、ソフトマクロブロックの端子位置などは考慮しないで回路ブロックを配置するので、短い設計期間で初期フロアプランを作成することが出来る。 【0027】次にステップS12で、回路接続情報10に含まれるバス配線を検索し、バス配線が回路接続情報10に存在しない場合は、ステップS17で部分フロアプランの処理を実行し、バス配線が存在する場合は、ステップS13で検索したバス配線の配線幅(バス配線幅)を算出する。 【0028】このバス配線幅Wbｕｓは、バス配線の本数をNとし、配線ピッチをdとすると、Wbｕｓ=N・dで計算する。従って、バス配線の本数によって、バス配線幅Wbｕｓすなわちバス配線の配線領域(バス配線領域)は変化する。 【0029】次にステップS14で、回路接続情報10と初期フロアプランを基に検索したバス配線の配線ルートを探索する。ここで、ステップS13の工程とステップS14の工程とは、順序を入れ換えて処理しても同様な処理結果が得られる。 【0030】続いてステップ15において、ステップS14で探索したバス配線ルートに沿って、ステップS13で算出したバス配線幅を有するバス配線領域を生成し、ステップS16でバス配線領域の生成によって必要となった回路ブロックの配置を変更する。 【0031】このようにして、ステップS12からステップS16までの処理フローを、全てのバス配線について繰り返して実行する。」 (エ)「【0038】図4は、部分フロアプランの作成手順を示すフローチャートであり、ステップS161でチップ内部領域を回路ブロックから構成される複数の部分フロアプラン領域に分割する。部分フロアプランには、一般的には複数の回路ブロックが含まれるが、CPUなどのように面積の大きな回路ブロックは、単体で一つの部分フロアプラン領域を形成する場合もあり得る。 【0039】図5は、ステップS161の処理後のフロアプランを示し、チップ内部領域50は、4つの部分フロアプラン領域A1?A5に分割される。また、部分フロアプラン領域A1?A4は、それぞれ回路ブロックB11?B14,B15?B20,B21?B23,B24?B27とをそれぞれ含んでいる。 【0040】チップ内部領域50を部分フロアプラン領域A11?A14に分割するには、設計者が、初期フロアプラン又はバス配線を考慮して初期フロアプランを更新したフロアプランを基に分割する方法と、自動で分割する方法とがある。また、分割する方法としては、各部分フロアプラン領域に含まれる回路ブロックの面積の合計値がほぼ一定となるように、すなわち、着目している部分フロアプラン領域に隣接する回路ブロックを、先に着目した部分フロアプラン領域にグループ化する。このような手順を繰り返して、部分フロアプラン領域の面積が、所定の面積の範囲に入るように、チップ内部領域50を複数の部分フロア領域に分割する。 【0041】また、部分フロアプランの別の分割方法としては、部分フロアプラン領域に含まれる回路ブロックの動作周波数が、部分フロアプラン領域にそれぞれ対応して定められた所定の周波数範囲に入るように、分割する方法がある。 【0042】すなわち、高速で動作する回路ブロックと、中速で動作する回路ブロック及び低速で動作する回路ブロックとが存在する場合、高速で動作する回路ブロックを一つ又は複数の部分フロアプラン領域に配置し、同様に中速又は低速で動作する回路ブロックをそれぞれ一つ又は複数の部分フロアプラン領域に配置する。このように、動作周波数が近い回路ブロックをグループ化した上で、部分フロアプラン領域を生成すると、例えば高速動作をしている回路ブロック同士の配線長が長くなって、配線容量により動作速度が低下するというような問題が解消する。 【0043】次にステップS162で、部分フロアプラン領域A1?A4に対する部分フロアプランを作成する際の優先順位を決定し、部分フロアプラン領域A1?A4の中から部分フロアプランを作成すべき部分フロアプラン領域を選択する。図5の場合、部分フロアプラン領域A1→A2→A3→A4の順に部分フロアプランを作成する。また優先順位としては、A3→A1→A2→A4の順でも良い。部分フロアプラン領域が隣接して配列した配列順に従って、部分フロアプラン領域にそれぞれ対応する優先順位が連続的に増加(又は減少)するように決定する。 【0044】ここで、部分フロアプランとは、部分フロアプラン領域内で作成されたフロアプランを意味している。 【0045】一般的には、チップ内部領域を定める境界の2辺に接する部分フロアプラン領域、チップ内部領域のコーナー部に位置する部分フロアプラン領域(図5の場合は、部分フロアプラン領域A1?A4のいずれもこの条件を満たす)の一つを最初に選択して部分フロアプランを作成し、次に隣接する部分フロアプラン領域に対して部分フロアプランを順次作成していく。【0046】次に、ステップS163で選択した部分フロアプラン領域の中にソフトマクロブロックが存在するか否かを判定し、存在しなければステップS165において、ステップS12の処理結果である部分フロアプランを基に、この部分フロアプラン領域内で回路接続情報を基に回路ブロック間の仮想的な配線である仮配線を行う。この仮配線は、ステップS166における部分フロアプランの配線性に関する評価を行うために必要であり、評価の後は仮配線データを削除し、図1のステップS19で最終的なマスク作成に必要な配線データを作成する。 【0047】図6(a)は、図5の部分フロアプラン領域A1に対して、回路ブロックB11?B14間の仮配線を行った部分フロアプランを表し、部分フロアプラン領域A1に含まれる回路ブロックB11?B14は全てハードマクロブロックである。ここで、61?66は、回路ブロックB11?B14間の仮配線である。 【0048】次に、ステップS166において、ステップS165で作成された部分フロアプランの仮配線結果、ブロック占有面積比率などの評価を行う。すなわち、仮配線が配置される配線領域幅が、その配線領域に配置される仮配線の配線本数から定まる配線領域幅に対して過不足ないか否か、また冗長配線が無いかどうかを評価する。不足している場合は、フロアプランの後に実行する詳細レイアウト工程における配線工程で未配線が発生して、フロアプランを再度やり直さなければならない恐れがあり、一方、仮配線が配置される配線領域幅が、その配線領域に配置される仮配線の配線本数から定まる配線領域幅に対して大きすぎる場合は、半導体集積回路の集積度が低下するという問題が発生する。 【0049】また、ブロック占有面積比率αを、 α=ΣSBj(i)/Ai ・・・(1) で表す。ここで、Aiはi番目の部分フロアプラン領域の面積であり、SBj(i)は、i番目の部分フロアプラン領域に含まれる各回路ブロックの面積を表し、加算はi番目の部分フロアプラン領域に含まれる全ての回路ブロックに対して行う。このブロック占有面積比率αが、評価基準値Kよりも小さい場合は評価結果は満足であり、ブロック占有面積比率αが評価基準値Kよりも大きい場合は、評価結果は不満足とする。 【0050】図6(a)の場合、仮配線結果は満足するが、ブロック占有面積比率αが評価基準値Kよりも大きい。 【0051】次に、ステップS167は後に説明するようにソフトマクロブロックに関する処理なのでこの処理を飛ばして、ステップS168で回路ブロックB11?B14の再配置を行う。図6(b)に、再配置を行った後の部分フロアプランを示す。 【0052】次にステップS165で、再度回路ブロックB11?B14の仮配線を行って、ステップS166で部分フロアプランの評価を行う。この評価結果が満足であれば、対象とした部分フロアプラン領域B11の部分フロアプランを完了し最終的な部分フロアプランとする。そして、ステップS163に戻って次の部分フロアプランを実行する。 【0053】このようにして、チップ内部領域を分割して作成された全ての部分フロアプラン領域に対して、ステップS163からステップS168までを、ステップS162で決定された優先順位に従って順に処理し、全ての部分フロアプラン領域に対して処理が終了すると、これらの最終的な部分フロアプランからチップ内部領域全体の最終的なフロアプランが作成される。」 (オ)「【0067】次に図4のステップS165に戻って、ステップS12の処理結果である部分フロアプランを基に、回路接続情報を基に回路ブロック間の仮想的な配線である仮配線を行う。 【0068】図7(a)は、図5の部分フロアプラン領域A2に対して、ステップS165の回路ブロック間の仮配線処理を実行したレイアウト図であり、回路ブロックB15,B17が共にソフトマクロブロック、他の回路ブロックB16,B18?B20はハードマクロブロックであるとしている。また、説明を簡略化するために、回路ブロックB16,B18?B20の配線は省略して図示している。さらに、回路ブロックB15,B17の初期端子配置は、ステップS164で説明した第1の方法を用いたとして図示している。 【0069】次に、ステップS166において、部分フロアプランの仮配線結果、ブロック占有面積比率などの評価を行う。図7(a)の仮配線結果は、ソフトマクロブロックB15とハードマクロブロックB18との間の配線領域幅が不足であり、かつ冗長配線が存在する。すなわち、ソフトマクロブロックB15とソフトマクロブロックブロック17間の配線は、初期端子の設定が適切でないために迂回配線が発生している。このため、ステップS166で部分フロアプランの評価は満足しない。 【0070】従って、ステップS167でソフトマクロブロックB15,B17の端子位置を変更し、引き続きステップS168で、部分フロアプラン領域内の回路ブロックの配置を変更し、ステップS165で回路ブロック間の仮配線を行う。 【0071】図7(b)に、このときの仮配線が終了したときの模式的レイアウト図を図示する。図7(b)に示すように、ソフトマクロブロックB15,B17の端子位置を変更することにより、大幅に配線性を改善することが出来る。 【0072】以上説明したように、部分フロアプラン領域内にソフトマクロブロックが存在する場合も、ステップS163からステップS168までの処理を全ての部分フロアプラン領域に対する部分フロアプランを作成するまで繰り返し実行し、チップ内部領域全体のフロアプランを生成する。 【0073】なお、上記の説明において、評価基準値Kは部分フロアプラン領域に依らず一定値としたが、ハードマクロブロックのみで構成される場合と、一部ソフトマクロブロックを含む場合とで、値が異なるように設定しても良い。 【0074】【発明の効果】以上説明したように、本発明による半導体集積回路のフロアプラン作成方法は、回路規模が大きくなっても、チップ内部領域を部分フロアプラン領域に分割して、各部分フロアプラン領域内で部分フロアプランを実行し、この部分フロアプランからチップ内部領域全体のフロアプランを作成するので、フロアプランの見通しが立ちやすく、チップ内部領域全体に対するフロアプランを作成する計算量が減少し、フロアプラン設計期間を短縮することが出来ると共に、フロアプランの設計品質を向上することが出来る。すなわち、詳細レイアウトで未配線が生じたり、回路ブロック密度が小さくチップ面積が大きくなりすぎるため、再度フロアプランをやり直さなければならなくなるという問題を改善することが出来る。 【0075】また、回路ブロック間の配線領域が自動配線工程で配線を行う際に過不足無く好適な面積となるように、ソフトマクロブロックの端子位置を初期設定から変更することで、回路ブロック間の冗長配線や迂回配線を低減することが出来る。すなわち、詳細レイアウトで問題となる冗長配線や迂回配線による配線性の劣化の問題を考慮して、フロアプランを生成するので、チップの全体レイアウトを効率よく設計することが出来る。言い換えると、詳細レイアウトの不具合によるフロアプランの再修正が少ないという特徴がある。 【0076】さらに、バス配線を考慮したフロアプランを作成可能なので、バス配線のような大きな配線領域を必要とする配線が回路ブロック間に配置される場合においても、詳細レイアウトにおいて回路ブロックを大幅に配置変更することなく、精度の高いフロアプランを作成することが出来る。」 前記(ア)ないし(オ)の記載によれば、刊行物1には、次の(カ)なる発明(以下、「刊行物1に記載された発明」という。)が記載されている。 [刊行物1に記載された発明] (カ)チップ上の一部の領域を対象としたフロアプランである部分フロアプランを順次作成しチップ全体のフロアプランを作成することにより、後工程での回路ブロックの詳細配置及び回路ブロック間の詳細配線の不具合で、再度フロアプランをやり直すことの無い効率的かつ精度が高い半導体集積回路のフロアプランの作成方法であって、 該半導体集積回路のフロアプラン作成方法は、 半導体集積回路の回路接続情報と半導体集積回路のレイアウトに関するレイアウト情報を基に、半導体集積回路を構成する回路ブロックを初期的に配置して構成した初期フロアプランを作成する第1のステップと、 初期フロアプランにおいて、複数の回路ブロックのうち入出力回路を除く回路ブロックが配置されるチップ内部領域を、回路ブロックから構成される複数の部分フロアプラン領域に分割する第2のステップと、 部分フロアプラン領域内のフロアプランである部分フロアプランを作成する際の優先順位を決定する第3のステップと、 第3のステップで決定された優先順位に従って、部分フロアプラン領域内で、回路接続情報を基に回路ブロック間の仮想的な配線を行ってレイアウトを生成する第4のステップと、 第4のステップで生成されたレイアウトについて、部分フロアプラン領域に含まれる回路ブロック面積の総和を部分フロアプラン領域の面積で除した値であるブロック占有面積比率を評価基準とし、このブロック占有面積比率が所定値よりも小さい場合、所定の評価基準を満足するものと判定して第4のステップで得られたレイアウトを最終的な部分フロアプランとする第5のステップと、 第5のステップにおいて、所定の評価基準を満足しないと判定された場合、部分フロアプラン領域内の回路ブロックを再配置した部分フロアプランを作成した後、第4のステップへ戻る第6のステップと、 第5のステップの処理結果を受けて、チップ内部領域内の全ての部分フロアプラン領域に対して、最終的な部分フロアプランが作成されたか否かを判定し、全ての部分フロアプラン領域に対して最終的な部分フロアプランが作成されていない場合は、第4のステップへ戻る第7のステップと、を備え、最終的な部分フロアプランからチップ内部領域全体の最終的なフロアプランを作成する半導体集積回路のフロアプラン作成方法。 5.対比 本願発明と刊行物1に記載された発明を対比する。 本願発明において「ブロックを配置または仮想配置」することは、刊行物1に記載の発明において「フロアプランおよび部分フロアプランの作成にあたり、回路ブロックをレイアウト」することに相当する。 本願発明における「面積比」は刊行物1に記載の発明における「ブロック占有面積比率」に相当する。 そして、刊行物1に記載された発明における「初期フロアプラン」「部分フロアプラン」の関係は、本願発明における「所定の階層」「下位階層」の階層関係に相当する。 また、刊行物1に記載された発明における第6のステップは、第5のステップにおいて所定の評価基準を満足しないと判定された場合、部分フロアプラン領域内の回路ブロックを再配置した部分フロアプランを作成した後、第4のステップへ戻るステップであるから、刊行物1に記載された発明は、レイアウトが確定される前に回路レイアウトの仮想的な配置状態が存在していることになる。 したがって、本願発明と刊行物1に記載された発明とは、次の(キ)の点において一致し、(ク)?(コ)の点において相違する。 [一致点] (キ)入力手段により設計者から複数の階層毎にブロックを設定し、配置することにより集積回路の設計を行う集積回路設計であって、 前記複数階層毎に設定されたブロックを所定階層に配置し、 前記所定階層とは異なる階層のブロックを前記所定階層上に設定されるブロックに仮想配置し、 前記所定階層及び前記所定階層に対して下位となり、仮想配置される下位階層のブロックの配置状態を評価し、 前記ブロック評価は、前記下位階層のブロックの面積が前記所定階層に配置されるブロックの面積に占める割合である面積比を評価するものである集積回路設計。 [相違点] (ク)本願発明は「装置」の発明であるのに対し、刊行物1に記載の発明は「方法」の発明であり、「方法」の発明であるが故に、「ブロック配置処理部」「領域割付処理部」「ブロック評価処理部」「面積比計算部」「ディレイ計算処理部」等の装置としての部分を有していない点。 (ケ)本願発明の面積比計算部が、下位階層のブロックの面積が所定階層に配置されるブロックの面積に占める割合を、配線あるいはセル配置禁止領域を反映して算出しているのに対して、刊行物1に記載された発明のブロック占有面積比率計算においては、配線あるいはセル配置禁止領域を反映して算出していることが明らかでない点。 (コ)本願発明は、下位階層のブロック間の経路のディレイを算出するディレイ計算処理部を有しているのに対し、刊行物1に記載された発明は、ブロック間の経路のディレイを算出するディレイ計算処理について言及されていない点。 6.相違点についての判断 (1)相違点1(ク)について 「方法」の発明に基づいて「装置」の発明をすることに格別の困難性はない。 そして、方法を装置の発明としたときに、方法としての種々の機能を実行するものを装置の部分として対応させることは極めて普通のことである。 そして、各部分について、その機能に応じて「ブロック配置処理部」「領域割付処理部」「ブロック評価処理部」「面積比計算部」「ディレイ計算処理部」等とすることは単なる呼称の問題でしかない。 したがって、相違点(ク)は当業者が容易に想到することである。 (2)相違点(ケ)について 上位階層の面積に占める下位階層の面積の割合を算出する場合に、セルの配置が禁止されている領域を予め除外して算出することは、当然のことである。 すなわち、セルの配置が禁止されている領域は配置ができないのであるから、これを面積計算に入れて面積占有率を求めて配置可能を判断することはそもそも発明の趣旨に反することである。 なお、原審が拒絶査定時に周知例として引用した特開平8-69484号公報(段落【0039】?【0040】)にもセル配置禁止領域に該当するセルを除外する旨が記載されている。 (3)相違点(コ)について ブロック間の経路の信号遅延時間を算出し該遅延時間が所定値の範囲内に収まるか否かを判断しブロックの配置設計を評価することは、日常的に行われている当業者の周知技術である。 なお、原審が拒絶の理由に引用した刊行物2(特開2000-269344号公報)にも、同刊行物2に記載された発明が階層間遅延時間計算手段を有し、この階層間遅延時間計算手段は、階層間遅延時間を計算しこの計算した遅延時間が目標遅延時間を満たしているか否かを判断することが記載されている(段落【0031】?【0039】)。 したがって、相違点(コ)は、当業者が適宜なし得る設計的事項にすぎない。 (4)総合して そして、これら相違点を総合的に考慮しても当業者が推考し難い格別のものであるとすることはできず、また本願発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるともいえない。 したがって、本願発明は、刊行物1に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができないものである。 7.むすび 以上のとおり、本願発明は、特許法29条2項の規定により特許を受けることができないので、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。 よって、結論のとおり審決する。 8.付記 審判請求人は平成21年3月19日提出の回答書において、本願発明の特許請求の範囲の記載を補正する準備があるとして、補正案を示している。 しかしながら、該補正案は、発明の趣旨を「前記下位階層のブロックの面積が前記所定階層に配置されるブロックの面積に占める割合を、階層毎に切換可能に表示する」とするものであり、これは表示に関する新たな技術思想を発明の趣旨とするものであるから、現在の特許請求の範囲に記載された発明を限定的に減縮するものではなく、そのような補正は特許法第17条の2各項に規定する補正の要件を満たすものではない。 したがって、仮に補正の機会を与えたとしても、そのような補正は却下され、結果として本願発明は平成20年2月7日付けの手続補正書により補正された特許請求の範囲に記載されたものとなる。 示された補正案による補正は上記審決における判断に影響を及ぼすものではないから、補正の機会を与える必要性を認めない。 |
| 審理終結日 | 2009-07-22 |
| 結審通知日 | 2009-07-28 |
| 審決日 | 2009-08-11 |
| 出願番号 | 特願2001-266401(P2001-266401) |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 加舎 理紅子、松浦 功 |
| 特許庁審判長 |
板橋 通孝 |
| 特許庁審判官 |
廣川 浩 大野 雅宏 |
| 発明の名称 | 集積回路設計装置及び集積回路設計方法並びにプログラム |
| 代理人 | 伊東 忠彦 |