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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1205745 |
| 審判番号 | 不服2006-19624 |
| 総通号数 | 120 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2009-12-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2006-09-05 |
| 確定日 | 2009-10-19 |
| 事件の表示 | 特願2001-545358「短チャネルデバイスを製造する方法、短チャネル長MOSFETデバイスを製造する方法、短チャネル長MOSFETデバイス、短チャネルデバイス、MOSFETデバイスおよびCMOS回路」拒絶査定不服審判事件〔平成13年 6月21日国際公開、WO01/45157、平成15年 5月20日国内公表、特表2003-517210〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成12年12月15日(パリ条約による優先権主張外国庁受理1999年12月16日、米国)を国際出願日とする出願であって、平成18年6月5日付けで拒絶査定がなされ、これに対して同年9月5日に拒絶査定に対する審判請求がなされ、同年10月5日付けで手続補正がなされ、その後、当審において平成20年11月11日付けで審尋がなされたものである。 第2.本願発明 本願の請求項に係る発明は、平成18年10月5日付けの手続補正により発明の名称が補正された明細書および図面の記載からみて、その特許請求の範囲の請求項1ないし111に記載される事項により特定されるものであると認められるところ,その内の請求項106に係る発明(以下、「本願発明」という。)は、以下のとおりのものである。 「【請求項106】 半導体基板上のゲート電極と、 該半導体基板上のソース電極およびドレイン電極であって、該ソース電極および該ドレイン電極のうちの少なくとも一方は、金属である、ソース電極およびドレイン電極と、 該半導体基板と該金属ソース電極および/または該金属ドレイン電極のうちの一方との間の界面層と を備えた、MOSFETデバイス。」 第3.刊行物に記載された発明 刊行物1:特表昭62-500061号公報 原査定の拒絶の理由に引用され、本願の優先権主張日の前に日本国内で頒布された特表昭62-500061号公報(以下、「刊行物1」という。)には、図1ないし図9とともに、以下の事項が記載されている。 「1. 半導体本体10の上に形成されたショットキー層ソース電極(16);ゲート絶縁層(12)によって該半導体本体から分離されたゲート電極層(13);および該ゲート電極の側壁を覆う側壁絶縁層(14)を持つMOSトランジスタ構造において、 該トランジスタのソース電極(16)が該側壁絶縁層の下をえぐり該ゲート電極層のエッジと所定の関係に終端する該半導体本体内の空洞内に延び、これを満たすことを特徴とするトランジスタ。 2. 請求の範囲第1項に記載のトランジスタにおいて、該半導体本体がシリコンであり、該ゲート絶縁層が二酸化シリコンであり、該ゲート電極層が多結晶シリコンであり、そして該ソース電極層が金属ケイ化物であることを特徴とするトランジスタ。」(特許請求の範囲) 「発明の分野 本発明は半導体デバイス、より詳細にはショットキー層電極領域を持つMOS(金属酸化物半導体)電界効果形トランジスタに関する。 発明の背景 あるタイプの金属および金属に類似する材質から構成される層(“ショットキー層”)はこれらと半導体本体との界面のところにショットキーバリアを形成する特性を持ち、これらショットキー層は幾つかの重要な特性、例えば、漏れ電流が低い等を持つｐ-チャネルMOSトランジスタ内のソースおよび/あるいはドレン電極として使用できることが知られている。しかし、このショットキー層トランジスタではこのソースおよび/あるいはドレン領域とゲート電極のエッジとを整合させることが問題となる。本発明の目的はこの問題を解決することにある。 発明の要約 本発明の1つの実施態様においては、シリコン半導体本体の主表面上にショットキーソースおよび/あるいはドレン電極層、並びに絶縁材質層にて覆われたゲート電極を持つMOSFETデバイス構造が提供される。このソースおよび/あるいはドレン電極層はそれぞれこの本体内のくぼみの中に延びる。このくぼみは絶縁されたゲート電極構造の下に延び、これによってソースおよび/あるいはドレン領域とゲート電極のエッジとの間の整合が達成される。ショットキー電極がショットキーバリアを作るか、あるいは抵抗接触を作るかは後に説明されるごとくコンタクトされる半導体材質の導電率に依存する。 図面の簡単な説明 第1図から第10図は、本発明の特定の実施態様に従う一例としてのｐ-チャネルMOSFET構造の部分を製造するためのさまざまな段階でのこの構造の断面図を示し;・・・ 第5図から第8図は、第1図から第4図並びに第9図および第10図に示される構造の左側部分を拡大図にて示す。 詳細な説明 第1図に示される加工物は周知のプロセスにて製造され、nタイプのエピタキシャル表面層10、“電界酸化物”として知られる厚い酸化物層11、終局的にはゲート誘電層を形成する薄い酸化物層12、およびポリシリコンのゲート電極層13を含む。 次に(第2図)ポリシリコン層12の露出された上面および側面について、この層に薄いシリコン酸化物カバー層14を生成するために従来の酸化ステップが実行される。・・・ 次に薄い酸化物層121の露出された部分と薄い酸化物層14の(側壁部分でなく)上の部分が周知のCHF_(3)(フレオン23)によって生成されるプラズマ内のフッ化物イオン(F^(+))による化学的反応性バック スパッタリング(反応性イオンエッチング)などの異方性エッチングステップによって完全に除去される。・・・ 次に第4図に示されるごとく、n-タイプ表面層10のこのとき露出されている上面層の等方性エッチングステップが遂行され、・・・。次に第5図に示されるごとく、正に電荷されたアルゴンイオンがプラチナ陰極ターゲット31に向けられ、製造される構造の上面にプラチナ層32,33および34の異方性被着が行なわれる。・・・この構造物は被着されたプラチナがプラチナケイ化物とならないようにこの異方性プラチナ被着の際に、好ましくは約200℃あるいはこれ以下に保持される。 次にスパッタリング プロセスが反復されるが、これはプラチナ層32,33および34が除去され、酸化物層11および14の下側の空洞内に被着物35および36(第6図)として再分配するために行なわれる。・・・ 次に第7図に示されるごとく、AC電圧E2が典型的には約500ボルト ピークピークに減少され、これによってプラチナ層41,42および43が製造中の構造の上面に異方的に被着される。ここでも、この構造の温度はプラチナケイ化物を生成されないように約200℃以下に保持される。 次にプラチナを焼結してプラチナケイ化物を生成するため、この構造物が適当な雰囲気内、例えば、15パーセントの酸素が混合されたアルゴンガス内で、典型的には約625℃の温度にて熱処理される。層42および43内のプラチナは、これらがシリコンを覆うためプラチナケイ化物層15および16(第8図)となる。しかし、層42の最も左側の部分はシリコンを覆わないため基本的にプラチナのままにとどまる。次に、プラチナケイ化物でなくプラチナが、例えば、王水による湿式エッチングにて典型的には約80℃にて除去され、これによってプラチナケイ化物層15および16が残る。 ケイ化物生成プロセスの際に、層43(16)は周囲のシリコン内に拡張される。寸法および処理パラメータを適当に選択することによって、この拡張の結果として、層16(ソース領域)の右エッジをゲート電極13の左エッジとほぼ整合することができる。必要であれば、このデバイスのドレン領域17(第9図)についても同様な結果を得ることができる。このような整合が達成できることは、本発明の重要な特徴である。 プラチナケイ化物層15,16および17の生成の後、製造中の構造物の上面の選択された領域が、下側のプラチナケイ化物層15 を露出するための開口部を持つ周知の絶縁層22(第9図)によって被覆される。次に、第10図に示されるように、それぞれゲート電極並びにソース領域およびドレン領域へのコンタクト18,19および20が提供される。」(第2頁右上欄第3行ないし第3頁右下欄第21行) ここで、「ショットキーソースおよび/あるいはドレン電極層」が、「ショットキーソース電極層またはショットキードレン電極層、ショットキーソース電極層およびショットキードレン電極層」を意味することは明らかである。 よって、刊行物1には、以下の発明(以下、「刊行物発明」という。)が記載されている。 「半導体本体上に形成されたゲート電極13と、 前記半導体本体の主表面上に形成されたショットキーソース電極層またはショットキードレン電極層、前記ショットキーソース電極層およびショットキードレン電極層を備え、前記ショットキーソース電極層および前記ショットキードレン電極層はいずれもプラチナケイ化物であることを特徴とするMOSFETトランジスタ。」 第4.本願発明と刊行物発明の対比 本願発明と刊行物発明とを対比する。 1.刊行物発明の「半導体本体」は、本願発明の「半導体基板」に相当するから、刊行物発明の「半導体本体上に形成されたゲート電極13」は、本願発明の「半導体基板上のゲート電極」に相当する。 2.刊行物発明の「プラチナケイ化物」が「金属」であることは明らかであるから、刊行物発明の「前記半導体本体の主表面上に形成された」「ソース電極層または」「ドレン電極層、前記」「ソース電極層および」「ドレン電極層を備え、前記」「ソース電極層および前記」「ドレン電極層はいずれもプラチナケイ化物であること」は、本願発明の「該半導体基板上のソース電極およびドレイン電極であって、該ソース電極および該ドレイン電極のうちの少なくとも一方は、金属である、ソース電極およびドレイン電極」に相当する。 3.刊行物発明の「MOSFETトランジスタ」は、本願発明の「MOSFETデバイス」に相当する。 したがって、本願発明と刊行物発明とは、 「半導体基板上のゲート電極と、 該半導体基板上のソース電極およびドレイン電極であって、該ソース電極および該ドレイン電極のうちの少なくとも一方は、金属である、ソース電極およびドレイン電極と を備えた、MOSFETデバイス。」 である点で一致し、以下の点で相違する。 相違点1 本願発明は、「該半導体基板と該金属ソース電極および/または該金属ドレイン電極のうちの一方との間の界面層」との構成を備えるのに対し、 刊行物発明は、「前記半導体本体の主表面上に形成されたショットキーソース電極層またはショットキードレン電極層、前記ショットキーソース電極層およびショットキードレン電極層を備」えているが、上記構成を備えていることが特定されていない点。 第5.当審の判断 1.本願の明細書の発明の詳細な説明には、「界面層」について以下のアの記載があり、また、平成18年4月24日に補正された特許請求の範囲には、以下のイの記載がある。 ア 「【0042】 (限定しないショットキー) 本明細書中の議論の全体に渡って、IC製造に関する「ショットキー」バリアなどの接触について参照することを提供する実施例がある。本発明は、本発明の教示に影響を与える際に使用され得るどんな種類のショットキーの界面に関しても、いかなる制限を認めない。従って、本発明は、任意の形態の導電性金属で作り出されるこれらの種類の接合点を特に予測する。 【0043】 付け加えると、従来のショットキーの接合点は急峻であるが、本発明は、いくつかの状況において、界面層がシリコン基板と実際のショットキーバリア金属との間に利用され得ることを特に予測する。従って、本発明は、本発明のインプリメントに役立つ「ショットキーのような」接合点およびショットキーの接合点と等価なものを特に予測する。さらに、界面層は、導体、半導体、および/または、絶縁体のような特性を有する金属を含み得る。」 イ 「【請求項107】 前記界面層は、少なくとも前記ゲート電極に近接する領域内にある、請求項106に記載のデバイス。 【請求項108】 前記半導体基板と前記金属ソース電極および前記金属ドレイン電極のうちの少なくとも一方との間のショットキー接合点全体またはショットキーのような接合点全体は、前記界面層を組み込んでいる、請求項106に記載のデバイス。 【請求項109】 少なくとも前記ゲート電極に近接する領域において、前記半導体基板と前記金属ソース電極および前記金属ドレイン電極のうちの少なくとも一方との間のショットキー接合点またはショットキーのような接合点は、前記界面層を組み込んでいる、請求項106に記載のデイバス。 【請求項110】 前記界面層を有する前記金属ソース電極および/または前記金属ドレイン電極のうちの少なくとも一方は、前記半導体基板に対してショットキー接合点またはショットキーのような接合点を形成する、請求項106に記載のデバイス。 【請求項111】 前記界面層は、絶縁体を含む、請求項106に記載のデバイス。 」 2.上記1.イの本願の請求項107ないし111の記載から、「界面層」について以下のことが言える。 ウ 「前記界面層は、少なくとも前記ゲート電極に近接する領域内にある」こと。 エ 「前記半導体基板と前記金属ソース電極および前記金属ドレイン電極のうちの少なくとも一方との間のショットキー接合点全体またはショットキーのような接合点全体は、前記界面層を組み込んでいる」こと。 オ 「少なくとも前記ゲート電極に近接する領域において、前記半導体基板と前記金属ソース電極および前記金属ドレイン電極のうちの少なくとも一方との間のショットキー接合点またはショットキーのような接合点は、前記界面層を組み込んでいる」こと。 カ 「前記界面層を有する前記金属ソース電極および/または前記金属ドレイン電極のうちの少なくとも一方は、前記半導体基板に対してショットキー接合点またはショットキーのような接合点を形成する」こと。 キ 「前記界面層は、絶縁体を含む」こと。 3.上記1.アの【0043】段落の「従来のショットキーの接合点は急峻であるが、本発明は、いくつかの状況において、界面層がシリコン基板と実際のショットキーバリア金属との間に利用され得ることを特に予測する。」との記載から、本願発明の「界面層」がシリコン基板とショットキーバリア金属との接点(ショットキーの接合点)における層を意味していると解され、また、上記2.ウないしキの記載より、本願発明に関して、「前記半導体基板と前記金属ソース電極および前記金属ドレイン電極のうちの少なくとも一方との間のショットキー接合点またはショットキーのような接合点は、前記界面層を組み込んでいる」(上記オ)とともに、「前記界面層を有する前記金属ソース電極および/または前記金属ドレイン電極のうちの少なくとも一方は、前記半導体基板に対してショットキー接合点またはショットキーのような接合点を形成する」(上記カ)ことが明らかであるから、本願発明が「該半導体基板と該金属ソース電極および/または該金属ドレイン電極のうちの一方との間の界面層」を備えることは、本願発明が「前記半導体基板と前記金属ソース電極および前記金属ドレイン電極のうちの少なくとも一方との間のショットキー接合点またはショットキーのような接合点」を備えることと実質的に同等であると言える。 4.一方、刊行物1には、「あるタイプの金属および金属に類似する材質から構成される層(“ショットキー層”)はこれらと半導体本体との界面のところにショットキーバリアを形成する特性を持」つこと(第2頁右上欄第8行ないし第11行)が記載され、また、刊行物発明は、「前記半導体本体の主表面上に形成されたショットキーソース電極層またはショットキードレン電極層、前記ショットキーソース電極層およびショットキードレン電極層を備」えている。 5.上記3.及び4.より、刊行物発明の「前記半導体本体の主表面上に形成されたショットキーソース電極層またはショットキードレン電極層、前記ショットキーソース電極層およびショットキードレン電極層を備」えることは、上記オの「前記半導体基板と前記金属ソース電極および前記金属ドレイン電極のうちの少なくとも一方との間のショットキー接合点またはショットキーのような接合点」を備えることと同等であり、結局、本願発明の「該半導体基板と該金属ソース電極および/または該金属ドレイン電極のうちの一方との間の界面層」を備えることとも同等であると言える。 6.したがって、相違点1については、刊行物発明と本願発明は実質的に相違しておらず、仮に実質的な相違点であるとしても、刊行物発明が、本願発明の如く「該半導体基板と該金属ソース電極および/または該金属ドレイン電極のうちの一方との間の界面層」との構成を備えるようにすることは当業者が何ら困難性なくなし得たものである。 よって、本願発明は、刊行物1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。 第6 むすび 以上のとおりであるから、本願は、他の請求項について検討するまでもなく、特許法第29条第2項の規定により拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2009-05-27 |
| 結審通知日 | 2009-05-28 |
| 審決日 | 2009-06-09 |
| 出願番号 | 特願2001-545358(P2001-545358) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 松嶋 秀忠 |
| 特許庁審判長 |
河合 章 |
| 特許庁審判官 |
廣瀬 文雄 安田 雅彦 |
| 発明の名称 | 短チャネルデバイスを製造する方法、短チャネル長MOSFETデバイスを製造する方法、短チャネル長MOSFETデバイス、短チャネルデバイス、MOSFETデバイスおよびCMOS回路 |
| 代理人 | 森下 夏樹 |
| 代理人 | 安村 高明 |
| 代理人 | 山本 秀策 |