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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G06F |
|---|---|
| 管理番号 | 1206173 |
| 審判番号 | 不服2006-14075 |
| 総通号数 | 120 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2009-12-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2006-07-03 |
| 確定日 | 2009-10-28 |
| 事件の表示 | 特願2000- 59647「メモリアクセス追跡のメモリページ管理装置および方法」拒絶査定不服審判事件〔平成12年 9月29日出願公開、特開2000-267930〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成12年3月3日(パリ条約による優先権主張1999年3月5日、台湾)の出願であって、平成17年3月10日付けで拒絶理由通知がなされ、同年6月16日付けで手続補正がなされ、同年7月29日付けで再度の拒絶理由通知がなされ、平成18年3月29日付けで拒絶査定がなされ、これに対し、同年7月3日に審判請求がなされ、平成20年12月25日付けで当審より拒絶理由通知がなされ、それに対して同年4月10日付けで手続補正がなされるとともに同日付けで意見書が提出されたものである。 2.本願発明 本願の請求項1に係る発明(以下、「本願発明」という。)は、平成21年4月10日付けで補正された特許請求の範囲の請求項1に記載された以下のとおりのものである。 「アクセスアドレスを受け取り、並びにページヒット信号およびバンクヒット信号を出力するメモリページ管理装置であって、 複数個のメモリページのアドレスデータを保存するための複数個の保存単位を含む、前記各アドレスデータがバンクアドレスデータおよびページアドレスデータを含むページレジスタ電気回路、 前記ページレジスタ電気回路に接続して、アクセスアドレスを受け取り、並びに前記アクセスアドレスと前記ページレジスタ電気回路の前記アドレスデータの比較結果により、前記ページヒット信号および前記バンクヒット信号を出力して、前記アクセスアドレスが前記ページレジスタ電気回路中に保存した前記メモリページのアドレスデータの一つのバンクアドレスデータにヒット時、前記バンクヒット信号は作用、前記アクセスアドレスが前記ページレジスタ電気回路中に保存した前記メモリページのアドレスデータの一つの前記バンクアドレスデータおよび前記ページアドレスデータにヒット時、前記バンクヒット信号および前記ページヒット信号が同時に作用する比較電気回路、 前記ページレジスタ電気回路に接続して、前記保存単位の使用状況を把握して、前記アクセスアドレスが前記メモリページのアドレスデータに未ヒット時、前記保存単位から、最近もっとも使用されていない保存単位を探し出して、並びに前記アクセスアドレスを前記最近もっとも使用されていない保存単位に保存する利用率レジスタ電気回路、そして 前記ページレジスタ電気回路に接続して、前記保存単位のデータが有効かどうか判断する確認電気回路、 を含むことを特徴とするメモリアクセス追跡のメモリページ管理装置。」 3.引用発明 これに対して、当審における、平成20年12月25日付けで通知した拒絶の理由に引用した本願の優先権主張の日前の平成10年9月14日に頒布された特開平10-247138号公報(以下、「引用文献」という)には、図面とともに以下の(イ)?(ホ)の事項が記載されている(なお、下線部は便宜的に当審において付与したもの。以下同じ。)。 (イ)「【0027】本発明の好ましい実施の形態では、66MHｚでクロック制御される256ビットのワイドメモリデータバスを介してアクセスされる同期式DRAM(SDRAM)を用いて、図2の統一システムメモリ202が構成されている。1つのSDRAMはメモリセルの行および列から成る。1つの行のメモリセルはページと称され、メモリセルは行アドレスおよび列アドレスによってアクセスされる。1つの行がアクセスされると行全体がラッチに入れられ、その行にその後のアクセスするには列アドレスしか必要としない。同じ行へのアクセスはページアクセスと称される。本発明の好ましい実施の形態では、統一システムメモリ202は2.133Gb/ｓのピークデータバンド幅を提供している。さらに本発明の好ましい実施の形態では、統一システムメモリ202は8個のスロットから構成される。各スロットは1つのSDRAMのDIMMをホールドでき、1つのSDRAM DIMMは1M×16または4M×16のSDRAMコンポーネントから構成され、DIMMのフロント側のみ、またはフロント側またはバック側に集中される。外部SDRAMバンクを構成するのに2つのDIMMが必要である。1M×16のSDRAMコンポーネントは32メガバイトの外部バンクを構成するが、4M×16のSDRAMコンポーネントは128メガバイトの外部バンクを構成する。統一システムメモリ202のサイズは、32メガバイトから1ギガバイトの範囲とすることができる。」 (ロ)「＜デコードロジック＞デコードロジックはアービタからのリクエストを受信する。先のリクエストから維持されたステートおよびそのときのリクエスト内に含まれる情報に基づき、デコードロジックはどのメモリバンクを選択するか、次のステージ内の4つのステートマシンのうちのどれがリクエストを取り扱うのか、現在のリクエストは先のリクエストと同じページにあるのかどうかを判断する。この情報は発生/ステートマシンステージへ送られる。」(第13頁左コラム第33?41行) (ハ)「【0048】各SDRAM部品は2つの内部バンク、従って2つの可能なオープンページを有する。外部バンクの最大数は8個であり、内部バンクの最大数は16個である。メモリコントローラ204は一度に4つのオープンページしかサポートすることができない。この問題についてはこの章で後に詳細に検討する。 【0049】下記にデコードロジックについて詳細に説明する。初期化中、ソフトウェアはメモリを調べ、どれだけ多くのメモリバンクが存在しているか、各バンクのサイズを判断する。ソフトウェアはこの情報に基づき、8バンク制御レジスタをプログラムする。各バンク制御レジスタ(レジスタの章を参照されたい)は、バンクのサイズを表示する1ビットと、そのバンクの上部アドレスビットを示す5ビットを有する。ソフトウェアは16メガビットの外部バンクが続く下方アドレスレンジ内に64メガビットの外部バンクを設けなければならない。これはメモリ内にギャップが生じるのを防止するためである。デコードロジックは入進するリクエストの上部アドレスビットと8バンク制御レジスタとを比較し、どの外部バンクを選択するかを決定する。比較されるビット数はバンクのサイズによって決まる。例えばバンクサイズが64メガビットである場合、デコードロジックはリクエストアドレスのビット24:22とバンク制御レジスタのビット4:2と比較する。一致していればそのバンクを選択する。各外部バンクは別個のチップセレクトを有する。入進アドレスが2つ以上のバンク制御レジスタと一致していれば、最も少ない数のバンクを選択する。入進アドレスがバンク制御レジスタのいずれとも一致しない場合、メモリアドレスのエラーが発生する。エラーが発生するとエラーレジスタ内にリクエストに関する情報が捕捉され、メモリコントローラ204のインターラプトがイネーブルされている場合にはプロセッサはインターラプトされる。エラーを生じさせたリクエストはパイプライン内の次のステージへ送られ、正常なリクエストのように処理されるが、メモリコントローラ204は外部バンクセレクトのすべてをデアサートするので、実際にはメモリ動作は行われない。レンダリングエンジン208のメッセージのビット6がセットされる時の外部バンクセレクトのデアサートが行われる。無効TLBエントリーを用いてリクエストが発生されると、レンダリングエンジン208はこのビットをセットする。 【0050】図14を参照する。メモリコントローラ204はどの物理的外部バンクコンフィギュレーションも取り扱うことができるが、外部バンク0は常に満たされており、密度が減少するような順序で外部バンクを設置する(例えばバンク0を64メガビットの外部バンクとし、バンク2を16メガビットの外部バンクとする)ことを推奨する。」 (ニ)「【0051】先のパラグラフではデコードロジックがどの外部バンクをどのように選択するかを説明した。本パラグラフはページクロシングを決定する方法およびパイプラインの次のステージでどのバンクステートマシンを使用するかを説明する。行レジスタと称される1組のレジスタ内に先のリクエストのための内部および外部バンクビットと共に行アドレスが維持される。各行レジスタはバンクステートマシンに対応する。行レジスタは4つ(したがってバンクステートマシンが4つ)あるので、デコードロジックは4つまでのオープンページのトラックを維持できる。デコードロジックは新しいリクエストの内部/外部バンクビットと、4つの行レジスタとを比較する。一致していれば、その行レジスタに対応するバンクステートマシンを選択する。新しいリクエストが行レジスタのいずれにも一致しなければ、行レジスタのうちの1つを選択し、新しいリクエスト情報によってレジスタを更新する。内部/外部バンクビットが行レジスタのうちの1つと一致し、新しいリクエストの行ビットがそのレジスタ内の行ビットと一致していれば、同じページにリクエストがあり、そうでない場合は存在しない。」 (ホ)「【0052】＜ステートマシンおよび発生ロジック＞デコードロジックは外部バンクセレクト信号、ステートマシンセレクト信号および同一ページ情報と共にリクエストを発生/ステートマシンステージへ送る。選択されたバンクステートマシンは発生ロジックがバンクステートマシンのステートをSDRAM DIMMへ送られるコマンドにデコードする間、適当なステートを通過するシーケンスを経る。4つのバンクステートマシンの他にリフレッシュおよび初期化動作専用のステートマシンが設けられている。この初期化/リフレッシュステートマシンは4つのバンクステートマシンが強制的にアイドルステートとされている間、初期化およびリフレッシュのための特殊ステートを通過するシーケンスを経る。次の章でバンクステートマシンおよび初期化/リフレッシュステートマシンについて説明する。」 上記(イ)の「1つの行のメモリセルはページと称され、メモリセルは行アドレスおよび列アドレスによってアクセスされる。1つの行がアクセスされると行全体がラッチに入れられ、その行にその後のアクセスするには列アドレスしか必要としない。同じ行へのアクセスはページアクセスと称される」という記載から、引用文献では、メモリの「行」とメモリの「ページ」は同義であると解される。 上記(ハ)の「そのバンクの上部アドレスビットを示す5ビット」という記載、上記(ハ)の「デコードロジックは入進するリクエストの上部アドレスビットと8バンク制御レジスタとを比較し、どの外部バンクを選択するかを決定する」という記載、上記(ハ)の「例えばバンクサイズが64メガビットである場合、デコードロジックはリクエストアドレスのビット24:22とバンク制御レジスタのビット4:2と比較する」という記載、上記(ハ)の「各SDRAM部品は2つの内部バンク、従って2つの可能なオープンページを有する。外部バンクの最大数は8個であり、内部バンクの最大数は16個である」という記載と、上記(ハ)において引用されている図14の最下段の「内部リクエストアドレス 64Mbiｔバンク」と書かれている事例において、ビット番号22?24には「EBS-外部バンク」という注釈が付され、同じくビット番号21には「IBS-内部バンク」という注釈が付されている記載に鑑みれば、引用文献の(ニ)における「外部バンクビット」とは、8個の外部バンクを選択するための3ビットのアドレスであり、上記(ニ)における「内部バンクビット」とは、選択された外部バンクの中に存在する2個の内部バンクのうちの1個を選択するための1ビットのアドレスであると解される。 上記(ニ)には「内部/外部バンクビットが行レジスタのうちの1つと一致し、新しいリクエストの行ビットがそのレジスタ内の行ビットと一致していれば」という記載が存在し、この記載には「行ビット」という用語が含まれているが、同じ(ニ)の「行レジスタと称される1組のレジスタ内に先のリクエストのための内部および外部バンクビットと共に行アドレスが維持される」という記載に鑑みれば、前記「行ビット」とは、「行アドレス」を意味する用語であると解される。 上記(ロ)の「デコードロジックはアービタからのリクエストを受信する」という記載、上記(ニ)の「行レジスタと称される1組のレジスタ内に先のリクエストのための内部および外部バンクビットと共に行アドレスが維持される」という記載と、上記(ニ)の「行レジスタは4つ(したがってバンクステートマシンが4つ)あるので、デコードロジックは4つまでのオープンページのトラックを維持できる。デコードロジックは新しいリクエストの内部/外部バンクビットと、4つの行レジスタとを比較する。一致していれば、その行レジスタに対応するバンクステートマシンを選択する。新しいリクエストが行レジスタのいずれにも一致しなければ、行レジスタのうちの1つを選択し、新しいリクエスト情報によってレジスタを更新する。内部/外部バンクビットが行レジスタのうちの1つと一致し、新しいリクエストの行ビットがそのレジスタ内の行ビットと一致していれば、同じページにリクエストがあり、そうでない場合は存在しない」という記載、上記(ホ)の「デコードロジックは外部バンクセレクト信号、ステートマシンセレクト信号および同一ページ情報と共にリクエストを発生/ステートマシンステージへ送る」という記載から、4個の「行レジスタ」を有する引用文献の「デコードロジック」は、「先のリクエスト」に含まれる「外部バンクビット」と「内部バンクビット」と「行アドレス」とを前記「行レジスタ」に維持(すなわち保存)するとともに、受け取った新しい「リクエスト」に含まれる「外部バンクビット」と「内部バンクビット」と「行アドレス」と、前記「行レジスタ」に維持(すなわち保存)されている「外部バンクビット」と「内部バンクビット」と「行アドレス」とをそれぞれ比較し、比較結果に応じた処理を行うことで、メモリの行(すなわちページ)を管理しているものと解される。 上述の如く引用文献のデコードロジックは比較を行って比較結果に応じた処理を行っているところ、上記(ニ)の「内部/外部バンクビットが行レジスタのうちの1つと一致し、新しいリクエストの行ビットがそのレジスタ内の行ビットと一致していれば、同じページにリクエストがあり、そうでない場合は存在しない」という記載は、「内部/外部バンクビット」が一致するか否かという比較判断と、「行ビット」が一致するか否かの比較判断という2つの比較判断を行うという趣旨の記載であることから、引用文献のデコードロジックは、「内部/外部バンクビット」が一致するか否かを示す信号と、「行ビット」すなわち行アドレスが一致するか否かを示す信号とを出力する比較回路を当然有するものと解される。 そして、上記(ニ)の「デコードロジックは新しいリクエストの内部/外部バンクビットと、4つの行レジスタとを比較する。一致していれば、その行レジスタに対応するバンクステートマシンを選択する」という記載と、上記(ホ)の「デコードロジックは外部バンクセレクト信号、ステートマシンセレクト信号および同一ページ情報と共にリクエストを発生/ステートマシンステージへ送る」という記載と、上記(ロ)の「デコードロジックはどのメモリバンクを選択するか、次のステージ内の4つのステートマシンのうちのどれがリクエストを取り扱うのか、現在のリクエストは先のリクエストと同じページにあるのかどうかを判断する。この情報は発生/ステートマシンステージへ送られる」という記載から、引用文献のデコードロジックは、前記「内部/外部バンクビット」が一致するか否かを示す信号に基づくステートマシンセレクト信号を出力するものと解される。また、上記(ニ)の「内部/外部バンクビットが行レジスタのうちの1つと一致し、新しいリクエストの行ビットがそのレジスタ内の行ビットと一致していれば、同じページにリクエストがあり」という記載と、上記(ホ)の「デコードロジックは外部バンクセレクト信号、ステートマシンセレクト信号および同一ページ情報と共にリクエストを発生/ステートマシンステージへ送る」という記載と、上記(ロ)の「デコードロジックはどのメモリバンクを選択するか、次のステージ内の4つのステートマシンのうちのどれがリクエストを取り扱うのか、現在のリクエストは先のリクエストと同じページにあるのかどうかを判断する。この情報は発生/ステートマシンステージへ送られる」という記載から、引用文献のデコードロジックは、前記「行ビット」すなわち行アドレスが一致するか否かを示す信号に基づく「同一ページ情報」を出力するものと解される。 次に、上記(ニ)の「新しいリクエストが行レジスタのいずれにも一致しなければ、行レジスタのうちの1つを選択し、新しいリクエスト情報によってレジスタを更新する」という記載に含まれる「一致しなければ」というのは、当該記載に含まれる「行レジスタ」が上述のように「内部/外部バンクビット」と「行アドレス」とを記憶するものであることから、「行レジスタ」に記憶されている「内部/外部バンクビット」と新しいリクエストに含まれている「内部/外部バンクビット」との比較と、「行レジスタ」に記憶されている「行アドレス」と新しいリクエストに含まれている「行アドレス」との比較という2つの比較のうち、少なくとも一方又は両方の比較が不一致であるという趣旨と解される。 また、上記(ニ)の「新しいリクエストが行レジスタのいずれにも一致しなければ、行レジスタのうちの1つを選択し、新しいリクエスト情報によってレジスタを更新する」という記載から、このような更新処理を行う更新回路をデコードロジックは当然有するものと解される。 また、デコードロジックは、上述のように、過去にメモリアクセスが行われたアドレスを前記行レジスタに保存する処理を行うものでもある。 よって、引用文献には次の発明(以下、「引用発明」という。)が記載されているものと認められる。 (引用発明) 内部/外部バンクビットと行アドレスとを含むリクエストを受け取り、並びに内部/外部バンクビットが一致するか否かを示す信号に基づくステートマシンセレクト信号及び行アドレスが一致するか否かを示す信号に基づく同一ページ情報を出力するデコードロジックであって、 内部/外部バンクビットと行アドレスの組を4組保存するための4個の行レジスタと、 前記4個の行レジスタに接続して、内部/外部バンクビットと行アドレスとを含むリクエストを受け取り、並びに前記リクエストに含まれる前記内部/外部バンクビットと前記行アドレスと前記4個の行レジスタの前記内部/外部バンクビットと前記行アドレスの比較結果により、前記内部/外部バンクビットが一致するか否かを示す信号および前記行アドレスが一致するか否かを示す信号を出力して、前記リクエストに含まれる前記内部/外部バンクビットと行アドレスのうちの内部/外部バンクビットが前記4個の行レジスタ中に保存した前記4組の内部/外部バンクビットと行アドレスの組のうちの1つの内部/外部バンクビットに一致した時、前記内部/外部バンクビットが一致するか否かを示す信号は一致を示し、前記リクエストに含まれる前記内部/外部バンクビットと行アドレスが前記4個の行レジスタ中に保存した前記4組の内部/外部バンクビットと行アドレスの組のうちの1組の前記内部/外部バンクビット及び前記行アドレスに一致した時、前記内部/外部バンクビットが一致するか否かを示す信号及び前記行アドレスが一致するか否かを示す信号が同時に一致を示す比較回路、 前記4個の行レジスタに接続して、前記リクエストに含まれる前記内部/外部バンクビット及び前記行アドレスの少なくとも一方又は両方が、前記4個の行レジスタ中に保存した前記4組の内部/外部バンクビットと行アドレスの組のいずれとも一致しない場合、前記4個の行レジスタから1個の行レジスタを選択し、並びに前記リクエストに含まれる前記内部/外部バンクビットと前記行アドレスを前記選択された行レジスタに保存する更新回路、を含むことを特徴とする過去にメモリアクセスが行われたアドレスを前記行レジスタに保存するデコードロジック。 4.対比 引用発明の「内部/外部バンクビット」が、本願発明の「バンクアドレスデータ」に相当する。 引用発明の「行アドレス」が、本願発明の「ページアドレスデータ」に相当する。 平成21年4月10日付け意見書の「(5-2)に関して」という項目の中で、審判請求人が「メモリページのアドレスデータは、バンクアドレスおよびページアドレスを含みます」と釈明していることから、引用発明の「内部/外部バンクビット」と「行アドレス」とを合わせたものが、本願発明の「メモリページのアドレスデータ」に相当する。 引用発明の「内部/外部バンクビットと行アドレスとを含むリクエストを受け取り」を上位概念化して把握すると、本願発明の「アクセスアドレスを受け取り」に相当する。 引用発明の「内部/外部バンクビットが一致するか否かを示す信号に基づくステートマシンセレクト信号」を上位概念化して把握すると、本願発明の「バンクヒット信号」に相当する。 引用発明の「行アドレスが一致するか否かを示す信号に基づく同一ページ情報」を上位概念化して把握すると、本願発明の「ページヒット信号」に相当する。 以上のことから、引用発明の「内部/外部バンクビットと行アドレスとを含むリクエストを受け取り、並びに内部/外部バンクビットが一致するか否かを示す信号に基づくステートマシンセレクト信号及び行アドレスが一致するか否かを示す信号に基づく同一ページ情報を出力するデコードロジック」が、本願発明の「アクセスアドレスを受け取り、並びにページヒット信号およびバンクヒット信号を出力するメモリページ管理装置」に相当する。 次に、引用発明の「内部/外部バンクビットと行アドレスの組を4組保存するための4個の行レジスタ」が、本願発明の「複数個のメモリページのアドレスデータを保存するための複数個の保存単位を含む、前記各アドレスデータがバンクアドレスデータおよびページアドレスデータを含むページレジスタ電気回路」に相当する。 引用発明の「前記4個の行レジスタに接続して、内部/外部バンクビットと行アドレスとを含むリクエストを受け取り、並びに前記リクエストに含まれる前記内部/外部バンクビットと前記行アドレスと前記4個の行レジスタの前記内部/外部バンクビットと前記行アドレスの比較結果により、前記内部/外部バンクビットが一致するか否かを示す信号および前記行アドレスが一致するか否かを示す信号を出力して、前記リクエストに含まれる前記内部/外部バンクビットと行アドレスのうちの内部/外部バンクビットが前記4個の行レジスタ中に保存した前記4組の内部/外部バンクビットと行アドレスの組のうちの1つの内部/外部バンクビットに一致した時、前記内部/外部バンクビットが一致するか否かを示す信号は一致を示し、前記リクエストに含まれる前記内部/外部バンクビットと行アドレスが前記4個の行レジスタ中に保存した前記4組の内部/外部バンクビットと行アドレスの組のうちの1組の前記内部/外部バンクビット及び前記行アドレスに一致した時、前記内部/外部バンクビットが一致するか否かを示す信号及び前記行アドレスが一致するか否かを示す信号が同時に一致を示す比較回路」が、本願発明の「前記ページレジスタ電気回路に接続して、アクセスアドレスを受け取り、並びに前記アクセスアドレスと前記ページレジスタ電気回路の前記アドレスデータの比較結果により、前記ページヒット信号および前記バンクヒット信号を出力して、前記アクセスアドレスが前記ページレジスタ電気回路中に保存した前記メモリページのアドレスデータの一つのバンクアドレスデータにヒット時、前記バンクヒット信号は作用、前記アクセスアドレスが前記ページレジスタ電気回路中に保存した前記メモリページのアドレスデータの一つの前記バンクアドレスデータおよび前記ページアドレスデータにヒット時、前記バンクヒット信号および前記ページヒット信号が同時に作用する比較電気回路」に相当する。 引用発明の「前記4個の行レジスタに接続して、前記リクエストに含まれる前記内部/外部バンクビット及び前記行アドレスの少なくとも一方又は両方が、前記4個の行レジスタ中に保存した前記4組の内部/外部バンクビットと行アドレスの組のいずれとも一致しない場合、前記4個の行レジスタから1個の行レジスタを選択し、並びに前記リクエストに含まれる前記内部/外部バンクビットと前記行アドレスを前記選択された行アドレスに保存する更新回路」と、本願発明の「前記ページレジスタ電気回路に接続して、前記保存単位の使用状況を把握して、前記アクセスアドレスが前記メモリページのアドレスデータに未ヒット時、前記保存単位から、最近もっとも使用されていない保存単位を探し出して、並びに前記アクセスアドレスを前記最近もっとも使用されていない保存単位に保存する利用率レジスタ電気回路」とは、ともに、「前記ページレジスタ電気回路に接続して、前記アクセスアドレスが前記メモリページのアドレスデータに未ヒット時、前記保存単位から、保存単位を選択して、並びに前記アクセスアドレスを前記選択された保存単位に保存する利用率レジスタ電気回路」である点で共通する。 引用発明の「過去にメモリアクセスが行われたアドレスを前記行レジスタに保存する」を上位概念化して把握すると、「メモリアクセスを追跡している」と言えるから、引用発明の「過去にメモリアクセスが行われたアドレスを前記行レジスタに保存するデコードロジック」は、本願発明の「メモリアクセス追跡のメモリページ管理装置」に相当する。 したがって、本願発明と引用発明は以下の点で一致し、また相違している。 (一致点) アクセスアドレスを受け取り、並びにページヒット信号およびバンクヒット信号を出力するメモリページ管理装置であって、 複数個のメモリページのアドレスデータを保存するための複数個の保存単位を含む、前記各アドレスデータがバンクアドレスデータおよびページアドレスデータを含むページレジスタ電気回路、 前記ページレジスタ電気回路に接続して、アクセスアドレスを受け取り、並びに前記アクセスアドレスと前記ページレジスタ電気回路の前記アドレスデータの比較結果により、前記ページヒット信号および前記バンクヒット信号を出力して、前記アクセスアドレスが前記ページレジスタ電気回路中に保存した前記メモリページのアドレスデータの一つのバンクアドレスデータにヒット時、前記バンクヒット信号は作用、前記アクセスアドレスが前記ページレジスタ電気回路中に保存した前記メモリページのアドレスデータの一つの前記バンクアドレスデータおよび前記ページアドレスデータにヒット時、前記バンクヒット信号および前記ページヒット信号が同時に作用する比較電気回路、 前記ページレジスタ電気回路に接続して、前記アクセスアドレスが前記メモリページのアドレスデータに未ヒット時、前記保存単位から、保存単位を選択して、並びに前記アクセスアドレスを前記選択された保存単位に保存する利用率レジスタ電気回路、 を含むことを特徴とするメモリアクセス追跡のメモリページ管理装置。 (相違点1) 本願発明の「利用率レジスタ電気回路」と、引用発明の「更新回路」とは、上記一致点に記載したように、未ヒット時にアクセスアドレスを保存する保存単位を「選択」するものである点においては共通しているものの、前記「選択」の手法としては、本願発明の「利用率レジスタ電気回路」が、「前記保存単位の使用状況を把握し」て「前記保存単位から、最近もっとも使用されていない保存単位を探し出し」て「前記最近もっとも使用されていない保存単位に保存」するのに対し、引用発明の「更新回路」は、「前記4個の行レジスタから1個の行レジスタを選択」し、「前記選択された行レジスタに保存する」ものであり、引用発明の「更新回路」は、前記4個の行レジスタの使用状況を把握して最近もっとも使用されていない行レジスタを探し出して保存するものではない点。 (相違点2) 本願発明は、「前記ページレジスタ電気回路に接続して、前記保存単位のデータが有効かどうか判断する確認電気回路」を含むのに対し、引用発明は、4個の行レジスタに接続して、前記行レジスタの内容が有効かどうか判断する確認電気回路を有していない点。 5.当審の判断 次に、上記相違点の各々について検討する。 (5-1)まず、上記相違点1について検討する。 例えば特開平8-292887号公報(以下、「周知例1」という。)には、 「従来の分岐予測方式では、分岐命令があったアドレスをその分岐先アドレスと組にして記録しておく、内容(の一部)での検索が可能な連想メモリを用いたテーブルを用意するという方法を採っている。」(第3頁左コラム第48行?同頁右コラム第2行)、 「また登録するテーブルも限られた大きさであり、多数の分岐命令が存在するときはLRU(Leaｓｔ Recenｔlｙ Uｓed)など一定のアルゴリズムで入れ替えを行わなければならない。入れ替えの結果追い出された分岐命令は、再び予測不可となる」(第3頁右コラム第18?23行) と記載され、この記載は、分岐予測に使用するテーブルが満杯になった場合には、テーブル内のいずれかのデータをLRUアルゴリズムに基づいて選択して捨てて、空きができたところに新しいデータを格納するという趣旨の記載である。 また、例えば特開平5-152971号公報(以下、「周知例2」という。)には、 「【0001】 【産業上の利用分野】本発明は,通信対象や記憶装置への格納対象となるデータを,動的に更新される辞書を用いて圧縮または復元するデータ圧縮・復元方法に関する」、 「【0058】本発明が従来の符号化,復号化アルゴリズムと異なるところは主にE2.3,D2.2のステップであり,符号化が行われるたびに符号化文字列を付加してできる最長一致文字列から一文字伸ばした文字列を辞書に逐次登録する。 【0059】以上のような符号化,復号化の処理において,辞書が登録文字列で一杯になったときは,例えば従来技術と同様にLRU(Least Recently Used )やLFU(Least FrequentlyUsed )の文字列を辞書から捨てて,スペースを空け,新たな文字列を登録する。」 と記載され、この記載は、データ圧縮に使用する辞書を記憶するための記憶領域が満杯になった場合には、辞書の中の一部のデータをLRUアルゴリズムに基づいて選択して捨てて、空きができたところに新しいデータを格納するという趣旨の記載である。 また、例えば特開平5-342106号公報(以下、「周知例3」という。)には、 「【0003】図3に、キャッシュメモリを有する計算機システムの例を示す。システム全体を制御する中央処理装置(CPU)1と、外部記憶装置4、外部記憶装置4に記憶されるデータのコピーを格納する複数の領域(エントリともいう)を有するキャッシュメモリ3と、このキャッシュメモリ3の各領域に格納されるデータの外部記憶装置4内のアドレス等を保持するキャッシュディレクトリ2等がシステムバス5を介して接続されている。 【0004】キャッシュメモリ3を有する計算機システムにおいて、外部記憶装置4からデータをリードする場合、目的とするデータがキャッシュメモリ3内に存在すれば(ヒットするという)外部記憶装置4にアクセスは行わず、代りにキャッシュメモリ3内のデータをリードする。目的とするデータがキャッシュメモリ3内に存在しないときは(ミスヒットという)、外部記憶装置4からデータをリードすると共に、このリードしたデータをキャッシュメモリ3内の空き領域にもコピーする。この時、もしキャッシュメモリ3内にデータを格納するための空き領域が無い場合にはキャッシュメモリ3内の最も古いデータを追出してからその領域に格納する。ここで、最も古いデータとは、キャッシュメモリ上でアクセスされた時期が最も遠い過去にあるデータをいう。」、 「【0008】図4にCPU1及びキャッシュディレクトリ2のより詳細な内部構成を示す。キャッシュディレクトリ2には、キャッシュメモリ3内の各領域(エントリ)に格納される外部記憶装置4のデータのアドレスを保持するディレクトリ部28と、同じく各領域に格納されるデータの新旧を表わす情報を保持するLRUカウンタ部29とがある。またCPU1内には、外部記憶装置4のアクセス対象のデータがキャッシュメモリ3内に格納されているか否かをディレクトリ部28内に保持される各アドレスと順次比較しながらサーチする比較手段18や、LRUカウンタ部29に保持される各領域の新旧を表わす情報を調べ、最も遠い過去にアクセスされたデータの領域を捜し出すLRU検出手段19などがある。」、 「【0011】比較の結果ヒットした場合(ステップ340肯定)、CPU1は、ヒットしたエントリのLRUカウンタ部29を最新であることを示す値”0”に書直すと共に、他のLRUカウンタ部29のエントリの各値を全て+1し、古くなったことを示す(ステップ370)。 【0012】もし、登録されているすべてのキャッシュディレクトリ28のエントリについて比較しても一致しない場合、即ち最終アドレスまで到達した場合には(ステップ350肯定)、ミスヒットと称し、新しく当該アドレス及びデータのエントリを作成して登録する。即ち、ミスヒットした場合、キャッシュディレクトリ28の先頭エントリから最終エントリまでLRUカウンタを+1しながら最大であるエントリを捜し(ステップ410)、そのエントリのディレクトリ部28に新しいアドレスを格納すると共に、該エントリのLRUカウンタ部29に最新であることを示す値”0”をセットする(ステップ420)。」 と記載され、この記載は、キャッシュメモリの領域(エントリ)と、それに対応付けられたキャッシュディレクトリのエントリが存在し、キャッシュメモリの各領域(エントリ)のLRUカウンタを対応するキャッシュディレクトリのエントリに格納し、LRUカウンタは最近もっとも使用されていないものほど大きな数値となるように管理され、キャッシュメモリのエントリが満杯で空きが無くなった場合には、前記LRUカウンタに基づいて最近もっとも使用されていないキャッシュメモリの領域(エントリ)と、それに対応付けられたキャッシュディレクトリのエントリとを選択し、それらのエントリの記憶内容を捨てて、空きを作ってそこに新たなデータを格納するという趣旨の記載である。 なお、LRU(Least Recently Used )というアルゴリズムが、その名が示すように、最近もっとも使用されていないものを探すアルゴリズムであることは、当業者にとっての技術常識である。 このように、周知例1乃至3を挙げて説明したように、適用する技術分野(分岐予測、データ圧縮、キャッシュなど)が何であるかにかかわらず、有限の記憶領域の使用状況を把握し、前記有限の記憶領域が満杯になっている状況下で更に別のデータを前記有限の記憶領域に格納したい場合、LRU(Least Recently Used)というアルゴリズムを用いて、最近もっとも使用されていない記憶領域に格納されているデータを捨てることによって記憶領域に空きを作り、その空きができた記憶領域に前記別のデータを格納するようにする手法は周知である。 引用発明の「更新回路」が、「前記4個の行レジスタから1個の行レジスタを選択」して、「前記選択された行レジスタに保存する」という処理を行う際の前記「選択」を行う手法として、前記周知な手法を用いて、前記4個の行レジスタの使用状況を把握して最近もっとも使用されていない行レジスタを探し出して、前記最近もっとも使用されていない行レジスタに保存するようにすることは、当業者が容易に想到し得た事項に過ぎない。 したがって、前記相違点1は格別のものではない。 (5-2)次に、上記相違点2について検討する。 例えば特開平3-68235号公報(以下、「周知例4」という。)には、 「第3図に示すように、各アドレステーブルは、アドレスレジスタ311、ハッシュ回路321、IDレジスタ331、テーブル341、比較回路351、アンドゲート361で構成されている。 (中略) テーブル341には、格納データが有効であることを示すためのバリッドビットVと、Mビットのステーションアドレスと、LAN識別番号であるIDとが1セットになって格納されており」(第5頁左下欄第6?20行)、 「アンドゲート361は、比較回路351とテーブル341から読み出したバリッドビットVとの論理積を算出する」(第5頁右下欄第10?12行)、 「第5図に、発信元アドレスSAの登録に関する動作フローを示す」(第6頁右上欄第19?20行)、 「ハッシュ回路321によってアドレスレジスタのMビットのステーションアドレスに基づいてNビットのテーブルアドレスを算出し(ステップ512)、テーブル341内の該当位置に格納されているバリッドビットV、アドレス(ステーションアドレス)を読み出す(ステップ513)。 次に、アドレスレジスタ311に格納されたステーションアドレス(SA)と、テーブル341から読み出されたステーションアドレスとが一致しているか否かが判定され(ステップ514)、更にバリッドビットVが”1”であるかすなわちテーブル341から読み出されたステーションアドレスが有効であるか否かが判定される(ステップ515)。 比較回路351は、アドレスレジスタ311に格納されたステーションアドレスと、テーブル341から読み出されたステーションアドレスとを比較し、アンドゲート361は、この比較結果とテーブル341から読み出されたバリッドビットVとの論理積を求めている。」(第6頁左下欄第5行?同頁右下欄第4行) と記載され、この記載は、テーブルに格納されているデータの各々に対応付けてバリッドビットVを記憶し、このバリッドビットVを読み出して前記データが有効か否かを確認する回路(アンドゲート361)が存在するという趣旨の記載である。 また、例えば特開昭64-74621号公報(以下、「周知例5」という。)には、 「そのため、分岐ヒストリテーブルからの無効な分岐先命令の取出しにより無駄なメモリアクセスを行うこととなり、(中略)という欠点があった。」(第2頁左上欄第5?13行)、 「第2図は第1図の分岐ヒストリテーブル11の構成を示す図である。図において、分岐ヒストリテーブルには分岐命令アドレス21と、分岐先アドレス22と、有効ビットフラグ23とが格納されている。」(第2頁左下欄第8?12行)、 「このとき、分岐ヒストリテーブル11では読出しアドレスポートR1を介して命令カウンタ2からのアドレスを受取り、この命令カウンタ2からのアドレスに対応するアドレスから分岐命令アドレス21と分岐先アドレス22と有効ビットフラグ23とが読出される。分岐ヒストリテーブル11から読出された分岐命令アドレス21は比較器12に送られ、分岐先アドレス22はアドレスレジスタ15に送られ、有効ビットフラグ23は制御部14に送られる。 比較器12は命令カウンタ2からのアドレスと、分岐ヒストリテーブル11からの分岐命令アドレス21とを比較し、その比較結果を制御部14に送出する。 制御部14では比較器12からの比較結果と分岐ヒストリテーブル11からの有効ビットフラグ23とにより、分岐ヒストリテーブル11に命令カウンタ2からのアドレスが登録されており、かつその登録されている内容が有効であることを知ると、命令カウンタ2からのアドレスが分岐命令であると判断し、選択器16にアドレスレジスタ15からの分岐先アドレス22を選択するように指示する。」(第2頁左下欄第17行?第2頁右下欄末行) と記載され、この記載は、分岐ヒストリテーブルに格納されているアドレスに対応付けて、そのアドレスが有効か否かを示す有効ビットフラグを記憶し、その有効ビットフラグを読み出して前記アドレスが有効か否かを確認する回路(制御部14)が存在するという趣旨の記載である。 このように、適用する技術分野が何であるかにかかわらず、記憶装置に格納されている複数の記憶内容のそれぞれが有効であるか否かを示す「バリッドビット」や「有効ビットフラグ」を、前記記憶内容の各々に対応付けて記録し、それら「バリッドビット」や「有効ビットフラグ」を読み出してその値を確認することで、対応付けられている前記記憶内容の各々が有効であるか否かを確認する回路を設けることは、周知例4及び5に記載されているように当業者にとっては周知な手法であり、この周知な手法を用いて、引用発明の4個の行レジスタに接続して前記行レジスタの内容が有効かどうか判断する確認電気回路を引用発明において設けることは、当業者が容易に想到し得た事項に過ぎない。 したがって、上記相違点2も、格別のものではない。 また、本願発明の構成によって得られる効果も、当業者が予測できる範囲を超えるものではないから、本願発明は引用発明に基づいて当業者が容易に発明できたものである。 6.むすび このように、本願発明は引用文献に記載された引用発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2009-05-28 |
| 結審通知日 | 2009-06-02 |
| 審決日 | 2009-06-17 |
| 出願番号 | 特願2000-59647(P2000-59647) |
| 審決分類 |
P
1
8・
121-
WZ
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 滝谷 亮一、須原 宏光 |
| 特許庁審判長 |
赤川 誠一 |
| 特許庁審判官 |
鈴木 匡明 久保 光宏 |
| 発明の名称 | メモリアクセス追跡のメモリページ管理装置および方法 |
| 代理人 | 渡邊 隆 |
| 代理人 | 村山 靖彦 |
| 代理人 | 志賀 正武 |
| 代理人 | 実広 信哉 |