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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H03L
管理番号 1206453
審判番号 不服2007-7363  
総通号数 120 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-12-25 
種別 拒絶査定不服の審決 
審判請求日 2007-03-12 
確定日 2009-11-04 
事件の表示 特願2002-553309「ロック検出器、ロックアルゴリズム、拡張された範囲のVCOおよび簡単化された二重モジュラス除算器を備えたシンセサイザ」拒絶査定不服審判事件〔平成14年 7月 4日国際公開、WO02/52728、平成16年10月 7日国内公表、特表2004-531107〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続きの経緯・本願発明
本願は、平成13年12月17日(パリ条約による優先権主張2000年12月22日、米国)を国際出願日とする出願であって、その請求項1に係る発明(以下、「本願発明」という。) は、平成21年5月11日付けの手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された次のとおりのものである。
「【請求項1】各チャンネルが複数の隣接した整数Sの1つとして識別可能である複数のチャンネルの1つに各出力周波数がそれぞれ対応する複数の出力周波数を出力することが可能なシンセサイザ内に除算回路を搭載する装置であって、さらに予め定められたプログラムカウンタ値Pおよびプレスカラー除算値Nを含んでいる装置において、
予め定められた状態で初期化されてP個のパルスまで整数カウントし、P個のパルスがカウントされたときに出力パルスを生成し、現在のカウント出力もまた出力するプログラムカウンタと、
プログラムカウンタの連続した現在のカウント出力のそれぞれを受取り、プログラムカウンタが選択されたS値以上である整数値を出力したときデコーダ信号を生成するデコーダと、
(N+1)および(N)の一方のみで除算し、シンセサイザ出力を受取り、再スタートの初期化のときに出力周波数を(N+1)で除算して二重モジュラス出力を得、デコーダ信号が受取られると、次の再スタートの前に出力周波数を(N)で除算して二重モジュラス出力を得、二重モジュラス出力がプログラムカウンタに入力される二重モジュラスプレスカラー回路と、
を含んでいる装置。」

2.引用例
(1)当審の拒絶の理由に引用された特開平11-55108号公報(以下、「刊行物1」という。)には、
ア 「【0039】周波数合成器1は特定の一実施形態では、図1に示すように、
・ 比較周波数f_(c)およびループ周波数f_(b)(後記する方法で得られる)を受け取る位相比較器2と、
・ 入力部が位相比較器2からの出力を受け取るループフィルタ3と、
・ 入力部がループフィルタ3からの出力を受け取り、合成器1の出力周波数f_(s)を発生する電圧制御発振器(VCO)4と、
・ 合成器1の出力周波数f_(s)からループ周波数f_(b)を発生する周波数分割器5とを備える。
【0040】一般的に比較周波数f_(c)は、たとえば電圧制御水晶発振器(VCXO)などの共振素子(図示せず)により発生するクロック周波数f_(h)を分割することにより得られる。
【0041】出力周波数f_(s)はf_(s)=n×f_(r)となるような周波数であり、ここでnは2以上の整数(一般的にnは2の累乗)である。無線周波数f_(r)を直接合成する代わりに、無線周波数f_(r)の倍数である出力周波数f_(s)を発生する周波数合成器をもつことにより、とくに、機器に対する外部結合の衝撃を除去することが可能であり、それにより、伝送時に使用される遮へいを少なくし、受信時のオフセット電圧を下げることが可能となる。
【0042】合成器1の下流側に設置される分割手段6により、合成器3からの出力周波数f_(s)はn分され、その結果、無線周波数f_(r)が得られる。
【0043】位相同期ループにより、ループ周波数f_(b)は比較周波数f_(c)に収束する。その結果、合成器は、分割器5用に選択された総合分割比Dの関数として、D×f_(c)に収束する出力周波数f_(s)を発生する。言い換えれば、Dを変化させることにより全無線チャネルをアドレスすることが可能である。f_(s)=n×f_(r)であることから、(個別の無線チャネルに対応する)所望する任意のf_(r)の値について、D=n×f_(r)/f_(c)となるようにDが選択される。
【0044】従って、DCS1800の場合、3.6GHz付近に位置する範囲にある出力周波数f_(s)を有するVCO4が使用され、400kHz(すなわちn=2の場合n×200kHz、ここでnはf_(s)/f_(r)の比)に等しい比較周波数f_(c)が選択される。このような状況下では、無線周波数f_(s)の帯域は1.8GHz付近(より正確には、上り方向では1710-1785MHz、下り方向では1805-1880MHz)に位置することにも留意されたい。最後に、各チャネルは200kHzの帯域幅を有し、従って各方向には374チャネルがある。
【0045】上記例に戻ると、DCS1800に関して上り方向の第一チャネル(f_(r)=1710MHzを中心とする)をアドレスするためには、D=n×f_(r)/f_(c)=2×1710MHz/400kHz=8550という選択が行われる。同様に、上り方向の最終チャネル(f_(r)=1785MHzを中心とする)をアドレスするためには、D=n×f_(r)/f_(c)=2×1785MHz/400kHz=8925という選択が行われる。従って周波数分割器5は、DCS1800の上りチャンネルが全てアドレスされるように、8550から8925の範囲にある分割比Dを全て発生しなければならない。
【0046】分割比Dを変化させることが可能である必要がある種々の範囲が存在することは明らかであり、前記範囲は、アドレスされるチャネルの方向(上りまたは下り)、f_(s)とf_(r)との間の比n、および使用中の規格(GSM900、DCS1800、またはPCS1900)に応じて変わる。」(1頁7欄22行?8欄34行)、
イ 「【0047】図2は、本発明の周波数分割器の特定の一実施形態を示す図である。以下の記述では、本周波数分割器は、図1において符号5を付した分割器であり、従って周波数合成器1内に実施されるように設計されているとみなすことにする。
【0048】しかしながら、本発明の分割器は他の状況にも適用することができ、より一般的には、大きな分割比Dを実現する必要はあるが低周波数部(すなわちプログラマブルカウンタ)を改造する必要がないあらゆる場合に適用することができることは明らかである。
【0049】従来、周波数分割器5は、プレスケーラ7と、プログラマブルカウンタ8と、第一および第二比較器9および10とを備える。これらの要素の役割および機能の概要を以下に記す。
【0050】第一比較器9は、プログラマブルカウンタ8の現在値Cが所定のプログラマブル第一値Nに達したことを検出すると、プログラマブルカウンタ8を0にリセットする「リセット」信号13を発生する。従って所定のプログラマブル第一値Nは、プログラマブルカウンタ8の分割比に相当する。
【0051】第二比較器10は、プログラマブルカウンタの現在値Cが所定のプログラマブル第二値Aに達したことを検出すると、切り換え用の「係数制御」信号12を発生する。ここでの切り換えは以下に記述する通りである。
【0052】関係式0≦A≦Nは必ずしも満たされなくてもよいことに留意されたい。
【0053】プレスケーラ7は、kおよびk+1と書かれる一対の分割比で動作する種類のものである。プレスケーラは、係数制御信号12の受信時に、高分割比k+1を低分割比kに切り換える手段11を含む。係数制御信号はたとえば、0から1に変化するある特別のビットに対応することがある。
【0054】言い換えれば、プレスケーラ7はプログラマブルカウンタがAに達するまでk+1で分割し、次に、プログラマブルカウンタがNに達するまでkで分割する。従って、プログラマブルカウンタ8の分割比Dは、
D=(k+1)×A+k×(N-A)=k×N+A
と書くことができる。」(5頁8欄35行?6頁9欄24行)が記載されている。

これらの記載ア?イ及び図面図1?図2によれば、刊行物1には、
「総合分割比Dを変化させるなどにより全無線チャネルをアドレスすることができる周波数合成器1内の周波数分割器5であって、周波数分割器5は、プレスケーラ7と、プログラマブルカウンタ8と、第一および第二比較器9および10とを備え、周波数分割器5の総合分割比Dは、プレスケーラ7分割比k(k+1)、プログラマブルカウンタ8の分割比N(プログラマブル第一値N)、プログラマブルカウンタ8の値Cがその値に達するとプレスケーラ7が係数制御信号を受け取る値A(プログラマブル第二値A)を用いて、D=k×N+Aであるものにおいて、第一比較器9は、プログラマブルカウンタ8の現在値Cが所定のプログラマブル第一値Nに達したことを検出すると、プログラマブルカウンタ8を0にリセットする「リセット」信号13を発生するものであり、第二比較器10は、プログラマブルカウンタの現在値Cが所定のプログラマブル第二値Aに達したことを検出すると、切り換え用の「係数制御」信号12を発生するものであり、プレスケーラ7は、kおよびk+1との一対の分割比で動作する種類のものであって、係数制御信号12の受信時に、高分割比k+1を低分割比kに切り換える手段11を含み、プレスケーラ7はプログラマブルカウンタがAに達するまでk+1で分割し、次に、プログラマブルカウンタがNに達するまでkで分割するもの、を含む装置。」の発明(以下、「引用発明」という。)が記載されている。

(2)当審の拒絶の理由に引用された特開平8-97711号公報(以下、「刊行物2」という。)には、
ウ 「【0065】本実施例のPLL回路においては、時系列上でスタガ状に配列されたパルス列(b)?(e)を発生させる手段として、メインカウンタ12の出力側に接続されたシフトレジスタ13を用いてこれを実現したが、図8で示すような、メインカウンタ12の出力側に接続されたデコーダ29?33を用いて、各デコーダ29?33にてメインカウンタ12のカウント値をプリスケーラ11の出力(x)に同期して、デコードすることでも容易にこれを実現することができることは明らかである。」(6頁10欄31行?40行、審決注:段落0065中「PLL回」は「PLL回路」の誤植として、置き換えて引用した。)が記載されている。

(3)当審の拒絶の理由に引用された特開平6-232737号公報(以下、「刊行物3」という。)には、
エ 「【0001】
【産業上の利用分野】本発明は、入力パルスの数を計数する計数カウンタと、この計数カウンタの計数値が予め設定した複数の異なる設定値になったときに、対応した出力線に信号を出力するデコーダと、このデコーダの複数の出力信号のうちの1つを選択して計数カウンタへのリセット信号とする切換スイッチとを具備してなるN進カウンタに関するものである。
【0002】
【従来の技術】従来、この種のN進カウンタは図3に示すように構成されていた。すなわち、入力パルスの一例としてのクロック信号のパルス数を計数カウンタ10で計数し、その計数値をデコーダ12の入力側に出力し、計数値Nが予め設定した複数の異なる設定値N1、N2、N3、N4になったときに、デコーダ12の出力側の対応した出力線L1、L2、L3、L4にリセット用の信号R(例えばHレベルの信号)を出力し、切換スイッチ14で1つを選択して計数カウンタ10のCLR端子(クリア端子)に出力することによって、N進カウンタのNを設定値N1、N2、N3、N4のいずれかにしていた(すなわちN1、N2、N3、N4進カウンタのいずれかにしていた)。」(2頁1欄17行?38行)、
オ 「【0006】
【課題を解決するための手段】本発明は、入力パルスの数を計数する計数カウンタと、この計数カウンタの計数値をデコードすることによって、前記計数値が予め設定した複数の異なる設定値になったときに対応した出力線に信号を出力するデコーダと、このデコーダの複数の出力信号のうちの1つを選択して前記計数カウンタへのリセット信号とする切換スイッチとを具備してなるN進カウンタにおいて、前記デコーダを、前記計数カウンタの計数値をアドレスとし、そのアドレスが前記複数の設定値となるデータ領域に前記切換スイッチへの出力信号に対応したデータを予め記憶したメモリで形成してなることを特徴とするものである。」(2頁2欄17行?29行)が記載されている。

(4)当審の拒絶の理由に引用された特開平10-126252号公報(以下、「刊行物4」という。)には、
カ 「【0003】図4は、従来のタイマー装置の構成をブロック図にて示したものである。図4を参照すると、クロック44をカウントするカウンタ41と、カウンタ41のカウント値(カウント信号)43を入力し予め設定された所定時間を検出するデコーダ42と、を備えて構成されている。
【0004】カウンタ41は、必要とされる所定の周波数精度のクロック41でカウント動作し、カウント信号43をデコーダ42に出力する。デコーダ42では、入力されたカウント信号42をデコードし、例えば所定時間と一致したら、カウンタリセット信号41を出力して、カウンタ41のカウント値をリセットする。」(2頁1欄37行?48行)が記載されている。

3.対比
そこで、本件発明と引用発明とを対比すると、引用発明の「チャネル」、「周波数合成器」、「プログラマブルカウンタ8」、「プレスケーラ7」、「プログラマブルカウンタ8の分割比N」、「プログラマブル第二値A」及び「プレスケーラ7分割比k」は、本願発明の「チャンネル」、「シンセサイザ」、「プログラムカウンタ」、「プレスカラー」、「プログラムカウンタ値P」、「プログラムカウンタが選択されたS値」及び「プレスカラー除算値N」に相当する。
引用発明の「周波数分割器5」は、プレスケーラ7と、プログラマブルカウンタ8という除算回路を搭載しているといえるから、本願発明の「除算回路を搭載する装置」に相当し、また、引用発明の「プログラマブルカウンタ8の分割比N」及び「プレスケーラ7分割比k」は「周波数分割器5」の予め定めるべき設定値として含まれるものであるといえる。
引用発明の「第一比較器9」を用いて動作を行っている「プログラマブルカウンタ8」は、刊行物1の図面図2での出力f_(b)は出力パルスといえること、第一比較器9が、プログラマブルカウンタ8の現在値Cが所定のプログラマブル第一値Nに達したことを検出すると、プログラマブルカウンタ8を0にリセットする「リセット」信号13を発生するものであることから、プログラマブル第一値Nはプログラムカウンタ値Pに相当することを勘案すると、本願発明の「予め定められた状態で初期化されてP個のパルスまで整数カウントし、P個のパルスがカウントされたときに出力パルスを生成し、現在のカウント出力もまた出力するプログラムカウンタ」に相当する。
引用発明の「第二比較器10」は、プログラマブルカウンタの現在値Cが所定のプログラマブル第二値Aに達したことを検出すると、切り換え用の「係数制御」信号12を発生するものであるから、所定のプログラマブル第二値Aはプログラムカウンタが選択されたS値に相当することを勘案すると、プログラムカウンタの連続した現在のカウント出力のそれぞれを受取り、プログラムカウンタが選択されたS値以上である整数値を出力したとき信号を生成する手段といえる。また、本願発明の「デコーダ信号を生成するデコーダ」は上位概念化すると「信号を生成する手段」といえる。
引用発明の「プレスケーラ7」に関して、(1)「プレスケーラ7」が、kおよびk+1との一対の分割比で動作する種類のものであって、係数制御信号12の受信時に、高分割比k+1を低分割比kに切り換える手段11を含み、プレスケーラ7はプログラマブルカウンタがAに達するまでk+1で分割し、次に、プログラマブルカウンタがNに達するまでkで分割するものであること、(2)プレスケーラ7分割比kはプレスカラー除算値Nに相当することを勘案すると、N+1およびNの一方のみで分割、即ち除算しているといえること(N+1およびN以外では除算されていないこと。)、(3)刊行物1の図面図1図2での入出力関係を参酌すると、その入力はf_(s)であり、f_(s)は「周波数合成器」の出力であるから、「周波数合成器」の出力を受け取るものであること、(4)刊行物1の図面図1図2での入出力関係を参酌すると、その出力は、プログラマブルカウンタに入力するものであること、(5)出力は、2個の係数の出力を生じることから、一般に、二重モジュラス出力といわれ、この様なプレスケーラ自体も二重モジュラスプレスケーラと呼ばれるものであること、(6)その動作は、プレスケーラ7分割比kをNとすると、再スタートを繰り返すものであるといえ、また、再スタートの初期化のときに出力周波数を(N+1)で除算して出力を得、係数制御信号12が受取られると、次の再スタートの前に出力周波数を(N)で除算して出力を得るものであることから、引用発明の「プレスケーラ7」は、本願発明の「(N+1)および(N)の一方のみで除算し、シンセサイザ出力を受取り、再スタートの初期化のときに出力周波数を(N+1)で除算して二重モジュラス出力を得、生成した信号が受取られると、次の再スタートの前に出力周波数を(N)で除算して二重モジュラス出力を得、二重モジュラス出力がプログラムカウンタに入力される二重モジュラスプレスカラー回路」に相当する。
したがって、本願発明と引用発明は、「シンセサイザ内に除算回路を搭載する装置であって、さらに予め定められたプログラムカウンタ値Pおよびプレスカラー除算値Nを含んでいる装置において、予め定められた状態で初期化されてP個のパルスまで整数カウントし、P個のパルスがカウントされたときに出力パルスを生成し、現在のカウント出力もまた出力するプログラムカウンタと、プログラムカウンタの連続した現在のカウント出力のそれぞれを受取り、プログラムカウンタが選択されたS値以上である整数値を出力したとき信号を生成する手段と、(N+1)および(N)の一方のみで除算し、シンセサイザ出力を受取り、再スタートの初期化のときに出力周波数を(N+1)で除算して二重モジュラス出力を得、生成した信号が受取られると、次の再スタートの前に出力周波数を(N)で除算して二重モジュラス出力を得、二重モジュラス出力がプログラムカウンタに入力される二重モジュラスプレスカラー回路と、を含んでいる装置。」の点で一致し、以下の点1?3で相違する。
相違点1
本願発明の「シンセサイザ」は、「各チャンネルが複数の隣接した整数Sの1つとして識別可能である複数のチャンネルの1つに各出力周波数がそれぞれ対応する複数の出力周波数を出力することが可能なシンセサイザ」であるのに対して、引用発明は、「総合分割比Dを変化させるなどにより全無線チャネルをアドレスすることができる周波数合成器」であるが、「各チャンネルが複数の隣接した整数Sの1つとして識別可能である複数のチャンネルの1つに各出力周波数がそれぞれ対応する複数の出力周波数を出力することが可能なシンセサイザ」である点が記載されていない点。
相違点2
本願発明の「プログラムカウンタ」は、それ自体でプログラムカウンタ値Pの動作を行う構成としているのに対して、引用発明の「プログラマブルカウンタ8」は、「第一比較器9」を用いて、プログラム分割比Nの動作を行う構成としている点。
相違点3
本願発明の「信号を生成する手段」は、「デコーダ信号」を生成する「デコーダ」であるのに対して、引用発明の「信号を生成する手段」は、切り換え用の「係数制御」信号12を発生する「第二比較器10」である点。
そして、本願発明の「二重モジュラスプレスカラー回路」は、生成した信号として「デコーダ信号」を受け取るのに対し、引用発明の「プレスケーラ7」は、生成した信号として「係数制御」信号12を受け取る点

4.当審の判断
以下、相違点1?3について検討する。
相違点1について
引用発明は、「総合分割比Dを変化させるなどにより全無線チャネルをアドレスすることができる周波数合成器」であり、その総合分割比Dは、D=k×N+Aとなっており、設定されている整数kの他に整数Nと整数Aの可変操作により、周波数合成器は、複数のチャンネルの1つに各出力周波数がそれぞれ対応する複数の出力周波数を出力することを可能としたものといえる。そして該総合分割比Dの式を見れば明らかなように、隣接した各チャネルは、隣接した各整数Aにより特定されているといえ、複数の隣接した整数Aの1つとして識別可能である複数のチャンネルの1つに各出力周波数がそれぞれ対応するといえる。
そして、上述のように、所定のプログラマブル第二値Aはプログラムカウンタが選択されたS値に相当するといえる。
してみると、引用発明において、周波数合成器が「各チャンネルが複数の隣接した整数Sの1つとして識別可能である複数のチャンネルの1つに各出力周波数がそれぞれ対応する複数の出力周波数を出力することが可能としたことは、当業者が、容易に想到できたことである。

相違点2について
引用発明の「プログラマブルカウンタ8」は、「第一比較器9」を用いて、プログラム分割比Nの動作を行っているものであるが、当該技術分野において、プログラマブルカウンタ自体で、プログラム分割比Nの設定によりその動作を行う構成は、一般的な技術事項である。そして、プログラマブルカウンタが現在のカウント出力を出力させる構成は周知な技術事項である。
また、本件の場合、一般のプログラマブルカウンタと本願発明の「プログラムカウンタ」は同義であり、上述のとおりプログラム分割比Nはプログラムカウンタ値Pに相当するものである。
してみると、引用発明に上記一般的な技術事項、周知な技術事項を採用し、「プログラマブルカウンタ8」が、「第一比較器9」を用いて、プログラム分割比Nの動作を行う構成に代え、プログラムカウンタそれ自体でプログラムカウンタ値Pの動作を行う構成とすることは、当業者が、容易になし得たことである。

相違点3について
引用発明の「信号を生成する手段」は、切り換え用の「係数制御」信号12を発生する「第二比較器10」であって、「第二比較器10」は「プログラムカウンタの連続した現在のカウント出力のそれぞれを受取り、プログラムカウンタが選択されたS値以上である整数値を出力したとき信号を生成する手段」といえるのは上述したとおりである。
そして、当該技術分野において、カウンタの連続した現在のカウント出力のそれぞれを受取り、カウンタが所定の値である整数値を出力したとき信号を生成する構成として「デコーダ」を用いることは、周知な技術事項である(例えば、刊行物2?4参照。)。
さらに、「デコーダ」を用い、引用発明の場合などと同様に、カウンタの連続した現在のカウント出力が単調増加するもので、特定な値である整数値以上である整数値を出力したときに信号を生成する場合には、慣用手段である「出力側にフリップフロップなどを介在させる」技術などを採用すれば良いことは、明らかである。また、デコーダを採用する際、デコーダが1つのみの整数値を検出するようにすることは普通のことであり、複数の整数値を検出するために複数の検出器であるデコーダを用いることは,例えば刊行物4に見られるように一般的なことである。
なお、引用発明において、当業者が、「第二比較器10」の機能に着目して、デコーダと同様な機能をしていることに鑑み、この機能を「デコーダ」と呼称することは、適宜なし得ることである。
してみると、引用発明に上記周知な技術事項を採用し、「信号を生成する手段」を「デコーダ信号」を生成する「デコーダ」とすることは、当業者が、容易になし得たことである。
そして、「信号を生成する手段」を「デコーダ信号」を生成する「デコーダ」とするに際して、引用発明の「プレスケーラ7」が、生成した信号として「デコーダ信号」を受け取ることとすることは、当業者が普通に採用する単なる設計事項に過ぎないといえる。

5.むすび
以上のとおり、本願発明は、刊行物1?4に記載された発明に基づき当業者が容易に発明することができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
したがって、本願は、他の請求項に記載された発明について検討するまでもなく、拒絶されるべきものである。
よって、結論のとおり審決する 。
 
審理終結日 2009-06-04 
結審通知日 2009-06-09 
審決日 2009-06-22 
出願番号 特願2002-553309(P2002-553309)
審決分類 P 1 8・ 121- WZ (H03L)
最終処分 不成立  
前審関与審査官 上田 智志甲斐 哲雄  
特許庁審判長 田口 英雄
特許庁審判官 小曳 満昭
菅原 浩二
発明の名称 ロック検出器、ロックアルゴリズム、拡張された範囲のVCOおよび簡単化された二重モジュラス除算器を備えたシンセサイザ  
代理人 河野 哲  
代理人 鈴江 武彦  
代理人 福原 淑弘  
代理人 蔵田 昌俊  
代理人 村松 貞男  
代理人 風間 鉄也  
代理人 橋本 良郎  
代理人 中村 誠  
代理人 峰 隆司  
代理人 白根 俊郎  

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