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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1207196
審判番号 不服2007-15245  
総通号数 121 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-01-29 
種別 拒絶査定不服の審決 
審判請求日 2007-05-29 
確定日 2009-11-10 
事件の表示 平成8年特許願第188860号「シングル・エンド転送回路」拒絶査定不服審判事件〔平成9年1月17日出願公開,特開平9-17177〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1.手続の経緯
本願は,平成8年6月28日の出願(パリ条約による優先権主張1995年6月30日,米国)であって,平成19年1月31日付けで拒絶査定がなされ,これに対して同年5月29日に拒絶査定に対する審判請求がなされたものである。

第2.本願発明について
本願の請求項1?13に係る発明は,平成18年7月24日付けの手続補正により補正された明細書及び図面の記載からみて,その特許請求の範囲の請求項1?13に記載された事項により特定されるものであり,その内の請求項4に係る発明(以下,「本願発明」という。)は,以下のとおりのものと認める。
「【請求項4】 複数のダイナミック・メモリ・セルを有するダイナミック・メモリ・アレイと,
複数のスタティック・メモリ・セルを有するスタティック・メモリと,
前記スタティック・メモリと前記ダイナミック・メモリ・アレイとに結合された複数の単一転送線であって,各単一転送線が前記複数のダイナミック・メモリ・セルのうちの1つのセルと前記複数のスタティック・メモリ・セルのうちの1つのセルとの間でデータを転送する複数の単一転送線と,
前記複数の単一転送線に接続され,該複数の単一転送線を所定の電圧レベルに荷電するプリチャージ回路と,
前記複数のスタティック・メモリ・セルに接続され,該複数のスタティック・メモリ・セルを所定の電圧レベルに平衡させる平衡回路と,を有することを特徴とする集積メモリ回路。」
なお,本願の請求項4には,「前記スタティック・メモリと前記ダイナミック・メモリとに結合された複数の単一転送線であって,」と記載されているが,これが「前記スタティック・メモリと前記ダイナミック・メモリ・アレイとに結合された複数の単一転送線であって,」の誤記であることは文脈上明らかであるから,本願発明を上記のように認定した。

第3.刊行物に記載された発明
1.特開平5-159567号公報
(1)原査定の拒絶の理由に引用された特開平5-159567号公報(平成5年6月25日出願公開,以下,「刊行物1」という。)には,次の記載がある。
ア 「【0001】
【産業上の利用分野】この発明は,ランダムにアクセス可能なランダムアクセスメモリとシーケンシャルにアクセス可能なシーケンシャルアクセスメモリとを備えるデュアルポートメモリに関し,特にデュアルポートメモリにおけるデータ転送方法の改良に関する。」
イ 図3を参照して,「【0107】メモリアレイブロック1100bは,複数のワード線111,それらのワード線111に交差する複数のビット線112,およびそれらの交点に設けられるダイナミック型メモリセル110を含む。隣接する2つのビット線112がビット線対を構成する。複数のビット線対に対応して複数の転送用ビット線2000が設けられる。
【0108】一方,シリアルレジスタ1300は,メモリアレイブロック1100b内の複数のビット線対に対応して,複数のスタティック型メモリセル(データレジスタ)310を含む。」
ウ 図3を参照して,「【0112】シリアルレジスタ1300の各メモリセル310は,転送スイッチ210を介して対応する転送用ビット線2000に接続される。各転送用ビット線2000は,転送スイッチ220を介して対応するセンスアンプ120のセンスノードNS1に接続される。
【0113】また,メモリアレイブロック1100b内の各ビット線対111,111は選択スイッチ130,130を介して対応するセンスアンプ120のセンスノードNS1,NS2に接続される。一方,メモリアレイブロック1100a(図3には図示せず)内の各ビット線対112,112は,選択スイッチ140,140を介して対応するセンスアンプ120のセンスノードNS1,NS2に接続される。」
エ 「【0122】また,転送用ビット線2000はプリチャージ信号2010により予め電源電位Vccの2分の1のレベルにプリチャージされている。それにより,転送スイッチ220がオンした時に,転送用ビット線2000の容量に蓄積された電荷の放電によるセンスアンプ120の誤動作が防止される。」
(2)上記(1)アによれば,刊行物1に記載された発明は,「デュアルポートメモリ」であって,集積されたメモリ回路であることは明らかであるから,「集積メモリ回路」に関するものである。
(3)上記(1)イによれば,刊行物1には,メモリアレイブロック1100bが,複数のワード線111,それらのワード線111に交差する複数のビット線112,及びそれらの交点に設けられるダイナミック型メモリセル110を含むことが記載されているから,複数のダイナミック型メモリセル110を有するメモリアレイブロック1100bが開示されている。
(4)上記(1)イによれば,刊行物1には,シリアルレジスタ1300が,複数のスタティック型メモリセル(データレジスタ)310を含むことが記載されているから,複数のスタティック型メモリセル(データレジスタ)310を有するシリアルレジスタ1300が開示されている。
(5)上記(1)イによれば,刊行物1には,複数のビット線対に対応して複数の転送用ビット線2000が設けられ,シリアルレジスタ1300は,メモリアレイブロック1100b内の複数のビット線対に対応して,複数のスタティック型メモリセル(データレジスタ)310を含むことが記載されているから,ビット線対を介して,シリアルレジスタ1300とメモリアレイブロック1100bとに結合された複数の転送用ビット線2000が開示されている。また,上記(1)ウによれば,刊行物1には,シリアルレジスタ1300の各メモリセル310は転送用ビット線2000に接続され,各転送用ビット線2000は対応するセンスアンプ120のセンスノードNS1に接続され,メモリアレイブロック1100b内の各ビット線対111,111は対応するセンスアンプ120のセンスノードNS1,NS2に接続されることが記載されているから,センスノードNS1,NS2とビット線対を介して,各転送用ビット線2000が複数のダイナミック型メモリセル110のうちの1つのセルと複数のスタティック型メモリセル(データレジスタ)310のうちの1つのセルとの間でデータを転送することが開示されている。
(6)上記(1)エ及び図3によれば,刊行物1には,プリチャージ信号2010を受けたトランジスタにより,転送用ビット線2000が予め電源電位Vccの2分の1のレベルにプリチャージされることが記載されているから,複数の転送用ビット線2000に接続され,プリチャージ信号2010を受けて,複数の転送用ビット線2000を電源電位Vccの2分の1のレベルにプリチャージするトランジスタが開示されている。
(7)よって,刊行物1には,以下の発明が記載されている。
「複数のダイナミック型メモリセル110を有するメモリアレイブロック1100bと,
複数のスタティック型メモリセル(データレジスタ)310を有するシリアルレジスタ1300と,
シリアルレジスタ1300とメモリアレイブロック1100bとに結合された複数の転送用ビット線2000であって,各転送用ビット線2000が複数のダイナミック型メモリセル110のうちの1つのセルと複数のスタティック型メモリセル(データレジスタ)310のうちの1つのセルとの間でデータを転送する複数の転送用ビット線2000と,
複数の転送用ビット線2000に接続され,プリチャージ信号2010を受けて,複数の転送用ビット線2000を電源電位Vccの2分の1のレベルにプリチャージするトランジスタと,
を有することを特徴とする集積メモリ回路。」

2.特開平5-89675号公報
(1)原査定の拒絶の理由に引用された特開平5-89675号公報(平成5年4月9日出願公開,以下,「刊行物2」という。)には,次の記載がある。
ア 「【0001】
【産業上の利用分野】本発明は半導体記憶装置に関し,特に,装置内におけるデータ転送動作に関する。
【0002】
【従来の技術】一般的に半導体記憶装置(以下メモリーと略す)は,外部よりあたえられた任意のアドレスに応じてメモリーセルを選択し,その情報を読み出しまたは書き込み動作を行う。これらランダムアクセスを行うメモリーに対して,近年,シリアルアクセスを行うメモリーが,用途に応じて開発されている。例としては,FIFOと呼ばれるシリアルアクセス専用メモリー,またランダムアクセスメモリーとシリアルアクセス機能を同一装置上に有するデュアルポートメモリーなどがある。
【0003】これらのメモリーは,複数のメモリーセルを一括して読み出し増幅した後,一括してシリアル読み出し部へ転送し,シリアルアクセスを行う。この転送動作を一般にデータ転送と呼ぶ。図3にこのようなメモリーのブロック図を示す。」
イ 「【0004】ワード線により選択された複数のメモリーセルは,同数のセンスアンプSAoからSAnにより一括して読み出され増幅される。このセンスアンプとデータ保持が可能なデータレジスタはデータ転送ゲート(以下DTGと略す)により接続され,DTGが開くとセンスアンプ(以下SAと略す)のデータがデータレジスタ(以下DRと略す)へ伝達される。これが一般的な,データ転送動作である。なお,DRはシリアル選択を行うシリアルデコーダーによりシリアルバスに接続されシリアルに読み出される。」
ウ 「【0013】
【実施例】次に本発明について図面を参照して説明する。図1は本発明の一実施例のDT回路を有するメモリーの回路図である。1はメモリーセル部であり一般的なランダムアクセスメモリーと同様にSAにより一括して読み出される。3はDTGであり4はDTGを制御する信号DT1であり,電源切断型のDR(電源切断Tr8,9とF/F7により構成される)と接続される。このDRの電源切断制御信号としてPCP1,PCN1とPCP2,PCN2(図中それぞれ10,11と12,13)が入力される。
【0014】さらに,DRの平衡のためにTr5が接続され,その制御信号BAL(図中6)が入力される。
【0015】このようなDT回路においてその動作を図2タイミング波形を用いて説明する。DT動作が時刻t0より開始されるものとする。まずBAL,PCP1,PCN1,PCP2,PCN2が変化する。すなわち,DRの電源が一勢に全台数がOFFされる。またBALがONすることにより,D1,D2またはD3,D4が,電位的に中間電位に平衡する。この時DRは電源OFFであるので,電流は電源へは流れない。
【0016】次にBALがOFFしDTGがONしてDT動作が開始される(図中時刻t1 )。DRは中間電位であるので,DTGがONと同時にSAの情報がDR側へ伝達されだす。図2中D1 D2,D3 D4にこの時の状況が示されている。
【0017】伝達スピードはSA側の容量,SAの駆動能力とDR側の時定数により定まる。DR平衡状態からDTになっているのでわずかな差電位がD1,D2,またはD3,D4につけば,DTの動作は完了したことになる。なぜならDRはF/Fで構成されているからである。この時点で,DRに電源が投入,すなわち,PCP1,PCN1がONする。」
エ 「【符号の説明】
3,16 DTG
5 平衡用Tr
8,9 電源切断Tr
7 F/F
10,11 PCP1,PCN1
12,13 PCP2,PCN2」
(2)上記(1)ウによれば,刊行物2には,データレジスタDRがF/F7で構成されていることが記載されているから,刊行物2のデータレジスタDRがスタティック・メモリ・セルであることは,明らかである。
(3)上記(1)ウによれば,刊行物2には,データレジスタDRの平衡のために,制御信号BALが入力される平衡用Tr5と電源切断Tr8,9が接続され,データレジスタDRの電源がOFFされて制御信号BALがONすることにより,D1,D2又はD3,D4が,電位的に中間電位に平衡され,データ転送ゲートDTG3がONと同時にセンスアンプSAの情報がデータレジスタDR側へ伝達され,この時点でデータレジスタDRに電源が投入されることが記載されているから,データレジスタDRに接続され,データレジスタDRを中間電位に平衡させる平衡用Tr5と電源切断Tr8,9が開示されている。
(4)したがって,中間電位が所定の電圧レベルであり,また,平衡用Tr5と電源切断Tr8,9からなる回路が平衡回路に相当することは明らかであるから,刊行物2には,「スタティック・メモリ・セルに接続され,スタティック・メモリ・セルを所定の電圧レベルに平衡させる平衡回路」が記載されている。

第4.本願発明と刊行物1に記載された発明との対比
(1)刊行物1に記載された発明の「複数のダイナミック型メモリセル110を有するメモリアレイブロック1100b」は,本願発明の「複数のダイナミック・メモリ・セルを有するダイナミック・メモリ・アレイ」に相当する。
(2)刊行物1に記載された発明の「複数のスタティック型メモリセル(データレジスタ)310を有するシリアルレジスタ1300」は,本願発明の「複数のスタティック・メモリ・セルを有するスタティック・メモリ」に相当する。
(3)刊行物1に記載された発明の「転送用ビット線2000」は,図3を参照すると,単一の線で複数のダイナミック型メモリセル110のうちの1つのセルと,複数のスタティック型メモリセル(データレジスタ)310のうちの1つのスタティック型メモリセル(データレジスタ)310とを結んでいるから,本願発明の「単一転送線」に対応する。そうすると,刊行物1に記載された発明の「シリアルレジスタ1300とメモリアレイブロック1100bとに結合された複数の転送用ビット線2000であって,各転送用ビット線2000が複数のダイナミック型メモリセル110のうちの1つのセルと複数のスタティック型メモリセル(データレジスタ)310のうちの1つのセルとの間でデータを転送する複数の転送用ビット線2000」は,本願発明の「前記スタティック・メモリと前記ダイナミック・メモリとに結合された複数の単一転送線であって,各単一転送線が前記複数のダイナミック・メモリ・セルのうちの1つのセルと前記複数のスタティック・メモリ・セルのうちの1つのセルとの間でデータを転送する複数の単一転送線」に相当する。
(4)刊行物1に記載された発明の「電源電位Vccの2分の1のレベル」が,所定の電圧レベルであることは明らかであるから,刊行物1に記載された発明の「複数の転送用ビット線2000に接続され,プリチャージ信号2010を受けて,複数の転送用ビット線2000を電源電位Vccの2分の1のレベルにプリチャージするトランジスタ」は,本願発明の「前記複数の単一転送線に接続され,該複数の単一転送線を所定の電圧レベルに荷電するプリチャージ回路」に相当する。
(5)以上のことを踏まえると,本願発明と刊行物1に記載された発明とは,
「複数のダイナミック・メモリ・セルを有するダイナミック・メモリ・アレイと,
複数のスタティック・メモリ・セルを有するスタティック・メモリと,
前記スタティック・メモリと前記ダイナミック・メモリ・アレイとに結合された複数の単一転送線であって,各単一転送線が前記複数のダイナミック・メモリ・セルのうちの1つのセルと前記複数のスタティック・メモリ・セルのうちの1つのセルとの間でデータを転送する複数の単一転送線と,
前記複数の単一転送線に接続され,該複数の単一転送線を所定の電圧レベルに荷電するプリチャージ回路と,
を有することを特徴とする集積メモリ回路。」
である点で一致し,次の点で相違する。
相違点:本願発明は,「前記複数のスタティック・メモリ・セルに接続され,該複数のスタティック・メモリ・セルを所定の電圧レベルに平衡させる平衡回路」を有するのに対して,刊行物1に記載された発明では,複数のスタティック型メモリセル(データレジスタ)310に,そのような平衡回路が接続されていない点。

第5.当審の判断
(1)「スタティック・メモリ・セルに接続され,スタティック・メモリ・セルを所定の電圧レベルに平衡させる平衡回路」は,刊行物2に記載されているように従来行われている技術事項である。そうすると,刊行物1及び刊行物2は共に,デュアルポートメモリにおけるデータ転送に関するものであるから(上記第3.の1.(1)ア及び2.(1)アの記載参照),刊行物2に記載された技術事項である「スタティック・メモリ・セルに接続され,スタティック・メモリ・セルを所定の電圧レベルに平衡させる平衡回路」を,刊行物1に記載された発明の「複数のスタティック型メモリセル(データレジスタ)310」に適用し,複数のスタティック型メモリセル(データレジスタ)310に接続され,複数のスタティック型メモリセル(データレジスタ)310を所定の電圧レベルに平衡させる平衡回路を設ける構成とすることは,当業者が容易になし得ることである。
(2)また,本願明細書に,高速な読取り転送動作を実現するという本願発明の効果については,次の記載がある。
「【0031】スタティック・メモリ・セルに記憶されているデータを上書きするために,pセンス増幅器がかなりの電流を受けることがわかる。図4に示すスタティック・メモリ平衡回路によって,ダイナミック・メモリ・セルからスタティック・メモリ・セルへの読取り転送を行うために使用される電流が少なくなる。スタティック・メモリ・セルに平衡回路を付加し,スイッチ可能なより低い基準電圧を供給することによって,読取り転送動作の前にスタティック・メモリを平衡させることができる。
【0032】図4の集積回路は,図2を参照して前述したように,ダイナミック・メモリとセンス増幅器を有する。しかし,スタティック・メモリ・セル201は,平衡トランジスタ202を備え,そのソースがノード204に接続され,ドレインがノード206に接続されている。平衡トランジスタは,SAM EQ線に接続されたゲートを有する。・・・
【0033】平衡回路によって,ダイナミック・メモリからの新しいデータの転送が行われる前にスタティック・メモリ・セルを非アクティブにし,平衡することができ,次にディジット線を介してスタティック・メモリ・セルにデータが結合された後で再びアクティブにすることができる。従来の読取り転送動作よりも高速な読取り転送動作を実現することができる。さらに,PLatchとNLatchがいつアクティブにされるかに関するダイナミック・メモリ・センス動作において,読取り転送をより早い時点で行うことができる。また,平衡回路によって,RAS*サイクルを短縮することによって,ダイナミック・メモリのライトバックがより早く行われるようにすることができ,したがってリフレッシュ減損なしにダイナミック・メモリのプリチャージを早く行われるようにすることができる。・・・
【0034】図5を参照して,平衡回路を使用した読取り転送動作時のスタティック・メモリのタイミングについて説明する。それぞれSAM 0及びSAM 0*と呼ぶスタティック・メモリ・セル・ノード204及び206が,相反する状態にラッチされる。読取り転送を行うには,SW線を上げて,プルアップ・トランジスタ216をディスエーブルする。それと同時に,SELT*ノードがローになり,トランジスタ212及び214を接地から切断する。次に,SAM EQ線がハイになり,トランジスタ208及び202をアクティブにする。それによってSAM 0とSAM 0*がトランジスタ212及び214を介してVcc/2に等化される。SAM EQがローになり,PASS線がハイになって,ダイナミック・メモリがスタティック・メモリ・セルに接続される。・・・」
この記載によれば,高速な読取り転送動作を実現するという本願発明の効果は,専ら,平衡回路によって,新しいデータの転送が行われる前にスタティック・メモリ・セルを非アクティブにして平衡し,次にディジット線を介してスタティック・メモリ・セルにデータが結合された後で再びアクティブにすることに起因するものである。これに対し,刊行物2に,データレジスタDRの電源がOFFされて制御信号BALがONすることにより,D1,D2又はD3,D4が,電位的に中間電位に平衡され,データ転送ゲートDTG3がONと同時にセンスアンプSAの情報がデータレジスタDR側へ伝達され,この時点でデータレジスタDRに電源が投入されることが記載されていることは,前示の第3.2.(3)のとおりである。そうすると,刊行物2においても,平衡用Tr5と電源切断Tr8,9からなる平衡回路によって,新しい情報の転送が行われる前にデータレジスタDRを非アクティブにして平衡し,次にD1?D4を介してデータレジスタDRに情報が結合された後で再びアクティブにすることが開示されているのであるから,刊行物2に記載された技術事項を刊行物1に記載された発明に適用し,複数のスタティック型メモリセル(データレジスタ)310に接続され,複数のスタティック型メモリセル(データレジスタ)310を所定の電圧レベルに平衡させる平衡回路を設ける構成とすることにより,本願発明と同様な,高速な読取り転送動作を実現するという効果が得られることは,明らかである。したがって,高速な読取り転送動作を実現するという本願発明の効果は,当業者であれば容易に予測することができる程度のものであって,格別の顕著なものとはいうことはできない。

第6.むすび
以上検討したとおり,本願発明は,刊行物1に記載された発明及び刊行物2に記載されている技術事項に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
以上のとおりであるから,本願は,他の請求項に係る発明について審理するまでもなく,拒絶すべきものである。
よって,結論のとおり審決する。
 
審理終結日 2009-06-01 
結審通知日 2009-06-09 
審決日 2009-06-22 
出願番号 特願平8-188860
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 廣瀬 文雄
特許庁審判官 北島 健次
加藤 俊哉
発明の名称 シングル・エンド転送回路  
代理人 大橋 邦彦  

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