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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1207419
審判番号 不服2008-26481  
総通号数 121 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-01-29 
種別 拒絶査定不服の審決 
審判請求日 2008-10-15 
確定日 2009-11-18 
事件の表示 平成8年特許願第108687号「集積半導体回路」拒絶査定不服審判事件〔平成8年12月3日出願公開,特開平8-321586〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,平成8年4月5日(パリ条約による優先権主張1995年4月6日,オーストリア)の出願であって,平成18年5月31日付け及び平成20年4月14日付けで手続補正がなされ,平成20年7月11日付けで拒絶査定がなされ,これに対して,同年10月15日に拒絶査定不服審判が請求されたものである。

第2 本願発明について
1.本願発明
本願の請求項1?5に係る発明は,平成20年4月14日付けの手続補正により補正された明細書及び図面の記載からみて,その特許請求の範囲の請求項1?5に記載された事項により特定されるとおりのものであり,その内の請求項1に係る発明(以下,「本願発明」という。)は,次のとおりのものである。
「【請求項1】 作動中に半導体回路の第1の供給電位(VSS‐i)を導く複数個の第1の電位母線(P1‐i)と,
作動中に半導体回路の第2の供給電位(VCC‐i)を導く複数個の第2の電位母線(P2‐i)と,
半導体基板(Sub)上に形成されており,電圧を供給するためにそれぞれ第1の電位母線の1つと第2の電位母線の1つとの間に接続されている複数個の回路部分(Si)と,
半導体基板(Sub)上に形成されており,各々回路部分(Si)に対応付けられており,回路部分(Si)の作動中に各回路部分(Si)に対する各々の入力または出力信号を与えられている複数の接続個所(PAD‐ij)と,
各々接続箇所(PAD‐ij)の1つに対応付けられており,かつ半導体基板(Sub)上に形成されており,入力側で各回路部分の付設の接続個所(PAD‐ij)と,また出力側で各回路部分と各々接続されている複数の過電圧保護回路(ESD‐i)と
を有する集積半導体回路において,
各保護回路(ESD‐i)が各々過電圧を導き出す役割をする放電経路(EP)を有し,この放電経路(EP)が作動中に回路部分(Si)のすべての接続個所(PAD‐ij)に対して共通の基準電位(VESD)を導く集合電位母線(P‐ESD)と結ばれており,
集合電位母線(P‐ESD)が各々少なくとも1つのダイオード装置(D1,D2)を介して第1および第2の電位母線(P1‐i,P2‐i)と接続されており,この際複数のダイオード装置(D1,D2)は,それらのアノードが各々集合電位母線(P‐ESD)に接続されていることを特徴とする集積半導体回路。」

2.刊行物の記載
原査定の拒絶の理由において引用された特開平7-86510号公報(平成7年3月31日出願公開,以下,「刊行物」という。)には,次の記載がある。
(1)「【0001】
【産業上の利用分野】本発明は半導体装置に関し,特に半導体集積回路の静電破壊保護に関する。」
(2)図1を参照して,「【0027】図1は本発明の一実施例を示す回路図である。この図1では本発明の一実施例を基板電位がグランド電位であるCMOS回路の入出力保護に適用した例を示している。
【0028】すなわち,入力端子11から入力される信号は入力抵抗7を経由し,PMOSとNMOSとで形成されるインバータ5のゲートに入力される。Vcc端子10及びグランド(Gnd)端子12はインバータ5や内部回路4に夫々電源電位あるいはグランド電位を供給する端子である。また,入力端子11はMOSトランジスタ8を介してグランド端子12に接続されている。
【0029】出力端子14はゲート電位を内部回路4によって駆動されるPMOSとNMOSとで形成される出力トランジスタ6の出力に接続されている。通常,出力端子14は瞬時的に大きな電流を流すので,ノイズ等の影響を排除するためにこれに接続される電源電位及びグランド電位を,内部回路4用の電源電位及びグランド電位とは別に設けたVccQ端子13及びGndQ端子15から供給している。
【0030】上記のような回路構成をとる集積回路において,各端子近傍を通る共通放電線1を設け,グランド端子12,16,……を除く各端子を電圧クランプ素子2-i(i=1,2,3,4,5,……,m)及びダイオード3-iの並列素子によって共通放電線1に接続している。
【0031】共通放電線1は図示せぬチップの最外周(スクライブ線部)に設けられ,半導体基板(図示せず)に接続されている配線(以下スクライブ配線とする)と兼用となっている。」
(3)図2を参照して,「【0033】図2は本発明の一実施例の動作を説明するための図である。図2(a)はグランド端子12,16,……を除く任意の端子1a,1b間に静電パルスが印加された場合を示し,図2(b)はグランド端子1gと端子1aとの間に静電パルスが印加された場合を示している。
【0034】図2(a)において,例えば端子1aに正極の静電パルスがかかり,端子1bに負極の静電パルスがかかった場合,端子1aに印加された静電パルスは,電圧クランプ素子2-a→共通放電線1→ダイオード3-bという経路を経て端子1bに放電される。
【0035】逆に,端子1bに正極の静電パルスがかかった場合,端子1bに印加された静電パルスは,電圧クランプ素子2-b→共通放電線1→ダイオード3-aという経路を経て端子1aに放電される。
【0036】また,図2(b)においてはグランド端子1gが共通放電線1に直接つながっているので,端子1aに正極の静電パルスが印加された場合,端子1aに印加された静電パルスは,電圧クランプ素子2-a→共通放電線1という経路を経てグランド端子1gに放電される。
【0037】端子1aに負極の静電パルスが印加された場合,端子1aに印加された静電パルスは,ダイオード3-a→共通放電線1→グランド端子1gという経路で放電される。
【0038】つまり,任意の端子間に任意の極性の静電パルスが印加された場合に対して夫々放電経路が決定しており,多くとも電圧クランプ素子1個と順方向のダイオード素子1個とによって放電される。」
(4)図1を参照して,「【0045】この状態で,任意の端子が接地金属に触れるなどして上記の電荷が急速に流出あるいは流入する場合について考える。例えば,入力端子11から放電する場合,内部回路4の電源線(Vcc端子10に接続された電源線)に蓄えられた電荷は電圧クランプ素子2-1と順方向のダイオード3-2との直列回路を経由して入力端子11から放電される。
【0046】また,内部回路4のアースライン(グランド端子12に接続されたアースライン)に蓄えられた電荷は順方向のダイオード3-2を経由して入力端子11から放電される。」
(5)図1を参照して,「【0056】上述した保護技術では半導体基板の電位がグランド電位の例であるため,グランド端子をスクライブ配線1に直接接続している。しかしながら,半導体基板の電位をグランド電位とは異なる電位発生回路に接続する場合でも,グランド端子も他の端子と同様に,電圧クランプ素子とダイオードとによってスクライブ配線1に接続すればよい。
【0057】このように,半導体基体上のVcc端子10,入力端子11,VccQ端子13,出力端子14,GndQ端子15,……,端子1n各々に共通に接続される共通放電線1を上記の端子各々の近傍を通るように配設し,グランド端子12,16,……を除く上記の各端子を電圧クランプ素子2-1?2-m及びダイオード3-1?3-mからなる保護素子で共通放電線1に接続して上記の各端子を静電破壊から保護することによって,多くとも端子の数の保護素子を形成することで任意の端子間に印加された任意の極性の静電パルスを放電させることができ,内部回路4にかかる電圧を保護素子のクランプ電圧までに抑えることができる。よって,チップ面積を増大させることなく,極めて静電破壊耐量の高い半導体集積回路を得ることができる。」

3.刊行物に記載された発明
(1)上記2.(1)によれば,刊行物に記載された発明は,半導体集積回路の静電破壊保護を行う「半導体装置」であるから,「集積半導体回路」に関するものである。
(2)上記2.(4)によれば,刊行物には,内部回路4が,Vcc端子10に接続された電源線と,Gnd端子12に接続されたアースラインに接続されていることが記載されている。そして,上記2.(2)によれば,刊行物には,Vcc端子10及びGnd端子12はインバータ5や内部回路4に夫々電源電位あるいはグランド電位を供給する端子であり,また,出力トランジスタ6に接続される電源電位及びグランド電位を,内部回路4用の電源電位及びグランド電位とは別に設けたVccQ端子13及びGndQ端子15から供給することが記載されている。したがって,電源線及びアースラインが,作動中に半導体回路の電位を供給するものであることは明らかであるから,刊行物には,作動中に半導体回路のグランド電位を供給する,Gnd端子12に接続されたアースライン及びGndQ端子15に接続されたアースラインと,作動中に半導体回路の電源電位を供給する,Vcc端子10に接続された電源線及びVccQ端子13に接続された電源線が開示されている。さらに,インバータ5及び出力トランジスタ6が,半導体基板上に形成されていることは明らかであるから,刊行物には,半導体基板上に形成されており,電圧を供給するために,Gnd端子12に接続されたアースラインとVcc端子10に接続された電源線との間に接続されたインバータ5と,GndQ端子15に接続されたアースラインとVccQ端子13に接続された電源線との間に接続された出力トランジスタ6が開示されている。
(3)上記2.(2)によれば,刊行物には,入力端子11から入力される信号はインバータ5のゲートに入力され,出力端子14は出力トランジスタ6の出力に接続されていることが記載されている。したがって,入力端子11及び出力端子14は,ともに半導体基板上に形成されており,また,インバータ5及び出力トランジスタ6の作動中に入力又は出力信号を与えられていることは明らかであるから,刊行物には,半導体基板上に形成されており,インバータ5に対応付けられ,インバータ5の動作中にインバータ5に対する入力信号を与えられる入力端子11と,出力トランジスタ6に対応付けられ,出力トランジスタ6の動作中に出力トランジスタ6に対する出力信号を与えられる出力端子14が開示されている。
(4)図1には,電圧クランプ素子2-2及びダイオード3-2の並列素子が,入力端子11に接続され,さらに入力端子11及び配線を介してインバータ5と接続されていること,また,電圧クランプ素子2-4及びダイオード3-4の並列素子が,出力端子14に接続され,さらに出力端子14及び配線を介して出力トランジスタ6と接続されていることが図示されている。そして,上記2.(5)によれば,刊行物には,各端子を電圧クランプ素子2-1?2-m及びダイオード3-1?3-mからなる保護素子で共通放電線1に接続して,静電破壊から保護することが記載されている。そうすると,電圧クランプ素子2-i及びダイオード3-iの並列素子が半導体基板上に形成されていることは明らかであるから,刊行物には,入力端子11に対応付けられており,かつ半導体基板上に形成されており,インバータ5に付設された入力端子11と,また入力端子11及び配線を介してインバータ5と各々接続され,静電破壊から保護する電圧クランプ素子2-2及びダイオード3-2の並列素子と,出力端子14に対応付けられており,かつ半導体基板上に形成されており,出力トランジスタ6に付設された出力端子14と,また出力端子14及び配線を介して出力トランジスタ6と各々接続され,静電破壊から保護する電圧クランプ素子2-4及びダイオード3-4の並列素子が開示されている。
(5)上記2.(2)及び(3)によれば,刊行物には,各端子近傍を通る共通放電線1を設け,各端子を電圧クランプ素子2-i及びダイオード3-iの並列素子によって共通放電線1に接続し,任意の端子間に任意の極性の静電パルスが印加された場合に対して夫々放電経路が決定しており,多くとも電圧クランプ素子1個と順方向のダイオード素子1個とによって放電されることが記載されている。また,上記2.(2)及び(5)によれば,刊行物には,共通放電線1は半導体基板に接続されているスクライブ配線と兼用とし,半導体基板の電位をグランド電位とは異なる電位発生回路に接続する場合も記載されている。そうすると,放電経路が作動中にグランド電位とは異なる電位を供給する共通放電線1に接続されていることは明らかであり,また,上記(4)によれば,刊行物に,電圧クランプ素子2-2及びダイオード3-2の並列素子が,インバータ5に付設された入力端子11と,また入力端子11及び配線を介してインバータ5と各々接続され,電圧クランプ素子2-4及びダイオード3-4の並列素子が,出力トランジスタ6に付設された出力端子14と,また出力端子14及び配線を介して出力トランジスタ6と各々接続されていることが開示されているのであるから,刊行物には,電圧クランプ素子2-2及びダイオード3-2の並列素子と電圧クランプ素子2-4及びダイオード3-4の並列素子が,静電パルスに対する放電経路を決定し,放電経路が作動中にインバータ5の入力端子11と出力トランジスタ6の出力端子14に対して共通の,グランド電位とは異なる電位を供給する共通放電線1に接続されていることが開示されている。
(6)上記2.(2)によれば,刊行物には,グランド端子を除く各端子を電圧クランプ素子2-i及びダイオード3-iの並列素子によって共通放電線1に接続することが記載され,また,図1には,Vcc端子10,VccQ端子13,GndQ端子15に接続された電圧クランプ素子2-i及びダイオード3-i(i=1,3,5)の並列素子が,それぞれ電圧クランプ素子2-iのエミッタ側,ダイオード3-iのアノード側で共通放電線1に接続されていることが図示されている。そして,上記2.(5)によれば,刊行物には,半導体基板の電位をグランド電位とは異なる電位発生回路に接続する場合には,グランド端子も他の端子と同様に,電圧クランプ素子とダイオードとによってスクライブ配線1(すなわち,共通放電線1)に接続すればよいことも記載されており,Gnd端子12が,他の端子と同様にダイオード3-iによって共通放電線1に接続された場合には,当然にダイオード3-iのアノード側で共通放電線1に接続されるものと認められる。したがって,刊行物には,共通放電線1が各々ダイオード3-iを介して,Gnd端子12に接続されたアースライン,GndQ端子15に接続されたアースライン,Vcc端子10に接続された電源線及びVccQ端子13に接続された電源線と接続されており,この際ダイオード3-iは,それらのアノードが各々共通放電線1に接続されていることが開示されている。
(7)よって,刊行物には,以下の発明が記載されている。
「作動中に半導体回路のグランド電位を供給する,Gnd端子12に接続されたアースライン及びGndQ端子15に接続されたアースラインと,
作動中に半導体回路の電源電位を供給する,Vcc端子10に接続された電源線及びVccQ端子13に接続された電源線と,
半導体基板上に形成されており,電圧を供給するために,Gnd端子12に接続されたアースラインとVcc端子10に接続された電源線との間に接続されたインバータ5と,GndQ端子15に接続されたアースラインとVccQ端子13に接続された電源線との間に接続された出力トランジスタ6と,
半導体基板上に形成されており,インバータ5に対応付けられ,インバータ5の動作中にインバータ5に対する入力信号を与えられる入力端子11と,出力トランジスタ6に対応付けられ,出力トランジスタ6の動作中に出力トランジスタ6に対する出力信号を与えられる出力端子14と,
入力端子11に対応付けられており,かつ半導体基板上に形成されており,インバータ5に付設された入力端子11と,また入力端子11及び配線を介してインバータ5と各々接続され,静電破壊から保護する電圧クランプ素子2-2及びダイオード3-2の並列素子と,出力端子14に対応付けられており,かつ半導体基板上に形成されており,出力トランジスタ6に付設された出力端子14と,また出力端子14及び配線を介して出力トランジスタ6と各々接続され,静電破壊から保護する電圧クランプ素子2-4及びダイオード3-4の並列素子と
を有する集積半導体回路において,
電圧クランプ素子2-2及びダイオード3-2の並列素子と電圧クランプ素子2-4及びダイオード3-4の並列素子が,静電パルスに対する放電経路を決定し,放電経路が作動中にインバータ5の入力端子11と出力トランジスタ6の出力端子14に対して共通の,グランド電位とは異なる電位を供給する共通放電線1に接続されており,
共通放電線1が各々ダイオード3-iを介して,Gnd端子12に接続されたアースライン,GndQ端子15に接続されたアースライン,Vcc端子10に接続された電源線及びVccQ端子13に接続された電源線と接続されており,この際ダイオード3-iは,それらのアノードが各々共通放電線1に接続されていることを特徴とする集積半導体回路。」

4.本願発明と刊行物に記載された発明との対比
(1)刊行物に記載された発明の「グランド電位」は,本願発明の「第1の供給電位(VSS‐i)」に相当するから,刊行物に記載された発明の「Gnd端子12に接続されたアースライン」と「GndQ端子15に接続されたアースライン」は,いずれも本願発明の「第1の電位母線(P1‐i)」に相当する。したがって,刊行物に記載された発明の「作動中に半導体回路のグランド電位を供給する,Gnd端子12に接続されたアースライン及びGndQ端子15に接続されたアースライン」は,本願発明の「作動中に半導体回路の第1の供給電位(VSS‐i)を導く複数個の第1の電位母線(P1‐i)」に相当する。
(2)刊行物に記載された発明の「電源電位」は,本願発明の「第2の供給電位(VCC‐i)」に相当するから,刊行物に記載された発明の「Vcc端子10に接続された電源線」と「VccQ端子13に接続された電源線」は,いずれも本願発明の「第2の電位母線(P2‐i)」に相当する。したがって,刊行物に記載された発明の「作動中に半導体回路に電源電位を供給する,Vcc端子10に接続された電源線及びVccQ端子13に接続された電源線」は,本願発明の「作動中に半導体回路の第2の供給電位(VCC‐i)を導く複数個の第2の電位母線(P2‐i)」に相当する。
(3)刊行物に記載された発明の「Gnd端子12に接続されたアースライン」と「GndQ端子15に接続されたアースライン」がいずれも本願発明の「第1の電位母線(P1‐i)」に相当し,また,刊行物に記載された発明の「Vcc端子10に接続された電源線」と「VccQ端子13に接続された電源線」がいずれも本願発明の「第2の電位母線(P2‐i)」に相当することは,前示(1)及び(2)のとおりであるから,刊行物に記載された発明の「インバータ5」と「出力トランジスタ6」は,いずれも本願発明の「回路部分(Si)」に相当する。したがって,刊行物に記載された発明の「半導体基板上に形成されており,電圧を供給するために,Gnd端子12に接続されたアースラインとVcc端子10に接続された電源線との間に接続されたインバータ5と,GndQ端子15に接続されたアースラインとVccQ端子13に接続された電源線との間に接続された出力トランジスタ6」は,本願発明の「半導体基板(Sub)上に形成されており,電圧を供給するためにそれぞれ第1の電位母線の1つと第2の電位母線の1つとの間に接続されている複数個の回路部分(Si)」に相当する。
(4)刊行物に記載された発明の「インバータ5」と「出力トランジスタ6」がいずれも本願発明の「回路部分(Si)」に相当することは,前示(3)のとおりであるから,刊行物に記載された発明の「入力端子11」と「出力端子14」は,いずれも本願発明の「接続個所(PAD‐ij)」に相当する。したがって,刊行物に記載された発明の「半導体基板上に形成されており,インバータ5に対応付けられ,インバータ5の動作中にインバータ5に対する入力信号を与えられる入力端子11と,出力トランジスタ6に対応付けられ,出力トランジスタ6の動作中に出力トランジスタ6に対する出力信号を与えられる出力端子14」は,本願発明の「半導体基板(Sub)上に形成されており,各々回路部分(Si)に対応付けられており,回路部分(Si)の作動中に各回路部分(Si)に対する各々の入力または出力信号を与えられている複数の接続個所(PAD‐ij)」に相当する。
(5)刊行物に記載された発明の「インバータ5」と「出力トランジスタ6」がいずれも本願発明の「回路部分(Si)」に相当し,また,刊行物に記載された発明の「入力端子11」と「出力端子14」がいずれも本願発明の「接続個所(PAD‐ij)」に相当することは,前示(3)及び(4)のとおりであるから,刊行物に記載された発明の「電圧クランプ素子2-2及びダイオード3-2の並列素子」と「電圧クランプ素子2-4及びダイオード3-4の並列素子」は,いずれも本願発明の「保護回路(ESD‐i)」に対応する。そうすると,静電破壊からの保護が,過電圧保護の一種であることは明らかであるから,刊行物に記載された発明の「入力端子11に対応付けられており,かつ半導体基板上に形成されており,インバータ5に付設された入力端子11と,また入力端子11及び配線を介してインバータ5と各々接続され,静電破壊から保護する電圧クランプ素子2-2及びダイオード3-2の並列素子と,出力端子14に対応付けられており,かつ半導体基板上に形成されており,出力トランジスタ6に付設された出力端子14と,また出力端子14及び配線を介して出力トランジスタ6と各々接続され,静電破壊から保護する電圧クランプ素子2-4及びダイオード3-4の並列素子」は,本願発明の保護回路(ESD‐i)が「入力側で」各回路部分の付設の接続個所(PAD‐ij)と,また「出力側で」各回路部分と各々接続されていることは別にして,本願発明の「各々接続箇所(PAD‐ij)の1つに対応付けられており,かつ半導体基板(Sub)上に形成されており,」「各回路部分の付設の接続個所(PAD‐ij)と,また」「各回路部分と各々接続されている複数の過電圧保護回路(ESD‐i)」に相当する。
(6)刊行物に記載された発明の「インバータ5」と「出力トランジスタ6」がいずれも本願発明の「回路部分(Si)」に相当し,刊行物に記載された発明の「入力端子11」と「出力端子14」がいずれも本願発明の「接続個所(PAD‐ij)」に相当し,また,刊行物に記載された発明の「電圧クランプ素子2-2及びダイオード3-2の並列素子」と「電圧クランプ素子2-4及びダイオード3-4の並列素子」がいずれも本願発明の「保護回路(ESD‐i)」に対応することは,前示(3)?(5)のとおりである。そして,「静電パルス」が,「過電圧」の一形態であることは明らかであるから,刊行物に記載された発明の「電圧クランプ素子2-2及びダイオード3-2の並列素子と電圧クランプ素子2-4及びダイオード3-4の並列素子が,静電パルスに対する放電経路を決定」することは,本願発明の「各保護回路(ESD‐i)が各々過電圧を導き出す役割をする放電経路(EP)を有」することに相当する。そうすると,刊行物に記載された発明の「グランド電位とは異なる電位」及び「共通放電線1」が,本願発明の「基準電位(VESD)」及び「集合電位母線(P‐ESD)」に相当するから,刊行物に記載された発明の「電圧クランプ素子2-2及びダイオード3-2の並列素子と電圧クランプ素子2-4及びダイオード3-4の並列素子が,静電パルスに対する放電経路を決定し,放電経路が作動中にインバータ5の入力端子11と出力トランジスタ6の出力端子14に対して共通の,グランド電位とは異なる電位を供給する共通放電線1に接続されて」いることは,本願発明の「各保護回路(ESD‐i)が各々過電圧を導き出す役割をする放電経路(EP)を有し,この放電経路(EP)が作動中に回路部分(Si)のすべての接続個所(PAD‐ij)に対して共通の基準電位(VESD)を導く集合電位母線(P‐ESD)と結ばれて」いることに相当する。
(7)刊行物に記載された発明の「Gnd端子12に接続されたアースライン」と「GndQ端子15に接続されたアースライン」がいずれも本願発明の「第1の電位母線(P1‐i)」に相当し,また,刊行物に記載された発明の「Vcc端子10に接続された電源線」と「VccQ端子13に接続された電源線」がいずれも本願発明の「第2の電位母線(P2‐i)」に相当することは,前示(1)及び(2)のとおりである。そうすると,刊行物に記載された発明の「共通放電線1」及び「ダイオード3-i」が,本願発明の「集合電位母線(P‐ESD)」及び「ダイオード装置(D1,D2)」に相当するから,刊行物に記載された発明の「共通放電線1が各々ダイオード3-iを介して,Gnd端子12に接続されたアースライン,GndQ端子15に接続されたアースライン,Vcc端子10に接続された電源線及びVccQ端子13に接続された電源線と接続されており,この際ダイオード3-iは,それらのアノードが各々共通放電線1に接続されている」ことは,本願発明の「集合電位母線(P‐ESD)が各々少なくとも1つのダイオード装置(D1,D2)を介して第1および第2の電位母線(P1‐i,P2‐i)と接続されており,この際複数のダイオード装置(D1,D2)は,それらのアノードが各々集合電位母線(P‐ESD)に接続されている」ことに相当する。
(8)以上のことを踏まえると,本願発明と刊行物に記載された発明とは,
「作動中に半導体回路の第1の供給電位(VSS‐i)を導く複数個の第1の電位母線(P1‐i)と,
作動中に半導体回路の第2の供給電位(VCC‐i)を導く複数個の第2の電位母線(P2‐i)と,
半導体基板(Sub)上に形成されており,電圧を供給するためにそれぞれ第1の電位母線の1つと第2の電位母線の1つとの間に接続されている複数個の回路部分(Si)と,
半導体基板(Sub)上に形成されており,各々回路部分(Si)に対応付けられており,回路部分(Si)の作動中に各回路部分(Si)に対する各々の入力または出力信号を与えられている複数の接続個所(PAD‐ij)と,
各々接続箇所(PAD‐ij)の1つに対応付けられており,かつ半導体基板(Sub)上に形成されており,各回路部分の付設の接続個所(PAD‐ij)と,また各回路部分と各々接続されている複数の過電圧保護回路(ESD‐i)と
を有する集積半導体回路において,
各保護回路(ESD‐i)が各々過電圧を導き出す役割をする放電経路(EP)を有し,この放電経路(EP)が作動中に回路部分(Si)のすべての接続個所(PAD‐ij)に対して共通の基準電位(VESD)を導く集合電位母線(P‐ESD)と結ばれており,
集合電位母線(P‐ESD)が各々少なくとも1つのダイオード装置(D1,D2)を介して第1および第2の電位母線(P1‐i,P2‐i)と接続されており,この際複数のダイオード装置(D1,D2)は,それらのアノードが各々集合電位母線(P‐ESD)に接続されていることを特徴とする集積半導体回路。」
である点で一致し,次の点で相違する。
相違点:本願発明は,保護回路(ESD‐i)が,入力側で各回路部分の付設の接続個所(PAD‐ij)と,また出力側で各回路部分と各々接続されているのに対して,刊行物に記載された発明は,電圧クランプ素子2-2及びダイオード3-2の並列素子が,インバータ5に付設された入力端子11と,また入力端子11及び配線を介してインバータ5と各々接続され,電圧クランプ素子2-4及びダイオード3-4の並列素子が,出力トランジスタ6に付設された出力端子14と,また出力端子14及び配線を介して出力トランジスタ6と各々接続されているものの,本願発明の「保護回路(ESD‐i)」が,「入力側で各回路部分の付設の接続個所(PAD‐ij)」と,また「出力側で各回路部分と各々接続されている」ことについての記載がない点。

5.当審の判断
(1)刊行物の図1によれば,刊行物に記載された発明の「入力端子11」に接続された「電圧クランプ素子2-2及びダイオード3-2の並列素子」は,略正方形の形状をした「入力端子11」のどの辺に接続しても同様の機能が得られるものであるから,略正方形の形状をした「入力端子11」のどの辺に接続しても良いものである。したがって,「電圧クランプ素子2-2及びダイオード3-2の並列素子」を,図1に記載されているように「入力端子11」の左側の辺に接続する代わりに,「入力端子11」の右側の辺に接続することもでき,その場合についても,「入力端子11」の左側の辺に接続したときと同様の機能が得られることは明らかである。そうすると,「電圧クランプ素子2-2及びダイオード3-2の並列素子」を,図1の「入力端子11」の右側の辺に接続した場合には,「電圧クランプ素子2-2及びダイオード3-2の並列素子」の左側,すなわち入力側に「入力端子11」が存在し,「電圧クランプ素子2-2及びダイオード3-2の並列素子」の右側,すなわち出力側に「インバータ5」が存在することになる。
(2)また,上記(1)と同様に,刊行物の図1によれば,刊行物に記載された発明の「出力端子14」に接続された「電圧クランプ素子2-4及びダイオード3-4の並列素子」は,略正方形の形状をした「出力端子14」のどの辺に接続しても同様の機能が得られるものであるから,略正方形の形状をした「出力端子14」のどの辺に接続しても良いものである。したがって,「電圧クランプ素子2-4及びダイオード3-4の並列素子」を,図1に記載されているように「出力端子14」の左側の辺に接続する代わりに,「出力端子14」の右側の辺に接続することもでき,その場合についても,「入力端子11」の左側の辺に接続したときと同様の機能が得られることは明らかである。そうすると,「電圧クランプ素子2-4及びダイオード3-4の並列素子」を,図1の「出力端子14」の右側の辺に接続した場合には,「電圧クランプ素子2-4及びダイオード3-4の並列素子」の左側,すなわち入力側に「出力端子14」が存在し,「電圧クランプ素子2-4及びダイオード3-4の並列素子」の右側,すなわち出力側に「出力トランジスタ6」が存在することになる。
(3)上記(1)及び(2)の記載から,刊行物の図1において,「電圧クランプ素子2-2及びダイオード3-2の並列素子」又は「電圧クランプ素子2-4及びダイオード3-4の並列素子」を,図1の「入力端子11」又は「出力端子14」の右側の辺に接続した場合には,「電圧クランプ素子2-2及びダイオード3-2の並列素子」又は「電圧クランプ素子2-4及びダイオード3-4の並列素子」の左側,すなわち入力側に「入力端子11」又は「出力端子14」が存在し,「電圧クランプ素子2-2及びダイオード3-2の並列素子」又は「電圧クランプ素子2-4及びダイオード3-4の並列素子」の右側,すなわち出力側に「インバータ5」又は「出力トランジスタ6」が存在することになるから,本願発明の「保護回路(ESD‐i)」が,「入力側で各回路部分の付設の接続個所(PAD‐ij)」と,また「出力側で各回路部分と各々接続されている」構成と,格別に相違するものではない。したがって,引用例に記載された発明において,電圧クランプ素子2-2及びダイオード3-2の並列素子が,入力側でインバータ5に付設された入力端子11と,また出力側で配線を介してインバータ5と各々接続され,電圧クランプ素子2-4及びダイオード3-4の並列素子が,入力側で出力トランジスタ6に付設された出力端子14と,また出力側で配線を介して出力トランジスタ6と各々接続されている構成,すなわち,本願発明の「保護回路(ESD‐i)」が,「入力側で各回路部分の付設の接続個所(PAD‐ij)」と,また「出力側で各回路部分と各々接続されている」構成とすることは,当業者が容易になし得たことである。
(4)また,刊行物の図8及び図9には,従来の技術として,端子と内部回路の間に,静電破壊保護のための保護素子を接続する構成が図示されている。そうすると,静電破壊のための保護素子を,入力側で接続箇所と,また出力側で回路部分と接続することは,従来行われていた技術であるから,この観点からしても,刊行物に記載された発明において,電圧クランプ素子2-2及びダイオード3-2の並列素子が,入力側でインバータ5に付設された入力端子11と,また出力側で配線を介してインバータ5と各々接続され,電圧クランプ素子2-4及びダイオード3-4の並列素子が,入力側で出力トランジスタ6に付設された出力端子14と,また出力側で配線を介して出力トランジスタ6と各々接続されている構成を採用することに,格別の困難性を認めることはできない。
(5)そして,本願明細書に,ESD負荷について,次の記載がある。
「【0005】多くの電圧供給を有する公知の集積半導体回路では,特にMIL標準に従って特徴付けられ得る2つの形式の臨界的なESD負荷の事例が存在する。
【0006】第1の形式は電圧供給に対するPADのESD負荷の場合に関する。i≠kの場合には電圧供給VCC‐iまたはVSS‐iに対する接続個所PAD‐kjのESD負荷が存在する。このことは,PAD‐kjにおける局部的なESD保護構造がVCC‐iまたはVSS‐iに接続されておらず,またこうして電気的に有効であり得ないことを意味する。従って,この場合にはESD放電は他の能動的構造(ゲート酸化物,PNダイオード)を通って行われ,これらがその際に損傷を受けるおそれがある。局部的な電圧供給VCC‐iまたはVSS‐iに対する接続個所PAD‐ijのi=kの場合に存在するESD負荷は非臨界的である。なぜならば,放電経路内のESD保護構造が能動的であるからである。
【0007】臨界的なESD負荷の事例の第2の形式はPADに対するESD負荷PADに関する。i=kの場合にはPAD‐km(共通のVCC‐kまたはVSS‐k母線に対する接続個所)に対するPAD‐kjの負荷が存在する。この場合,公知の集積半導体回路ではESD放電が経路PAD‐kj─ESD─VCC‐kまたはVSS‐k─ESD─PAD‐kmを経て行われる。すなわちその際に両ESD保護構造が直列に接続されている。i≠kの場合にはPAD‐km(相い異なるVCCまたはVSS母線における接続個所またはPAD)に対するPAD‐ijのESD負荷が存在する。このことは公知の集積半導体回路に対して,PAD‐ijおよびPAD‐kmにおける局部的なESD保護構造が放電経路内に位置しておらず,従って有効でないことを意味する。従って,ESD放電は再び他の能動的構造(ゲート酸化物,PNダイオード)を通って行われ,これらがそれによって損傷され得る。
【0008】公知のESD保護回路では集積半導体回路の多重の供給電圧接続の際に,特にESD負荷の際に接続個所(PAD)と局部的でない電圧供給との間に,たとえばPAD1‐nとVSS‐2との間に“交叉を経て”局部的ESD保護回路が放電経路内に配置されていないという欠点がある。その際に一般にESD保護電流は寄生的な基板ダイオード(基板への寄生的PNダイオードを有するPADにおける拡散領域)を経てESD放電電流が流れ,基板ダイオードがその際に熱的に損傷を受けるおそれがある。この際に考慮に入れるべきことは,集積半導体回路内の供給電位が低抵抗で接続されていない場合には,製品レリーズの範囲内でESD負荷がMIL標準に従ってすべての供給ピン(VSSi,VCCi)に対して予め定められていることである。」
「【0011】
【発明が解決しようとする課題】この従来の技術から出発して,本発明の課題は,公知の集積半導体回路を,ESD保護のより高度の要求に適合し,また特にESD保護回路の占有場所を拡大することなしに交叉点を経てのESD負荷が避けられ得るように改良することである。」
「【0022】こうして本発明による集積半導体回路ではすべてのESD負荷の事例が任意の供給電位に対して対称であり,従って特に交叉点を経てのESD負荷も有効に避けられ得る。」
これらの記載によれば,本願発明は,i≠kの場合における,電圧供給VCC‐i又はVSS‐iに対する接続個所PAD‐kjのESD負荷と,PAD‐km(相い異なるVCC又はVSS母線における接続個所またはPAD)に対するPAD‐ijのESD負荷を避けるためのものである。
これに対し,上記2.(3)によれば,刊行物には,一実施例の動作として,
ア グランド端子を除く任意の端子1a,1b間に静電パルスが印加された場合において,
例えば端子1aに正極の静電パルスがかかり,端子1bに負極の静電パルスがかかったときには,端子1aに印加された静電パルスは,電圧クランプ素子2-a→共通放電線1→ダイオード3-bという経路を経て端子1bに放電され,
逆に,端子1bに正極の静電パルスがかかったときには,端子1bに印加された静電パルスは,電圧クランプ素子2-b→共通放電線1→ダイオード3-aという経路を経て端子1aに放電されることが記載され,
イ グランド端子1gと端子1aとの間に静電パルスが印加された場合において,
端子1aに正極の静電パルスが印加されたときには,端子1aに印加された静電パルスは,電圧クランプ素子2-a→共通放電線1という経路を経てグランド端子1gに放電され,
端子1aに負極の静電パルスが印加されたときには,端子1aに印加された静電パルスは,ダイオード3-a→共通放電線1→グランド端子1gという経路で放電されることが記載されている。
そうすると,刊行物に記載された発明においても,本願発明と同様,i≠kの場合に,電圧供給VCC‐i又はVSS‐iに対する接続個所PAD‐kjのESD負荷と,PAD‐kmに対するPAD‐ijのESD負荷を避けるという効果が得られることは,当然に期待されることである。そして,この刊行物に記載された発明における効果は,刊行物の図1に記載された入力抵抗7とMOSトランジスタ8からなる回路の存在に関係しないものであり,専ら3.(7)で認定した刊行物に記載された発明の構成により得られるものであることは明らかである。したがって,i≠kの場合に,電圧供給VCC‐i又はVSS‐iに対する接続個所PAD‐kjのESD負荷と,PAD‐kmに対するPAD‐ijのESD負荷を避けるという本願発明の効果は,当業者であれば容易に予測することができるものであって,格別の顕著なものとはいえない。

6.まとめ
以上検討したとおり,本願発明は,刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

第3 むすび
以上のとおりであるから,本願は,他の請求項に係る発明について検討するまでもなく,拒絶すべきものである。
よって,結論のとおり審決する。
 
審理終結日 2009-06-22 
結審通知日 2009-06-23 
審決日 2009-07-06 
出願番号 特願平8-108687
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 河口 雅英渕 真悟北島 健次  
特許庁審判長 廣瀬 文雄
特許庁審判官 近藤 幸浩
加藤 俊哉
発明の名称 集積半導体回路  
代理人 山口 巖  
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