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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1208599
審判番号 不服2007-4813  
総通号数 122 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-02-26 
種別 拒絶査定不服の審決 
審判請求日 2007-02-15 
確定日 2009-12-10 
事件の表示 平成9年特許願第149975号「複合化フラッシュメモリ及びそれを搭載した携帯用機器」拒絶査定不服審判事件〔平成10年12月8日出願公開、特開平10-326493〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成9年5月23日の出願であって、平成18年12月20日付けで拒絶査定がなされ、これに対して、平成19年2月15日に拒絶査定に対する審判請求がなされるとともに、同年3月16日付けで手続補正がなされ、その後、平成21年1月14日付けで審尋がなされ、それに対する回答はなされなかったものである。

第2.平成19年3月16日付けの手続補正(以下、「本件補正」という。)について
1.本件手続補正の内容
本件補正は、補正前の特許請求の範囲の請求項1?9を、補正後の特許請求の範囲の請求項1?8と補正するものであって、補正前後の各請求項は以下のとおりである。
(補正前)
「【請求項1】 フラッシュメモリ素子からなる第1のメモリ部と第2のメモリ部を備え、
前記第1のメモリ部と第2のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数とメモリサイズが異なり、
前記第1のメモリ部は複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割されており、
前記第1のメモリ部の書込み又は消去時に第2のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。
【請求項2】 フラッシュメモリ素子からなる第1のメモリ部と第2のメモリ部を備え、
前記第1のメモリ部と第2のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数とメモリサイズが異なり、
前記第1のメモリ部は複数個のメモリ素子からなるセクターに分割され、該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んでおり、
前記第1のメモリ部の書込み又は消去時に第2のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。
【請求項3】 前記第1のメモリ部はデータ格納用のデータメモリ部であり、前記第2のメモリ部は制御命令格納用の制御命令メモリ部である請求項1又は2に記載の複合化フラッシュメモリ。
【請求項4】 前記第1のメモリ部と第2のメモリ部はアドレスピンを共用しそれぞれのアドレス空間の全部又は一部を使用してアクセスされることにより前記第1のメモリ部の書込み又は消去時に第2のメモリ部の読出しが行なわれる請求項1から3のいずれかに記載の複合化フラッシュメモリ。
【請求項5】 前記第1のメモリ部のアクセスを可能にするイネーブル信号と前記第2のメモリ部のアクセスを可能にするイネーブル信号とを備え、
これらのイネーブル信号を切り替えることにより前記第1のメモリ部の書込み又は消去時に第2のメモリ部の読出しが行なわれる請求項1から4のいずれかに記載の複合化フラッシュメモリ。
【請求項6】 前記第1のメモリ部と第2のメモリ部は適当な大きさの単位に機能ブロック化されており、かつその両メモリ部は機能ブロックを単位として適当な大きさのメモリサイズに設計されたものである請求項1から5のいずれかに記載の複合化フラッシュメモリ。
【請求項7】 前記第1のメモリ部は、セクター単位で消去するモードと、複数のセクターをまとめて同時に消去するモードとを任意に選択できる選択回路を備えている請求項1から6のいずれかに記載の複合化フラッシュメモリ。
【請求項8】 請求項1から7のいずれかに記載の複合化フラッシュメモリを搭載した携帯用機器。
【請求項9】 該携帯用機器は携帯電話である請求項9に記載の携帯用機器。」

(補正後)
「【請求項1】 フラッシュメモリ素子からなる第1のメモリ部と第2のメモリ部を備え、
前記第1のメモリ部と第2のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数とメモリサイズが異なり、
前記第1のメモリ部は複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割されており、かつ、前記第1のメモリ部は、セクター単位で消去するモードと、複数のセクターをまとめて同時に消去するモードとを任意に選択できる選択回路を備えており、
前記第1のメモリ部の書込み又は消去時に第2のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。
【請求項2】 フラッシュメモリ素子からなる第1のメモリ部と第2のメモリ部を備え、
前記第1のメモリ部と第2のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数とメモリサイズが異なり、
前記第1のメモリ部は複数個のメモリ素子からなるセクターに分割され、該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んでおり、
前記第1のメモリ部の書込み又は消去時に第2のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。
【請求項3】 前記第1のメモリ部はデータ格納用のデータメモリ部であり、前記第2のメモリ部は制御命令格納用の制御命令メモリ部である請求項1又は2に記載の複合化フラッシュメモリ。
【請求項4】 前記第1のメモリ部と第2のメモリ部はアドレスピンを共用しそれぞれのアドレス空間の全部又は一部を使用してアクセスされることにより前記第1のメモリ部の書込み又は消去時に第2のメモリ部の読出しが行なわれる請求項1から3のいずれかに記載の複合化フラッシュメモリ。
【請求項5】 前記第1のメモリ部のアクセスを可能にするイネーブル信号と前記第2のメモリ部のアクセスを可能にするイネーブル信号とを備え、
これらのイネーブル信号を切り替えることにより前記第1のメモリ部の書込み又は消去時に第2のメモリ部の読出しが行なわれる請求項1から4のいずれかに記載の複合化フラッシュメモリ。
【請求項6】 前記第1のメモリ部と第2のメモリ部は適当な大きさの単位に機能ブロック化されており、かつその両メモリ部は機能ブロックを単位として適当な大きさのメモリサイズに設計されたものである請求項1から5のいずれかに記載の複合化フラッシュメモリ。
【請求項7】 請求項1から6のいずれかに記載の複合化フラッシュメモリを搭載した携帯用機器。
【請求項8】 該携帯用機器は携帯電話である請求項7に記載の携帯用機器。」

2.補正事項の整理
(1)補正事項1
補正前の請求項1及び3?6を削除するとともに、補正前の請求項7のうちの、補正前の請求項1及び3?6を引用する部分を、補正後の請求項1及び3?6と補正すること。

(2)補正事項2
補正前の請求項8及び9を、補正後の請求項7及び8と補正すること。

3.本件補正の適否についての検討
(1)補正事項1について
補正事項1は、補正前の請求項1及び3?6を削除するとともに、削除に伴い、補正前の請求項7を補正後の請求項1及び3?6と形式的に補正したにすぎないものであるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第1号に掲げる請求項の削除を目的とするものに該当する。
また、当該補正が特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすことは明らかである。

(2)補正事項2について
補正事項2は、補正事項1に伴う形式的な補正であるから、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。
また、当該補正が特許法第17条の2第3項に規定する要件を満たすことは明らかである。

4.本件補正についてのまとめ
以上検討したとおり、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものであるから、適法になされたものである。

第3.本願発明
上記第2.において検討したとおり、平成19年3月16日付けの手続補正は適法になされたものであるから、本願の請求項1?8に係る発明は、平成19年3月16日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?8に記載された事項により特定されるとおりのものであり、そのうちの請求項2に係る発明(以下、「本願発明」という。)は、その請求項2に記載された事項により特定される以下のとおりのものである。
「フラッシュメモリ素子からなる第1のメモリ部と第2のメモリ部を備え、
前記第1のメモリ部と第2のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数とメモリサイズが異なり、
前記第1のメモリ部は複数個のメモリ素子からなるセクターに分割され、該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んでおり、
前記第1のメモリ部の書込み又は消去時に第2のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。」

第4.引用例に記載された発明
1.本願の出願前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平9-106688号公報(以下、「引用例」という。)には、図1?6、8及び9とともに、以下の事項が記載されている(なお、下線は当合議体において付加したものである。)。

「【0001】
【発明の属する技術分野】本発明は不揮発性、特に、フラッシュEEPROMメモリ装置に関する。
【0002】
【従来の技術】従来の不揮発性、特に、フラッシュEEPROMメモリは、1つのセクタの読み出しと他のセクタの書き込みまたは消去とを同時に行うことはできず、つまり、メモリはブロックされ、他のセクタでの書き込みまたは消去を終えるまで、機能(例えば、読み出し)を実行することができなかった。消去に長時間費やす観点から、このような制限は不都合であり、特に、メモリがマイクロコントローラーの一部を形成する場合、該マイクロコントローラーはフラッシュメモリへのアクセスをブロックする適切な回路を設けなければならず、システムがより複雑化してしまう。
【0003】
【発明が解決しようとする課題】本発明に関する問題に対する概念について、列に配置されたセクタを有するフラッシュメモリの構造が図1に示されている。
【0004】本発明に適切な部分のみ示されている図1において、メモリ1は、行および列に配置され、矢印8、9で図示されたワード線およびビット線によりアドレスされたメモリセルで構成されるメモリアレイ2と、ワード線8がアレイ2の選択された行をバイアスするよう伸ばされた行デコーダ3と、ビット線9を接続し、アドレスされたアレイ2のビット線をバイアスし、また、出力ユニットへ接続するよう設けられた列デコーダ4と、複数のセンスアンプからなり、デコーダ3、4により選択されたメモリセルにコードされた情報をセンスするよう行デコーダ4に接続されたセンスアンプユニット5と、ユニット5にセンスされたデータを一時的に保持するようセンスアンプユニット5に接続された出力ユニット6と、行および列デコーダ3、4にアドレスを発生し、ユニット5、6に制御信号を発生する、例えば、FSM(Finite State Machine)のような制御ユニット7とを有する。簡略化のため、制御ユニット7はまた、必要な供給電圧を発生させる供給電圧発生部を含み、実行動作(例えば、消去中のメモリセルの内容の連続的なチェック)により外部メモリ1(矢印7a)または内部ユニット7から供給されるコード化されたアドレスを発生するものであってもよい。
【0005】アレイ2のセルはセクタに分類され、同一のセクタのセルは共通の端子、例えば、ソース端子を与え、一括消去される。図では、メモリセルは列に配置された3つのセクタ2a、2b、2cに分類されているが、以下の説明では行に配置されたセクタにも同様に適用することができる。
【0006】セクタを消去する場合、一連の動作が開始され、前提条件の段階および、実際の消去過程および確認過程を含む消去段階が実施される。
【0007】前提条件の段階では、実際の消去前に、セクタにおけるすべてのセルが同一の条件にされ、そのすべてが同様に消去されるよう保証する。この目的のため、セルに記憶されたデジタルワードを構成するバイトが連続的にアドレスされ、バイトに対応するセルが書き込まれ、行および列デコーダ3、4とセンスアンプユニット5を用いて確認される。実際の消去過程および確認過程においても、行および列デコーダ3、4とセンスアンプユニット5が使用され、セクタの消去に数時間(1秒程度)費やされる。その間、デコーダおよびアンプユニット3?5はバイアスおよび確認に費やされ、その他の機能を実行することができないという好ましくない状況が発生する。
【0008】そこで、本発明の目的は、異なるセクタにおいて異なる機能を実行する(例えば、1つのセクタの読み出しと同時に他のセクタを消去する)ことができる不揮発性メモリ装置を提供することにある。」
「【0010】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0011】すなわち、本発明によれば、複数のセクタに分類される一定数のメモリセルを含むメモリアレイを有するメモリ装置であって、前記メモリアレイの前記セクタのうち少なくとも2つを同時にアドレスするための手段を有することを特徴とする不揮発性メモリ装置を提供する。
【0012】本発明の様々な好適な実施形態が、添付図面を参照する仕方により以下に説明されるであろう。
【0013】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【0014】本発明の第1の特性によれば、図1にはメモリ装置の全体構造が示されており、メモリアレイは、異なるセクタにおいて複数の機能を同時に実行させるよう形成されている。図2ではメモリアレイの実施形態が例示されており、アレイ2は異なる大きさの12のセクタS1?S12を有し、セクタS1?S6の大きさはより小さく、データの格納に用いられ、セクタS7?S12の大きさはより大きく、プログラムの格納に用いられる。
【0015】セクタS1?S12は2つの直交する直線方向を規定する行11および列12に配置されている。詳細には、セクタS1?S6は第1行に、セクタS7?S9は第2行に、セクタS10?S12は第3行に配置され、大きさの差異について、各列にはより小さいセクタから2つづつ配置されている(即ち、第1列にはセクタS1,S2,S7,S10が配置されている)。本発明の目的(即ち、2つのセクタが読み出しおよび消去するための、即ち、異なる機能を実行するための同時のアドレス)のため、同一の列の小さなセクタS1?S6の各対は以降、単一のセクタとして考慮する。また、多少複雑化してしまうが、セクタS1?S6は独立に扱われる。グローバルバイアス線(実施形態ではグローバルビット線)13は、2つの直線方向の1つに配置されたすべてのアレイ2に沿って(実施形態では列セクタ12に充分な長さに沿って)伸びており、ローカルバイアス線14(前記直線方向に配置された個々のセクタのローカルバイアス線であり、この場合、列セクタ12に配置された3つのセクタの各々のローカルバイアス線)に接続している。グローバルバイアス線13と対応する個々のローカルバイアス線14との間には、スイッチ15が設けられ、選択されたグローバルビット線13と関連する3つのローカルビット線14のうち1つだけを選択的に接続し、異なる線(行および列)の一部を形成する2つの異なるセクタにおいて同時に、また、独立に機能(読み出し、消去、書き込み)を実行するようセクタをバイアスする。
【0016】同一のセクタにおけるスイッチ15は共通に制御される(セクタ対S1?S2,S3?S4,S5?S6を除く、同一の制御信号に制御される個々の対のセクタ)が、他のセクタに対しては独立に制御される。このため、スイッチ15の制御端子は制御線16(各セクタに1つ)に接続され、更に、1つまたは複数のローカルデコーダ17に接続されている。図2の実施形態では、同一の行のセクタに対応する制御線16はそれぞれのローカル列デコーダ17に接続されている。
【0017】図2にはまた、個々のセクタの読み出し、書き込みおよび消去の段階に従って、線20にバイアスするよう制御ユニット7に制御されたソースデコーダ21、更に、そのデコーダに接続されたソース線20(各セクタに1つ)が例示されている。
【0018】セクタS1?S12において、機能を同時に実行させるため、ユニット3?5に適切な変更、例えば、ユニットを単純に複製するなどがなされなければならないことは明らかである。
【0019】図2のメモリアレイの更なる実施形態として、図3には多数のメモリアレイおよびセクタS7?S12のスイッチのみが示されているが、セクタS7?S12として示されている構造は、セクタS1?S6として示されているものと同じである。
【0020】図3の実施形態において、各セクタの各グローバルビット線は、セルの緻密化を図るため、2つのローカルビット線25,26に接続されており、グローバルビット線13(通常、第2金属レベル(第2配線層)に形成されている)が、接続に大きさが充分であるようローカルビット線14(通常、第1金属レベル(第1配線層)に形成されている)より太くされることを考慮している。6つの制御線16が各セクタの行11に設けられている。図3にはまた、図2における3つのデコーダの機能を合わせた1つのローカル列デコーダ17’のみが設けられている。
【0021】各セクタS7?S12(図示してしない各セクタS1?S6も)は、行と列に配置された多数のメモリセル30を有している。従来、各セクタにおける全てのセル30は、同一の共通のソース線20に接続されたソース端子を有し、同一の行におけるセル30は、同一のワード線31(隣接するセルの同一の行における全てのセルに共通)に接続された制御ゲート端子を有している。同一の列におけるセルは、2つのローカルビット線のうちの一方に接続されるドレイン端子を有し、詳細には、ローカルビット線25に接続されるセルとローカルビット線26に接続されるセルとがワード線31の方向に交互になるよう接続されている。
【0022】ローカルビット線25,26の各々の対は、それぞれグローバルビット線13に対して選択トランジスタ32,33を介して接続されており、それぞれのトランジスタは制御線16に接続されるゲート端子を有している。詳細には、各々のセクタにおけるトランジスタ32(セクタにおけるグローバルビット線13と各ローカルビット線25との間に設けられている)は、全て同一の制御線16に接続されており、さらにそれぞれのセクタにおけるトランジスタ33(グローバルビット線13と各ローカルビット線26との間に設けられている)は、全て異なった制御線16に接続されている(セクタS7,S10を参照)。実施形態に示されるように、各々の行セクタ11は3つのセクタ(またはセクタS1?S6の場合、集合セクタ)を有し、各々の行セクタ11について6本の制御線16で充分である。
【0023】制御線16は、好適には、2つの異なった行セクタ11の間に通常存在する隙間の中を伸びており、好適には、第1レベル(第1配線層)の金属線を形成している。実施形態においては、共通のソース線20は2つの異なった列セクタ12の間に通常存在する隙間の中を伸びているが、逆に、グローバルバイアス線がワード線である場合、列の間のスペースに、対応するローカルワード線の選択トランジスタのための制御線を設けるようにしても良く、例えば、ゲートの応力が考慮されない場合には、適用することができる。
【0024】図2および図3に示されるように、メモリアレイを設けることにより、所定の行および列セクタ11,12を読み、かつ別の行と列における他のセクタを消去することができる。図示されるローカルデコーディング装置によって可能となることが、図2および図3に示されたセクタ構造について図4に概念的に示されている。詳細には、図4に示すように、セクタS1またはS2における操作(読み出し、書き込み、消去)の実行(つまりセクタS1またはS2に対するアクセス)により、セクタS8,S11,S9,S12の1つにおける操作を同時に実行(つまりアクセス)することができ、セクタS3またはS4にアクセスすると、同時にセクタS9,S12,S7,S10の1つにアクセスすることができ、セクタS5またはS6にアクセスすると、同時にセクタS8,S11,S7,S10の1つにアクセスすることができる。
【0025】例えば、プログラムセクタS9,S12に記憶されたプログラムの実行を妨げることなくデータセクタS3を消去するためには、セクタS3を消去する際にプログラムセクタをアクセス可能な状態に維持しなければならないが、セクタS3に接続された共通のソース線20を12Vに、そして、セクタS3の全ての行を0Vに維持することが可能となり、このときには、FSM7(図1)は消去時間を制御する。同時に、FSM7は、セクタS9,S12の行と列をアドレスし、プログラムを読み出すため(あるいは他の操作を実行するため)に設けられている。」
「【0032】従来、メモリアレイ出力は同一のワードにおけるビットが、(他のセクタに属する)1つの行に分配されるように実際に構成されている。これに対して、本発明にあっては、メモリアレイ2の出力は同一のセクタ内に集中されている。このタイプの構造を充足する列デコーダは、図6に示されており、セクタS10,S11に関するセクタS12における1つの行についての異なった数のセルのために、そして、これらのセクタから伸びる異なった数のグローバルビット線のために、セクタS12から伸びるビット線が2つのレベルにディコードされる。
【0033】図6において、各々のセクタはセンスアンプ5に送られるべき16ビットに対応して16の出力を与えるようになっている。つまり、セクタS10,S11(同一の列セクタ12における対応するセクタ)は16本のグローバルビット線に接続されるようになっており、セクタS12は48本のグローバルビット線に接続されるようになっている。しかしながら、以下に述べるように、異なった数の出力(例えば、8つ)やセクタから伸びる異なった数のビット線を有する異なった形態の構造とすることも可能である。
【0034】すなわち、図6におけるデコーダ4は、一端部でセンスアンプ5に接続され、かつ選択トランジスタ58?60を介してアレイセクタのグローバルビット線13に他端部で接続された16本の出力線B1,B2,・・・,B16(各々のワードにおける16ビットに対応する)を有している。詳細には、セクタS10,S11からの16本のグローバルビット線は、それぞれの第1の選択トランジスタ58によってそれぞれの出力線B1?B16に対して接続され、その結果、セクタS10の第1のグローバルビット線13はセクタS11の第1のグローバルビット線13と第1の出力線B1とに接続され、セクタS10の第2のグローバルビット線13はセクタS11の第2のグローバルビット線13と第2の出力線B2とに接続され、以下同様なっている。同一の出力線B1?B16に接続されたセクタS10,S11のグローバルビット線についての選択トランジスタ58は、制御ユニット7に接続されたそれぞれの制御線62を介して供給される同一の制御信号YN1?YN16によって制御される。
【0035】セクタS12のグローバルビット線13の三重線63は、また、制御線64を介して供給されるそれぞれの信号YM1?YM16によって制御される第2の選択トランジスタ60により出力線B1?B16に接続され、さらに制御ユニット7に接続されている。つまり、同一の三重線63(同一の出力線B1?B16に接続されている)におけるセクタS12の3つのグローバルビット線13は、それぞれ第3の選択トランジスタ59によって制御される。詳細には、各々の三重線63における第1のグローバルビット線に接続された選択トランジスタ59は、セクタS10,S11の第1のグローバルビット線を制御する信号YN1によって制御され、各々の三重線63における第2のグローバルビット線に接続された選択トランジスタ59は信号YN2によって制御され、第3のグローバルビット線に接続された選択トランジスタは信号YN3によって制御される。」
「【0041】本発明のメモリは、異なるユーザーの要求に合わせてセクタの数を増加させる構成となっている。実際、同一の回路素子を用い、また、行デコーダの大きさを増加することにより、メモリアレイ2と行デコーダ3のみを示した図8のように、更なるデータセクタを設けることができる。セクタS1?S12に加えて、アレイ2もまた、更なるセクタSA,SB,SC,SD,SE,SFを供する。これらは、各々のローカルビット線14またはローカルビット線25,26を供し(セクタS1?S12と同様)、かつ、セクタS1?S12のように、各制御線16によって制御される各選択スイッチ15によって同一のグローバルビット線13に接続される。
【0042】行デコーダが、(例えば、マルチプレクサ35および図5の実施の形態と関連する回路を加えることによって)、セクタSA?SFの行が独立してアドレスするように形成されている場合、例えば、セクタSAと同時に消去セクタS4を読み出すことが可能である。
【0043】提案されている構成は、メモリスペースにアドレスするので、セクタが近接していない配置を覆い隠し、そのため、近接したセクタ配列で動作している印象をユーザーに与える。
【0044】この目的のために、マップテーブルは、セクタが近接していない実際の配置を明らかに近接している配置と関連させるため、ユニット7から上流にのみ設けられる必要がある。これは、図9(a)に概略が示されており、そこには制御ユニット7とメモリ1のマップテーブル73のみが示されている。マップテーブル73は、外部から供給されかつユーザーによって求められる「理想的な」配列に呼応するアドレスを受け取り(矢印7a)、セクタの実際の配列に対応する実際の内部アドレスを供給する(矢印75)。実際のアドレス75もまた、行および列デコーダに直接供給することができる。
【0045】マップテーブル73は、論理回路またはメモリ要素のように、いかようにも形成することができる。また、後者の場合、それは、特殊なメモリアレイにより、あるいは、図9(a)に概略が示されているメモリアレイ2の一部を用いることによってなされる。
【0046】従って、直線的なセクタ配列とは反対に、また、図9(b)に既知のメモリマップのように、配列は、図9(c)に示されたように、ユーザーの要求にどちらがより合っているかによって達成される。そして、例えば、データセクタの隣りにプログラム格納セクタを維持することにより、メモリスペースをより便利なように組織化する。
【0047】さらに、消去可能な形態のマップテーブル73の場合、ユーザーによって自由にプログラムされ得る再プログラム可能なメモリは、求められるメモリスペース内でセクタの相対的位置を変更し得る。」

2.以上を総合すると、引用例には、以下の発明(以下、「引用発明」という。)が記載されているものと認められる。
「フラッシュEEPROMメモリ装置において、
メモリセルで構成されるメモリアレイ2は異なる大きさの12のセクタS1?S12を有し、セクタS1?S6の大きさはより小さく、データの格納に用いられ、セクタS7?S12の大きさはより大きく、プログラムの格納に用いられ、
セクタS1またはS2における操作(読み出し、書き込み、消去)の実行(つまりセクタS1またはS2に対するアクセス)により、セクタS8,S11,S9,S12の1つにおける操作を同時に実行(つまりアクセス)することができることを特徴とするフラッシュEEPROMメモリ装置。」

第5.本願発明と引用発明との対比
1.引用発明の「メモリセル」は本願発明の「フラッシュメモリ素子」に相当する。
そして、引用発明においては、「セクタS1?S6」がデータの格納に用いられる一方、「セクタS7?S12」はプログラムの格納に用いられ、両者の役割が明確に区別されているから、引用発明の「セクタS1?S6」からなる部分、「セクタS7?S12」からなる部分が、各々本願発明の「第1のメモリ部」、「第2のメモリ部」に相当するものと認められる。
したがって、引用発明の「メモリセルで構成されるメモリアレイ2は」「セクタS1?S12を有し、セクタS1?S6」は「データの格納に用いられ、セクタS7?S12」は「プログラムの格納に用いられ」る構成は、本願発明の「フラッシュメモリ素子からなる第1のメモリ部と第2のメモリ部を備え」る構成に相当する。

2.引用発明の「セクタ」は本願発明の「セクター」に相当する。
そして、引用発明において、本願発明の「第1のメモリ部」に相当する「セクタS1?S6」からなる部分、及び本願発明の「第2のメモリ部」に相当する「セクタS7?S12」からなる部分が「セクタ」で構成されていることは自明である。
また、引用例における「アレイ2のセルはセクタに分類され、同一のセクタのセルは共通の端子、例えば、ソース端子を与え、一括消去される。」(0005段落)という従来技術に関する記載からも明らかなように、引用発明においては、「セクタ」ごとに消去が行われる、すなわち「セクタ」が消去単位となっているものと認められる。
さらに、引用発明においては、「セクタS1?S6の大きさはより小さく」、「セクタS7?S12の大きさはより大き」い構成となっているが、ここにおいて「小さい」、「大きい」とは、メモリサイズの大きさについて述べたものであることは明らかである。
したがって、引用発明は、本願発明の「前記第1のメモリ部と第2のメモリ部は消去単位であるセクターで構成され、互いにその」「メモリサイズが異な」る構成に相当する構成を有しているものと認められる。

3.引用発明において、本願発明の「第1のメモリ部」に相当する「セクタS1?S6」からなる部分が、本願発明のように「複数個のメモリ素子からなるセクターに分割され」る構成となっていることは明らかである。
また、引用発明においては、「セクタS1またはS2における操作(読み出し、書き込み、消去)の実行(つまりセクタS1またはS2に対するアクセス)により、セクタS8,S11,S9,S12の1つにおける操作を同時に実行(つまりアクセス)することができる」構成となっているから、引用発明は本願発明と同様に、「前記第1のメモリ部の書込み又は消去時に第2のメモリ部の読出しを行なうことができる」構成を備えているものと認められる。
さらに、引用発明の「フラッシュEEPROMメモリ装置」は本願発明の「複合化フラッシュメモリ」に相当するものと認められる。

4.以上を総合すると、本願発明と引用発明とは、
「フラッシュメモリ素子からなる第1のメモリ部と第2のメモリ部を備え、
前記第1のメモリ部と第2のメモリ部は消去単位であるセクターで構成され、互いにそのメモリサイズが異なり、
前記第1のメモリ部は複数個のメモリ素子からなるセクターに分割され、
前記第1のメモリ部の書込み又は消去時に第2のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。」

である点で一致し、以下の点で相違する。
(相違点1)
本願発明は、「前記第1のメモリ部と第2のメモリ部は」「互いにそのセクター数」「が異な」るものであるのに対して、引用発明は、「セクタS1?S6」からなる部分、及び「セクタS7?S12」からなる部分が、各々6個のセクタを有しており、互いのセクタ数が同じである点。

(相違点2)
本願発明は、「前記第1のメモリ部」において、「該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んで」いる構成となっているのに対して、引用発明は、「セクタS1?S6」からなる部分において、そのような構成となっていることが特定されていない点。

第6.相違点についての当審の判断
1.相違点1について
引用例には、「更なるデータセクタを設けることができる。セクタS1?S12に加えて、アレイ2もまた、更なるセクタSA,SB,SC,SD,SE,SFを供する。これらは、各々のローカルビット線14またはローカルビット線25,26を供し(セクタS1?S12と同様)、かつ、セクタS1?S12のように、各制御線16によって制御される各選択スイッチ15によって同一のグローバルビット線13に接続される。」(0041段落)と記載されているから、引用発明において、更に「セクタSA,SB,SC,SD,SE,SF」を追加することは当業者が容易になし得たことである。
ここにおいて、「セクタSA,SB,SC,SD,SE,SF」は、「セクタS1?S6」からなる部分と同様に、データの格納に用いられるセクタであるから、引用発明において、更に「セクタSA,SB,SC,SD,SE,SF」を追加することは、引用発明において、本願発明の「第1のメモリ部」に相当する「セクタS1?S6」からなる部分を、「セクタS1?S6」及び「セクタSA,SB,SC,SD,SE,SF」からなる部分に拡大することにほかならない。
そして、その結果として、本願発明の「第1のメモリ部分」に相当する部分のセクタ数が12となり、本願発明の「第2のメモリ部分」に相当する「セクタS7?S12」からなる部分のセクタ数である6となって、両セクタ数が互いに異なるものとなることは明らかである。
したがって、引用発明において、本願発明のように、「前記第1のメモリ部と第2のメモリ部は」「互いにそのセクター数」「が異な」る構成とすることは当業者が容易になし得たことである。

2.相違点2について
引用例には、引用発明の「セクタS1?S6」の大きさについて、具体的に記載されていないが、図2及び図8において、セクタS1?S4が同じ大きさで小さく描かれ、セクタS5及びS6がセクタS1?S4と比較して顕著に大きく描かれている点、及び、図6において、セクタS5及びS6と同一の列に存在するセクタS12から引き出されている「グローバルビット線13」の数が他と比較して多くなっており、当該列に存在するセクタは、他の列に存在するセクタよりもサイズが大きいと解される点からみて、引用発明も、「セクタS1?S6」からなる部分において、同じ大きさの小さなサイズのセクタS1?S4と、それよりも大きいサイズのセクタS5及びS6とを含んでいる構成、すなわち、本願発明のように「前記第1のメモリ部」において、「該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んで」いる構成となっているものと解されるから、相違点2は実質的なものではない。
また、仮に、引用発明が、「セクタS1?S6」からなる部分において、同じ大きさの小さなサイズのセクタS1?S4と、それよりも大きいサイズのセクタS5及びS6とを含んでいる構成となっているとまではいえず、相違点2が実質的なものであったとしても、引用発明は元々「セクタS1?S6」と「セクタS7?S12」という大きさの異なるセクタを同一メモリアレイ内に混在させる構成となっており、かつ、「セクタS1?S6」の大きさを全て同一にしなければならない特段の事情も存在しないから、引用例の図2又は図8に描かれた各セクタの大きさを参考にして、引用発明において、セクタS1?S4を小さな一定の大きさ、すなわち本願発明の「最小消去単位の均一なサイズ」に相当するものとするとともに、セクタS5及びS6を、セクタS1?S4よりも大いものとする、すなわち本願発明の「それとはサイズの異なる消去単位」に相当するものとすること、換言すれば、引用発明において、本願発明のように「該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んで」いる構成とすることは、当業者が容易に想到し得たことである。したがって、たとえ相違点2が実質的なものであったとしても、相違点2は当業者が容易に想到し得た範囲に含まれる程度のものである。

3.判断についてのまとめ
以上のとおりであるから、本願発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第7.むすび
以上検討したとおり、本願の請求項2に係る発明は、特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、上記結論の通り審決する。
 
審理終結日 2009-09-30 
結審通知日 2009-10-06 
審決日 2009-10-19 
出願番号 特願平9-149975
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 高野 芳徳  
特許庁審判長 北島 健次
特許庁審判官 廣瀬 文雄
加藤 俊哉
発明の名称 複合化フラッシュメモリ及びそれを搭載した携帯用機器  
代理人 野口 繁雄  

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