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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1208841
審判番号 不服2006-25456  
総通号数 122 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-02-26 
種別 拒絶査定不服の審決 
審判請求日 2006-11-09 
確定日 2009-12-17 
事件の表示 特願2001-354411「半導体装置の製造方法」拒絶査定不服審判事件〔平成15年 5月30日出願公開、特開2003-158091〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成13年11月20日の出願であって,平成18年5月15日付けの拒絶理由通知に対して,同年7月24日に手続補正書及び意見書が提出されたが,同年10月4日付けで拒絶査定がされ,これに対し,同年11月9日に審判請求がされたものである。


第2 本願発明
1 本願の請求項7に係る発明(以下「本願発明」という。)は,平成18年7月24日に提出された手続補正書により補正された請求項7に記載された,次のとおりのものである。

「【請求項7】 シリコン基板と該シリコン基板上に形成された絶縁膜と該絶縁膜上に形成された50nm以下の膜厚を有するシリコン領域を含むシリコン単結晶層とから成るSOI構造を有する基板の前記シリコン領域に対して,イオンを注入し,前記シリコン領域の表面部をアモルファス化するイオン注入工程と,
前記基板の温度を200?400度の範囲内となる第1の温度に調節する基板温度調節工程と,
温度が調節され,かつ,アモルファス化された前記シリコン領域の上面にチタンを堆積させ金属膜(膜厚t1)を形成する金属膜形成工程であって,該金属膜の膜厚t1は15nm以下かつ該金属膜厚の2.5倍の厚さが前記シリコン領域の膜厚の厚さより小さく形成される該金属膜形成工程と,
前記金属膜形成工程に連続して,前記金属膜の上面に前記金属膜を雰囲気から保護するための保護膜(膜厚t2,t2>t1)を形成する保護膜形成工程と,
前記金属膜,前記保護膜,および前記シリコン領域に対して前記第1の温度より高い第2の温度で熱処理を施し,前記金属膜に含まれる前記金属と前記シリコン領域に含まれるシリコンを反応させ,前記シリコン領域上にシリサイド膜を形成する熱処理工程と,
を含むことを特徴とする,半導体装置の製造方法。」

2 引用例の表示
引用例1:特開平11-289092号公報
引用例2:特開平8-78361号公報
引用例3:特開平8-250716号公報
引用例4:特開2000-82811号公報

3 引用例1の記載と引用発明
3-1 原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された刊行物である特開平11-289092号公報(以下「引用例1」という。)には,図1?図3,図6とともに,次の記載がある。

ア 発明の背景等
・「【0001】
【発明の属する技術分野】本発明は,SOI基板を用いた半導体装置,詳しくはシリサイドの部分を有する半導体及びSOI基板を用いる半導体装置の製造方法,特にシリサイド化が選択的に形成される半導体装置の製造方法に関するものである。」
・「【0004】
【発明が解決しようとする課題】さて,SOI基板を用いた半導体装置に関しては,バルク基板を用いたものと状況が異なっている。SOI基板は,下部半導体層,埋め込み酸化膜及び上部半導体層から構成されていることから,埋め込み酸化膜を有することでバルク基板と大きく異なっている。SOI基板を用いた半導体装置に関しては,バルク基板を用いた半導体装置のようなウエル構造はなく,例えば,トランジシタ単体が他のトランジシタと完全に絶縁膜(素子分離絶縁膜と埋め込み酸化膜)で素子分離すると考えられる。従って,上記バルク基板のような問題とは無縁のように考えられる。即ち,シリサイドプロセスを,下部半導体層,埋め込み酸化膜及び上部半導体層からなるSOI基板に適用する場合,この基板については,素子分離酸化膜に加えて埋め込み酸化膜の存在があり,完全に絶縁膜で素子分離されてトランジスタが位置していることから,ジャンクションリークがトランジスタ間のリークの要因としては問題にならないと考えられる。
【0005】ところで,SOI基板を用いて半導体装置を作製するに際しシリサイドプロセスを適用すると次のようなことが生じた。半導体装置としては,同じ基板に特性の異なるトランジスタを作製することがある。例えば,特性として速度の異なる高速のものと低速のものとを作製することがある。このような半導体装置を作成する場合について以下に説明する。
【0006】SOI基板の上部半導体層に,熱酸化によるパッド酸化膜及びSiN膜を形成し,フォトリソグラフィー技術によりマスクを形成し,熱酸化処理,更には酸化により形成された酸化膜の除去を行い,その上部半導体層の厚さの厚い領域と薄い領域を形成する。その後,前記SiN膜と熱酸化膜を除去し,更に熱酸化によるパッド酸化膜及びSiN膜を形成し,パターニングの後,ロコス法によりこの厚い領域と薄い領域の間に形成されたパッド酸化膜のフィールド酸化膜の部分で上部半導体層の素子分離領域の形成を行ない,SiN膜を除去する。その後パッド酸化膜を介し不純物イオンを閾値制御用に注入し,上部半導体層のフィールド酸化膜の間の活性層とされるべき領域にチャンネル領域となる例えばP型不純物によるイオン注入層を形成する。次いで,パッド酸化膜を除去後,ゲート酸化膜を形成し,更にポリシリコン膜を堆積した後パターニングしゲート領域(ゲート電極)を形成する。次に,シリコン酸化膜を堆積し,異方性エッチングによりサイドウオールをゲート領域の側部に形成する。その後,サイドウオールをマスクとしてN型不純物を注入し,ソース,ドレイン領域であるN型不純物層及びN型ゲート電極を形成する。次に,適宜,高融点金属例えばTiの堆積と,熱処理を行い,活性層とゲート電極にシリサイド層を形成する。
【0007】こうして作製したトランジスタでは望むような特性を得ることが困難であった。例えば,トランジスタの耐圧性能について不都合が生じた。トランジスタの中には耐圧特性,例えば埋め込み酸化膜の耐圧特性の劣っているものがあった。
【0008】そこで,本発明は,SOI基板を用いて作製された耐圧特性の劣化の防止される,特に該基板の埋め込み酸化膜の耐圧特性の劣化の防止される半導体装置とその製造方法を提供することを目的とする。」
・「【0022】
【発明の実施の形態】上記のように,SOI基板を用い,シリサイドプロセスを適用して作製された半導体装置について,特性に問題の生じたことは上述の通りであるが,その点について以下に説明する。このようにして作製された半導体装置について,その概略構成として,その断面を図6に示す。尚,この例は,SOI基板としては,シリコン基板に酸素をイオン注入することにより,埋め込み酸化膜20を上部半導体層10と下部半導体層30の間に形成して作製されたものを用いた。この図6において,10は上部半導体層であり,チャンネル領域10-1,ソース/ドレイン領域10-2,シリサイド層10-3として形成されている。60はフィールド酸化膜による素子分離領域,70はゲート酸化膜,80はサイドウオール,80-1はブリッジショート,90はゲート領域,90-1はシリサイド層である。この図において,上部半導体層10の厚く形成された厚い領域で作製されたトランジスタは左側に,薄い領域で作製されたトランジスタは右側にそれぞれ表示している。
【0023】この図において,厚い領域に形成されたトランジスタに着目すると,シリサイド層10-3は,素子分離領域60の近傍で埋め込み酸化膜20に達しているが,それから遠ざかるチャンネル領域10-1側では埋め込み酸化膜2に達していない。ここで,ソース,ドレイン領域10-2は素子分離領域60に近付くほど薄くなっている。そして,薄い領域に形成されたトランジスタに着目すると,シリサイド層10-3は埋め込み酸化膜20に全ての領域で達している。そして,シリサイド層10-3は素子分離領域60に近付くほど薄くなっている。この薄くなっている程度は,両者において同様である。
【0024】これは,次のように考えられる。SOI基板の上部半導体層10に素子分離領域60であるフィールド酸化膜を形成するとき,酸化に必要な酸素は,上部半導体層10のマスクとしてパターニングされたSiN膜の開口部から供給される。ここで,素子分離領域形成用のロコス酸化量は,必ず素子分離を達成するため,上部半導体層10のSi換算量よりもオーバー酸化する。例えば,上部半導体層10が50nmの場合,ちょうど酸化するときの酸化量は,SiO_(2)膜厚で110nm必要とするが,実際に処理する場合,15?20%のオーバー酸化を行う。このオーバー酸化によって,オーバーしている間の酸素の供給に伴う酸化されるSiの供給元として,素子分離領域60端の上部半導体層10界面のSiと,素子分離領域60下の下部半導体層30のSiが使用される。このため,上部半導体層10の酸化されないままの活性領域は素子分離領域60に近付くほど薄くなる。この結果,上部半導体層10の酸化されないままの活性領域は,素子分離領域60に近付くほど中央領域に比べて薄くなる。
【0025】このような状態のSOI基板に,シリサイド工程を適用した場合,上部半導体層(活性領域)10はある程度薄くなったところからシリサイド層が埋め込み酸化膜20まで達してしまう。この結果,シリサイド層10-3が,前記厚い領域では素子分離領域60の近傍で,前記薄い領域ではそのほぼ全面が埋め込み酸化膜20に達する。
【0026】このトランジスタは,埋め込み酸化膜20の存在によりシリサイド層10-3と下部半導体層30が絶縁されている。ところが,トランジスタの間に相互に動作に影響のあること,ひいてはトランジスタが下部半導体層30に対し耐圧特性に問題のあるものが存在した。これから,埋め込み酸化膜20に問題のあることが要因であると考えた。その要因として次のことが考えられる。
【0027】SOI基板において,その埋め込み酸化膜20中に残留シリコン層や欠陥等が点在して存在することがある。この場合,前記残留シリコン層や欠陥が,例えば上部半導体層10側の近傍に点在し,上部半導体層10に対し埋め込み酸化膜20により充分に分離されていないと,上述のようにシリサイド層10-3が埋め込み酸化膜20に達するような状況においては,前記高融点金属により埋め込み酸化膜20中の前記残留シリコン層がシリサイド化され,前記欠陥が侵食される。この結果,埋め込み酸化膜20の耐圧の劣化もしくは上部半導体層10と下部半導体層30とのショートの要因となると考えられる。
【0028】SiO基板は,欠陥がないものを常に厳選して使用することにより対応しておれば,このような要因には気付き難い。SOI基板を,特には厳選しないで使用したいという要求と,それに応えたいという提案をする場合には,上記のような半導体装置の耐圧に問題が生じ,それに対する解決策が求められる。」

イ 実施例
・「【0031】(実施の形態)本発明の半導体装置の実施の形態について,その製造工程を模式的に示す図1及び2を参照し,以下に説明する。SOI基板として,厚さ例えば600μmの下部半導体層30,厚さ例えば100nmの埋め込み酸化膜20及び厚さ例えば50?60nmの上部半導体層10の順に積層したものを用いる。尚,ここで,このSOI基板はシリコン基板に酸素をイオン注入した後熱処理し,埋め込み酸化膜20を形成し作製したものである。
【0032】SOI基板にSiO_(2)膜を厚さ例えば7nm堆積した後,さらに減圧CVD法により,SiN膜を厚さ例えば85nmに形成する。フォエッチング工程により,フォトレジストを薄い領域を形成する部分を開口するようパターニングし,更に,SiN膜及びSiO_(2)膜をエッチング後,熱酸化を行い上部半導体層10に表面酸化膜を形成し,まずSiN膜をリン酸等のエッチャントを用いて除去し,更にその表面酸化膜をHF等の酸化膜エッチャントを用いて除去する(図1(a)参照)。こうして,上部半導体層10には,薄い領域とそれに比べて厚い領域が存在するよう膜厚が調整される。ここで,薄い領域は膜厚が例えば40nmとされており,この領域は図示していない。
【0033】次に,熱酸化を行いパッド酸化膜40を厚さ例えば7nmに形成し,更に減圧CDV法によりSiN膜50を厚さ例えば85nmに形成する((図1(b)参照。)。次いで,素子分離領域と活性領域を決定するためのフォトエッチング工程を行い,SiN膜50をパターニングする(図1(c)参照)。尚,ここでSiN膜は素子分離領域に対向する部分に開口される。
【0034】次に,ロコス法を用い,素子分離領域60を形成する(図1(d)参照)。尚,このロコス法による酸化は,ドライO_(2)酸化で,基板温度が1100℃,時間が90分で行う。このとき,上部半導体層10の酸化されないままの領域(活性領域)は,素子分離領域60に近付くほど中央領域に比べて薄くなる。これは,活性領域のエッジ部分においては,熱酸化時に上部半導体層10の表面及び埋め込み酸化膜20の界面にバーズビークが入るため,活性領域を形成している上部半導体層10の膜厚が薄くなるからである。ここで,素子分離領域形成用のロコス酸化量は,必ず素子分離を達成するため,上部半導体層のSi換算量よりもオーバー酸化する。例えば,上部半導体層が50nmの場合,ちょうど酸化するときの酸化量は,SiO_(2)膜厚で110nm必要とするが,実際の処理の場合,15?20%のオーバー酸化を行う。
【0035】ここで,上部半導体層10は,その中央部分の厚みは例えば約50nmであり,素子分離領域60の近傍の最も薄い部分は例えば約45nmである。上部半導体層10は,その素子分離領域60の近傍では中央部分に比べて例えば約5nm薄くなり,その中央部は元の厚に比べて例えば殆ど薄くなっていない或いは約5nm薄くなっている。
【0036】次に,SiN膜50をリン酸等のエッチャントを用いて除去する。素子分離領域60に囲まれた活性領域となる上部半導体層10に,パッド酸化膜40を介して,P型の不純物イオンを閾値制御用として半導体基板の法線方向から注入する(図1(e)参照)。ここで,例えば,パッド酸化膜40が5?10nmである場合,P型不純物によるイオン注入条件は,上部半導体の中央部にピークを作るように^(11)B^(+)イオンを5?15KeV,又は^(49)BF_(2)^(+)イオンを20?70KeV,注入量を0.2?1×10^(13)ions/cm^(2)で行う。
【0037】次いで,パッド酸化膜40を除去後,活性領域にシリコン酸化膜であるゲート絶縁膜70を堆積する。ここで,ゲート絶縁膜70は,作製すべきトランジスタのチャンネル長さが0.35μmならば7?10nmとする。次に,ポリシリコン膜を厚さ200nmに減圧CVD法を用いてゲート絶縁膜70の全面に形成した後,フォトエッチング工程によりパターニングし,ゲート領域(ゲート電極)90を形成する。更に,半導体基板の全面にCVD法等によってシリコン酸化膜を堆積し,異方性エッチングを用いてゲート領域の側面にサイドウオール80を形成する。
【0038】次に,半導体基板の表面全体に,半導体基板の法線方向から,ゲート領域90及びサイドウオール80をマスクとしてN型不純物である^(31)P+イオンを注入し,ソース/ドレイン領域であるN型不純物拡散層10-2及びゲート領域(ゲート電極)90を形成する(図2(f)参照)。
【0039】次いで,シリサイド化を防止するための膜(シリサイド防止膜)として,CVD法によって,半導体基板の表面全体にシリコン酸化膜100を,例えば厚さ20?50nmでよいが,この例では約500Å堆積する(図2(g)参照)。尚,シリサイド防止膜としては,シリコン酸化膜に限らずSiO_(2)及びSiN膜の2重構造等を挙げることができ,その厚さは例えばSiO_(2)膜が厚さ5?10nmで,SiN膜が厚さ10?40nmでよい。要するに,シリコン酸化膜のようにウエットエッチングが可能で,シリサイド防止可能であればよい。
【0040】その後,フォトエッチング工程により,シリサイド化する領域(シリサイド化領域)を開口するようフォトレジスト110をパターニングする(図2(h)参照)。この開口は,ゲート領域,ソース/ドレインに対向して形成される。このパターニングを行う際,活性領域と素子分離領域の境界の近傍の上においては以後のエッチング工程でシリコン酸化膜100が少なくともエッチングされないように,活性領域及び素子分離領域60の上においてフォトレジスト110が残るようにパターニングを行う。
【0041】このとき,上部半導体層10の前記薄い領域,更にはサイドウオール80の上においてもフォトレジスト110が残るようにパターニングされる。ここで,サイドウオール80の上にもフォトレジスト110を残すのは,ソース/ドレイン領域形成のために上述のようにイオン注入を行っているので,サイドウオール80部の酸化膜にはダメージが入っており,後の工程のHF等の酸化膜エッチングレートがシリサイド防止膜よりも速くなることから,ゲート領域のシリサイド化時に,サイドウオール80が充分にゲート領域とソース/ドレイン領域のブリッジショート防止のための膜厚を確保することが困難となる可能性が高いためである。尚,半導体基板の上部半導体層10に抵抗素子やバイポーラ素子等を得る領域を設ける場合,それらの素子の為にはシリサイド化されると不都合な領域についてもフォトレジスト110が残される。
【0042】次いで,HF等の酸化膜エッチャントを用い,フォトレジスト110をマスクとしてシリサイド防止膜であるシリコン酸化膜100をエッチングする(図1(h)参照)。このとき,シリサイド化領域に対向し,このシリコン酸化膜100をエッチングし,続いて,サイドウオール用酸化膜の残膜及び,ゲート酸化膜70であるシリコン酸化膜に対しても上部半導体層10に到達するまでエッチングする。ここで,シリサイド防止膜であるシリコン酸化膜100のエッチング方法としては,ドライエッチングで行うと,上部半導体層10の表面にダメージを与え,更に完全シリサイド防止膜を除去するためにはオーバーエッチングが必要であり,オーバーエッチング相当の厚さで上部半導体層10が薄膜化され,後工程のシリサイド化の反応バラツキ又はシリサイドが埋め込み酸化膜20まで到達してしまうこと,更には上部半導体層10の薄膜化により,後のコンタクトホール形成工程のエッチングにおいて上部半導体層10を突き抜ける可能性がある。そのため,シリサイド化領域を開口するエッチングは,ダメージのないウエットエッチングで行う。
【0043】次に,フォトレジスト110を除去した後,高融点金属であるTiをスパッタし,高融点金属層120を堆積する(図2(i)参照)。例えば,上部半導体層10の元の厚さが50?60nmで前記薄い領域の厚さが約40nmの場合,この半導体層が完全にシリサイド化されないために高融点金属層の厚さは15?25nmとする。尚,シリサイド化のための高融点金属としてTiの例を挙げたが,これに限らず例えばCoやNi等を用いてもよい。
【0044】続いて,SiとTiとを反応させるために,ランプアニール装置にて650℃で40秒程度熱処理を行い,ゲート領域上部,及びソース/ドレイン領域のシリサイド化領域にそれぞれチタンとシリコンのシリサイド化によるシリサイド層90’及び,シリサイド層10-2’を形成する。次に,未反応のTiの除去のために,アンモニア過水処理を行う。さらに,シリサイド層の相変化を行うことを目的として850℃10秒程度のアニールを行い,これらシリサイド層を低抵抗化をさせる(図2(j)参照)。
【0045】図2(j)では,上部半導体層10の厚い領域に対応する領域に関して図示しているので,厚い領域と薄い領域を合わせて図3に示す。この図において,厚い領域に形成されているトランジスタを左側に,薄い領域に形成されているトランジスタを右側にそれぞれ示している。厚い領域に形成されたトランジスタに着目すると,活性領域が素子分離領域60との境界近傍で薄くなっているが,その活性層の形成されたシリサイド層10-2’は該境界の近傍においても埋め込み酸化膜20に到達していない。このシリサイド層10-2’の厚さは,例えば30nm程度である。」
・「【0046】・・・また,薄い領域に形成されたトランジスタに着目すると,活性層にはシリサイド層が形成されていない。」
・「【0048】このように,活性層であるソース/ドレイン領域10-2は,埋め込み酸化膜20との間にTiとSiの未反応である,シリサイド化されていないままの状態で残されている。このため,埋め込み酸化膜20の残留シリコンはシリサイド化されることが防止されているばかりでなく,埋め込み酸化膜20の欠陥が侵食されることも防止される。」

ウ 発明の効果
・「【0052】
【発明の効果】本発明によれば,半導体装置において,SOI基板の埋め込み酸化膜の耐圧特性の劣化を防止することがで可能であり,さらには,ゲートとソース/ドレイン間のブリッジショートを防止されたものとすることが可能であり,半導体装置の製造方法によれば,SOI基板に特有の埋め込み酸化膜中の残留シリコンの存在もしくは欠陥が存在した場合においても,埋め込み酸化膜中の残留シリコンがシリサイド化されず,また欠陥部においては高融点金属が侵食することもなく,埋め込み酸化膜の耐圧劣化もしくは上部半導体層と下部半導体層のショートが防止される半導体装置の提供に寄与する。」

3-2 引用発明
上記ア?ウによれば,引用例1には,次の発明(以下「引用発明」という。)が開示されているといえる。

「下部半導体層30と前記下部半導体層30上に形成された埋め込み酸化膜20と前記埋め込み酸化膜20上に形成されたその中央部分の厚みは例えば約50nmであり素子分離領域60の近傍の最も薄い部分は例えば約45nmである上部半導体層10とを有する,シリコン基板に酸素をイオン注入した後熱処理し前記埋め込み酸化膜20を形成し作製したものであるSOI基板を用意する工程と,
前記上部半導体層10の上面に前記上部半導体層が完全にシリサイド化されないために厚さが15?25nmのTiをスパッタし,高融点金属層120を堆積する工程と,
続いて,シリコンとチタンとを反応させるために,ランプアニール装置にて650℃で40秒程度熱処理を行い,前記上部半導体層10のソース/ドレイン領域のシリサイド化する領域にチタンとシリコンのシリサイド化によるシリサイド層を形成し,さらに,前記シリサイド層の相変化を行うことを目的として850℃10秒程度のアニールを行い,前記シリサイド層を低抵抗化をさせるアニール工程と,
を含むことを特徴とする,半導体装置の製造方法。」

4 引用例2の記載
原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された刊行物である特開平8-78361号公報(以下「引用例2」という。)には,図1,図5,図6とともに,次の記載がある。

ア 発明の背景等
・「【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に関し,特に,ゲート,ソース及びドレインを自己整合的にシリサイド化することにより,低抵抗化を図る絶縁ゲート電界効果トランジスタ(MOSFET)の製造方法に関する。
【0002】
【従来の技術】従来の半導体装置を形成するサリサイドプロセスでは,チタンが用いられてきた。これは,高融点金属シリサイドの中で,チタンシリサイドの電気抵抗率が最も低いためである。
【0003】図6は,従来のサリサイドプロセスを工程順に示す断面図である。
【0004】まず図6(A)に示されるように,P型シリコン基板401に,Nウェル402を既知の方法により形成する。次いで,基板401の表面にフィールド絶縁膜として酸化膜403を選択酸化法により形成する。このフィールド酸化膜403に囲まれた活性領域に,順次シリコン酸化膜などのゲート絶縁膜404と多結晶シリコンを成長し,多結晶シリコンにリンを既知の手法によりドープして多結晶シリコンの電気抵抗の低減を図る。
【0005】次いで,既知の方法であるフォトリソグラフィー法とドライエッチ法により,多結晶シリコンをパターンニングしてゲート電極405を形成する。次に,フォトリソグラフィー法とイオン注入法により,低濃度のN型不純物拡散層413と低濃度のP型不純物拡散層414を形成する。次いで,ゲート電極405の側面にシリコン酸化膜あるいはシリコン窒化膜から構成されるサイドウォール絶縁膜406を既知のCVD技術とエッチング技術を用いて形成する。
【0006】次に,図6(B)に示されるように,フォトリソグラフィー法とイオン注入法により,N型不純物拡散層407とP型不純物拡散層408を形成する。かくしてLDD構造としてN型ソース・ドレイン領域407,P型ソース・ドレイン領域408が形成される。次いで,ゲート電極である多結晶シリコンの表面と半導体基板表面の自然酸化膜を除去し,チタン409を半導体基板の加熱を行わないでスパッタ堆積する。
【0007】次に,図6(C)に示されるように,窒素雰囲気中で700℃以下の急速熱処理(RTA)することにより,シリコンと接触するチタンのみをシリサイド化し,二珪化チタン410を形成する。またこの際,フィールド酸化膜及びサイドウォール406と接触するチタンと半導体基板上のチタンの一部は窒化されて窒化チタン411となる。
【0008】次に図6(D)に示されるように,アンモニア水及び過酸化水素水等の混合液などにより,選択的にウェットエッチングし,窒化チタンのみを除去する。次いで,前述のRTAよりも高温のRTAを行い,前記の珪化チタン410よりも電気抵抗率の低い二珪化チタン412を形成する。
【0009】以上に示したサリサイドプロセスを用いることにより,多結晶シリコンゲート電極405,N型及びP型不純物拡散層407,408の表面部分が自己整合的にシリサイド化されるために低抵抗化され,デバイスの高速化が図れる。このサリサイドプロセスは,必要とする領域に限って,選択的にシリサイド化できる利点がある。
【0010】
【発明が解決しようとする課題】ところが,図6によって示した従来の製造方法では,ヒ素があるいはリン等が高濃度にドープされたN型拡散層や,N型の多結晶シリコンゲート電極上ではシリサイド化反応が阻害されるという問題があった。これは,シリコン表面にパイルアップし,シリコン中の固溶度を越えた過剰のヒ素あるいはリンが,シリコンの拡散を阻害するためと考えられる。例えば,膜厚35nmのチタン409を堆積し,650℃でRTA,エッチングして窒化チタンを除去,次いで,850℃のRTAをして,シリサイド層のシート抵抗を測定すると,N型上のシリサイド層のシート抵抗はP型上のシリサイド層のシート抵抗の2倍程度となる。P型上でのシリサイド層の厚さは?50nmであるのに対し,N型上ではその厚さは数割薄くなっており,N型上でシリサイド化反応が阻害されているのは明瞭である。シリサイド層の膜厚が薄い場合には,シリサイド層の低抵抗化のための最終的なRTAにおいて凝集を生じ,素子の信頼性を著しく劣化する原因となる。一方,P型上では,シリサイド層が厚く形成されるので,トランジスタの寄生抵抗の増大や,接合リークの増大が問題となる。従って,N型とP型上で,同程度の膜厚及び層抵抗のシリサイド層を形成する必要がある。」
・「【0014】したがって本発明の目的は上記問題点を解決して電気抵抗の低い高融点金属シリサイド層を得ることができる半導体装置の製造方法を提供することである。」

イ 実施例
・「【0025】
【実施例】以下,図面を参照して本発明を詳細に説明する。
【0026】図1は,本発明の第1の実施例を製造工程順に示した断面図である。
【0027】まず,図1(A)に示されるように,P型単結晶シリコン基板101のPチャネル型絶縁ゲート電界効果トランジスタが形成される領域にNウェル102をイオン注入法により形成する。次いで,シリコン半導体基板101の表面に,フィールド絶縁膜として厚さ360nmのフィールド酸化膜103を選択酸化法により形成する。このフィールド酸化膜103に囲まれた活性領域に,厚さ10nmのゲート絶縁膜としてゲート酸化膜104を形成し,この後ゲート電極材料として厚さ150nmの多結晶シリコンを成長する。次いで,既知の方法であるフォトリソグラフィー法とドライエッチ法により,多結晶シリコンをパターンニングしてゲート電極105を形成する。次に,フォトリソグラフィー法とイオン注入法により,低濃度のN型不純物拡散層117と低濃度のP型不純物拡散層118を形成する。更に,全面に厚さ70nmのシリコン酸化膜を成長し,エッチバック法により,ゲート電極105の側面にサイドウォール106を形成する。
【0028】次に,図1(B)に示されるように,フォトリソグラフィー法とイオン注入法により,N型不純物拡散層107,P型不純物拡散層108,N型多結晶シリコンゲート109及びP型多結晶シリコンゲート110を形成する。イオン注入後に,窒素雰囲気中,900℃,20分の熱処理により,シリコン結晶の回復と不純物の活性化を行う。かくしてLDD構造としてN型ソース・ドレイン領域107とP型ソース・ドレイン領域108が形成される。この後,本発明に従って,ヒ素イオンを3.0×10^(14)cm^(-2)の注入量および30keVの加速電圧でイオン注入法を行い,各ソース・ドレイン領域107,108および各ゲート109,110に,深さ30nmの非晶質シリコン層111を形成する。ここで,イオン注入にはヒ素を用いたが,BF_(2) を用いることもでき,これらのような重い元素を用いる方が好ましい。また,このヒ素のイオン注入をP型もN型も同時に行っているが,このP型不純物拡散層108やP型ポリシリコンゲート110がN型に反転することはない。それはこのイオン注入量が,このP型不純物拡散層108やP型ポリシリコンゲート110の濃度に比べ一桁少ないからである。
【0029】次いで,ゲート電極である多結晶シリコンの表面と半導体基板表面の自然酸化膜を希弗酸により除去し,厚さ30nmのチタン112を450℃に加熱した半導体基板上にスパッタ堆積する。このとき,薄いチタン膜厚の制御とチタンとシリコンの非晶質の混合層113の厚さを増加するため,チタンの堆積速度は,2nm/秒以下で行う。このとき,チタンとシリコンの非晶質の混合層113は,6nmの厚さ(深さ)に形成される。
【0030】次に,図1(C)に示されるように,窒素雰囲気中で650℃,30秒の急速熱処理(RTA)することにより,シリコンと接触するチタンのみをシリサイド化し,二珪化チタン114を形成する。またこの際,フィールド酸化膜及びサイドウォールと接触するチタンと半導体基板上のチタンの一部は窒化されて窒化チタン115となる。
【0031】次に図1(D)に示されるように,アンモニア水及び過酸化水素水の混合液により,選択的にウェットエッチングし,窒化チタン115のみを除去する。次いで,窒素雰囲気中で,850℃,10秒のRTAを行い,前記二珪化チタン114よりも電気抵抗率の低い二珪化チタン116を形成する。
【0032】以上のように形成された,二珪化チタンにより,線幅0.4μmのN型不純物拡散層とP型不純物拡散層上,及び線幅0.2μmのN型多結晶シリコンゲートとP型多結晶シリコンゲート上で,それぞれ,6.2Ω/□,5Ω/□,5.2Ω/□,4.1Ω/□と,基板加熱しない場合に比べ低抵抗化でき,かつ,N型とP型の抵抗値の差を小さくできる。」
・「【0035】図5(B)は拡散層の幅(線幅)が0.4μmの単結晶拡散層について,チタンの堆積時の基板温度に対するチタンシリサイド形成後のそれぞれの拡散層におけるシート抵抗(層抵抗)を示し,●は非晶質化が有る本発明の方法によるN型拡散層(N型拡散層)におけるシート抵抗,○は非晶質化が有る本発明の方法によるP型拡散層(P型拡散層)におけるシート抵抗,■は非晶質化が無い従来技術の方法によるN型拡散層におけるシート抵抗,□は非晶質化が無い従来技術の方法によるP型拡散層におけるシート抵抗である。
【0036】これらの図における非晶質化有り(本発明)のデータから解るようにシート抵抗の低下が300℃の基板温度で顕著に現れている。低下したシート抵抗のさらなる低下は基板温度を350℃以上に上げてもそれ程生じていない。一方,チタン堆積時の基板温度の上限は原理的にはチタンシリサイドが形成される温度を超えない範囲であるが,チタンシリサイドの形成温度はデバイスの製造条件等に強く依存する面もある。したがって,基板を300?500℃の温度で加熱しながらチタンを堆積するのが好ましい。」
・「【0038】これより,不純物が拡散されたシリコン領域の表面に非晶質層を形成することとチタンの堆積時の基板温度を上げておくことの両方により,シート抵抗の低いチタンシリサイド層が形成できていることは明白である。」
・「【0040】上述の実施例における厚さ30nmのチタン112に変わって,厚さ25nmのチタンと厚さ30nmの窒化チタンの2層構造としてもよい。この場合でも,二珪化チタン膜により,N型不純物拡散層,P型不純物拡散層,N型多結晶シリコンゲート,P型多結晶シリコンゲート上のシート抵抗として,それぞれ,4.7Ω/□,4.3Ω/□,4.7Ω/□,4Ω/□が得られ,同等の抵抗値が得られた。ここで,窒化チタンは,チタンがシリサイド以外のものに変わることを防止するものであるから,チタンとの反応性の低い材料層ならば,窒化チタンの代わりに使用することができることは言うまでもない。但し,プロセスの工数を増やさないためには,窒化チタンのように未反応チタンと一緒にエッチングできる材料層を選択する方が望ましい。」

ウ 発明の効果
・「【0062】
【発明の効果】以上のように本発明によれば,シリサイド化反応の阻害要因が除去でき,N型,P型半導体基板上ともに,電気抵抗の低い二珪化チタン層が形成でき,かつ,配線間のショート不良も防止できる。また,本発明によれば,二珪化チタンの高抵抗相のC49構造から低抵抗相のC54構造への相転移も促進でき,微細な配線で問題であった相転移不良による,高抵抗化の問題も解決できる。」

5 引用例3の記載
原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された刊行物である特開平8-250716号公報(以下「引用例3」という。)には,図1,図11とともに,次の記載がある。

ア 発明の背景等
・「【0001】
【産業上の利用分野】本発明は,金属・半導体化合物膜を有する半導体装置の製造方法および製造装置に関する。」
・「【0005】図11に,従来のサリサイド技術を用いたMOSFETの製造方法の工程断面を示す。まず,図11(a)に示すように,シリコン基板101の表面にフィールド酸化膜102を形成し,次いでこのフィールド酸化膜102により規定された素子形成領域のシリコン基板101上に,ゲート酸化膜103,ゲート電極104,ゲート保護膜105を形成する。この後,ゲート保護膜105をマスクとして,不純物のイオン注入を行なって,低濃度の浅いソース・ドレイン領域106aを形成する。
【0006】次に同図(a)に示すように,ゲート側壁絶縁膜107となるSiN_(X)やSiO_(2)などの絶縁膜を化学気相成長法(CVD法)により全面に堆積した後,この絶縁膜を反応性イオンエッチングにより全面エッチングして,厚さ50?150nm程度のゲート側壁絶縁膜107を形成する。
【0007】次にシリコン基板101の表面の汚染物を酸性やアルカリ性の溶液により除去し,この清浄なシリコン基板101の表面に薄いシリコン酸化膜を形成した後,ゲート保護膜105およびゲート側壁絶縁膜107をマスクとして,不純物のイオン注入を行なって,高濃度の深いソース・ドレイン領域106bを形成する。しかる後,熱処理(アニール)により不純物を電気的に活性化させる。
【0008】次にソース・ドレイン領域106a,106bの表面の上記薄いシリコン酸化膜を希弗酸系のエッチング液で除去し,純水により洗浄した後,シリコン基板101を大気に取り出し,窒素を吹き付けながら乾燥させる。
【0009】次にシリコン基板101を真空装置内にセットした後,図11(b)に示すように,厚さ20?30nm程度の薄いチタン膜108,厚さ70nm程度の窒化チタン保護膜109をスパッタ法により全面に形成する。
【0010】ここで,チタン膜108が薄いのは,ソース・ドレイン領域が浅いため,厚いシリサイド膜を形成すると,接合リークが生じるからである。次にシリコン基板101を真空装置から大気に取り出し,専用のランプアニール装置を用いて600?750℃,30?60秒間の低温のRTA(Rapid Thermal Anneal)を行なって,図11(c)に示すように,ソース・ドレイン領域106bの表面にチタンシリサイド(TiSi_(2))膜110を自己整合的に形成する。
【0011】ここで,低温のRTAを行なっているので,チタン膜108には高抵抗の相(C49型の斜方結晶構造)が存在する。ここで,高温のRTAを行なえば,完全に低抵抗の相であるC54型の斜方結晶構造に相転移できるが,この場合,ブリッジングと呼ばれるシリサイドによるソース・ドレイン領域とゲート電極との短絡という問題が生じる。低抵抗な相(C54型の斜方結晶構造)への相転移温度が上昇するのは,チタン膜108が薄いからである。
【0012】この後,処理ブースにて硫酸,塩酸およびアンモニア水のいずれかと過酸化水素水との混合液を用いて,フィールド酸化膜102,ゲート保護膜105等の絶縁膜上に残った未反応のチタン膜(不図示),絶縁膜とチタン膜108との反応生成物(不図示),窒化チタン保護膜109をエッチング除去して,ソース・ドレイン領域106b上に厚さ35?65nm程度のチタンシリサイド膜110を残す。
【0013】この段階では,チタンシリサイド膜110はまだ完全には低抵抗相のC54型の斜方結晶構造に相転移していないので,再度専用のアニール装置を用いて850?900℃,20秒間の高温のRTAを行なって,チタンシリサイド膜110を完全に低抵抗相のC54型の斜方結晶構造にする。
【0014】しかしながら,この種の従来のサリサイド技術を用いたMOSFETの製造方法には以下のような問題がある。まず,未反応のチタン膜,反応生成物,窒化チタン保護膜109を除去した後に,高温のRTAを行なって,チタンシリサイド膜110を完全に低抵抗相のC54型の斜方結晶構造にしても,チタンシリサイド膜110による低抵抗化が困難であるという問題があった。」
・「【0026】
【発明が解決しようとする課題】上述の如く,微細化が進むと,サリサイド技術を用いても,シリサイド膜の表面の酸化や,シリコン基板の表面の汚染(酸化,水ガラスの析出)により,シリサイド膜による低抵抗化が困難であるという問題があった。
【0027】本発明は,上記事情を考慮してなされたもので,その目的とするところは,微細化が進んでも,金属・半導体化合物膜により低抵抗化を図れる半導体装置の製造方法および製造装置を提供することにある。」

イ 実施例
・「【0040】
【実施例】以下,図面を参照しながら実施例を説明する。
(第1の実施例)図1は,本発明の第1の実施例に係るMOSFETの製造方法を示す工程断面図である。
【0041】まず,図1(a)に示すように,単結晶のシリコン基板11の表面にフィールド酸化膜12を熱酸化により形成する。次に同図(a)に示すように,フィールド酸化膜12により囲まれた素子形成領域のシリコン基板上11に,ゲート酸化膜13となるシリコン酸化膜,下部ゲート電極14aとなる多結晶シリコン膜,上部ゲート電極14bとなるタングステン膜を順次形成した後,このタングステン膜上に窒化シリコンからなるマスクパターン14cを形成する。
【0042】次に同図(a)に示すように,マスクパターン14cをエッチングマスクとして,上記シリコン酸化膜積/多結晶シリコン膜/タングステン膜をエッチングして,ゲート酸化膜13,下部ゲート電極14a,上部ゲート電極14bを形成する。
【0043】次に図1(b)に示すように,低濃度の浅いソース・ドレイン領域16aを形成するために,マスクパターン14cをマスクとして,不純物のイオン注入を行なう。この後,全面に窒化シリコン膜15をCVD法により形成し,この窒化シリコン膜15をRIE等の異方性エッチングにより全面エッチングし,ゲート部の側壁に窒化シリコン膜15を選択的に残置して,ゲート側壁絶縁膜15aを形成する。
【0044】次に同図(b)に示すように,高濃度の深いソース・ドレイン領域16bを形成するために,ゲート電極14およびゲート側壁絶縁膜15aをマスクとして,不純物のイオン注入を行なった後,アニールによりソース・ドレイン領域16a,16bの不純物を活性化する。
【0045】次に同図(b)に示すように,シリコン基板11の表面の自然酸化膜を弗酸系処理により除去した後,全面にチタン膜17,窒化チタン保護膜18を順次形成する。窒化チタン保護膜18は,チタン膜17の酸化防止,後工程で形成されるチタンシリサイド膜の表面が凹凸状になるのを防止するための膜である。
【0046】次に図1(c)に示すように,大気圧以上の圧力の不活性ガス雰囲気中で熱処理を行なうことにより,シリコン基板11の露出面に,全てがC54型の斜方結晶構造のチタンシリサイド(TiSi_(2))膜19を形成する。このとき,シリコン基板11以外と接触するチタン膜17は反応せずに,チタン膜17b,窒化チタン膜18として残留する。上記熱処理は,例えば,シリコン基板が収容した反応室内にパージガスとしてのN_(2)ガスを供給しながら行なう。
【0047】ここで,上記熱処理は,ソース・ドレイン領域16a,16bの形成方法によって異なる。これは形成方法の違いによってC49構造とC54構造とが混在したチタンシリサイド膜19あるいは全てがC54構造のチタンシリサイド膜19が形成されるからである。」

ウ 発明の効果
・「【0109】
【発明の効果】以上詳述したように本発明(請求項1?請求項3)によれば,保護膜を除去する際における金属・半導体化合物膜の酸化による抵抗上昇を防止できるので,低抵抗の金属・半導体化合物膜を形成できるようになる。
【0110】また,本発明(請求項4?請求項6)によれば,金属・半導体化合物膜の形成に係る工程において,金属・半導体化合物膜に自然酸化膜は形成されないので,金属・半導体化合物膜を低抵抗に保つことができる。」

6 引用例4の記載
原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された刊行物である特開2000-82811号公報(以下「引用例4」という。)には,図1?図6とともに,次の記載がある。

ア 発明の背景等
・「【0001】
【発明の属する技術分野】本発明は,チタンシリサイド膜を備えた半導体装置及びその製造方法に関するものである。特には,半導体装置の多結晶シリコンよりなるゲート電極及びシリコン基板表面不純物層等,シリコン含有層上にチタンシリサイド膜を有する半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】半導体装置の高速化及び高集積化のための手段として,いわゆるサリサイド(Self-Aligned-Silicide)技術が用いられている。これは例えば,図11に示すようなMOS型半導体装置におけるゲート電極22の表面上及びシリコン基板20に形成した不純物領域24,すなわちシリコン含有層の上に自己整合的に金属シリサイド層26を形成するものである。このような金属シリサイド層26の抵抗を低く抑えることが,回路の高速化に望ましい。
【0003】
【発明が解決しようとする課題】しかし,上記のチタンシリサイド膜を利用する手法では,配線を細くした場合に,細線効果と呼ばれる問題が生ずることが判明してきている。
【0004】すなわち,高集積化を図るためにゲート電極の幅などを細くしていくと,チタンシリサイド層における抵抗のばらつきが大きくなること,及び,抵抗の平均値が大きくなること,という2つの問題が発生する。
【0005】この原因は次のようなものと考えられる。チタンシリサイドには高抵抗(100Ω・cm程度)の結晶構造(C49)と,低抵抗(15Ω・cm程度)の結晶構造(C54)の2つがある。高抵抗の結晶構造(C49)は400℃程度の低温で形成されるのに対して低抵抗の結晶構造(C54)は700℃程度の高温で形成される。このため,配線が細線化するにしたがって高抵抗の結晶構造から低抵抗の結晶構造への層転移が阻害され高抵抗結晶の比率が高くなってしまう。また,配線が細線化するにしたがって低抵抗結晶と高抵抗結晶の比率のばらつきが大きくなってしまう。このような事から,上記の問題が発生すると考えられる。
【0006】また,チタンシリサイド層において高抵抗の結晶構造から低抵抗の結晶構造への層転移が阻害される原因として,チタンシリサイド膜中への酸素の混入とチタンシリサイド膜の応力の影響が考えられる。
【0007】上述したチタンシリサイド膜中への酸素の混入を防止する方法としては,以下のような製造方法が考えられていた。
【0008】(1)チタンをスパッタリングすることによって金属膜を形成する。
【0009】(2)次いで窒素雰囲気中でチタンをスパッタリングすることにより金属膜上に酸素混入防止の保護膜として窒化チタン膜を形成する。
【0010】(3)これに加熱処理を行い,チタンからなる金属膜をシリサイド化する。
【0011】(4)最後にシリサイド化されていない不要なチタン膜及び窒化チタンからなる保護膜をエッチングして除去する。
【0012】しかしながら,このような窒化チタンを保護膜として用いる手法によって製造した半導体装置では,チタンシリサイド膜中の応力の影響を完全に回避することができない。このため,ゲート電極などの配線幅がおよそ0.3μm以下ではチタンシリサイド層における抵抗のばらつきが大きくなること,及び,抵抗の平均値が大きくなること,という2つの問題を充分に解決することができない。
【0013】本発明は上記のような事情を考慮してなされたものであり,その目的は,ゲート電極などの配線幅がおよそ0.3μmより細くなっても抵抗のばらつきが小さく,かつ,抵抗の平均値が小さいチタンシリサイド膜を備えた半導体装置及びその製造方法を提供することにある。また,本発明の目的は,ゲート長又は配線幅を細くしても細線効果の発生を抑制したチタンシリサイド膜を備えた半導体装置及びその製造方法を提供することにある。」

イ 実施例
・「【0030】
【発明の実施の形態】以下,図面を参照して本発明の一実施の形態について説明する。
【0031】図1?図6は,本発明の実施の形態による半導体装置の製造方法を示す断面図である。
【0032】まず,図1に示すように,シリコン基板10上に素子分離膜19を形成し,素子分離膜19の相互間のシリコン基板10上にゲート絶縁膜であるゲート酸化膜12を形成する。素子分離膜としては,LOCOS,セミリセスLOCOS,シャロートレンチなどの構造を用いることができる。ゲート酸化膜12の上に多結晶シリコンよりなるゲート電極14を形成し,ゲート電極14をマスクとして低濃度不純物層17をイオン注入により形成する。その後,ゲート電極14の側壁に側壁材16を形成する。この後,ゲート電極14及び側壁材16をマスクとしてシリコン基板10に自己整合的に不純物層(ソース/ドレイン)18を形成する。これらの形成方法は公知の手法を用いる。
【0033】次に,図2に示すように,ゲート電極14,側壁材16,不純物層18及び素子分離膜19を含む基板全面にチタンをスパッタリングして金属膜11を形成する。この際,金属膜11の厚さは例えば30nm程度である。この金属膜11の厚さは,所望するチタンシリサイド膜の厚さをある定数で除すことにより算出できる。本実施の形態では,この定数は2.5程度である。
【0034】この後,図3に示すように,金属膜11の上にタングステンをスパッタリングして保護膜(Cap)15を形成する。この際,保護膜15の厚さは,金属膜11より薄くすることが好ましく,例えば20nmである。
【0035】次に,図4に示すように,金属膜11,保護膜15,不純物層18及びゲート電極14を例えば700℃で30秒加熱処理する。この熱処理によって不純物層18及びゲート電極14中のシリコンと金属膜11中のチタンが反応することにより,ゲート電極14及び不純物層18それぞれの表面には厚さが75nm程度のチタンシリサイド膜13が形成される。
【0036】この後,図5に示すように,素子分離膜19及び側壁16の上にシリサイド化されずに残留する金属膜11,保護膜15をエッチングにより除去する。この際,例えばアンモニア水に過酸化水素水を加えたエッチング液が用いられる。次に,チタンシリサイド膜13に例えば800℃で30秒間程度加熱するアニール処理を行う。これは,半導体素子の活性化を図り,チタンシリサイド膜13を高抵抗の結晶構造(C49)から低抵抗の結晶構造(C54)に層転移させるためである。」

ウ 発明の効果
・「【0050】
【発明の効果】以上説明したように本発明によれば,ゲート電極などの配線幅がおよそ0.3μmより細くなっても抵抗のばらつきが小さく,かつ,抵抗の平均値が小さいチタンシリサイド膜を備えた半導体装置及びその製造方法を提供することができる。
【0051】また,本発明によれば,タングステン保護膜を用いて不純物含有層をシリサイド化させている。したがって,ゲート長又は配線幅を細くしても細線効果の発生を抑制したチタンシリサイド膜を備えた半導体装置及びその製造方法を提供することができる。」

7 対比
(1)次に,本願発明と引用発明とを対比する。
ア 引用発明の「下部半導体層30」,「前記下部半導体層30上に形成された埋め込み酸化膜20」,「SOI基板」は,それぞれ,本願発明の「シリコン基板」,「該シリコン基板上に形成された絶縁膜」,「SOI構造を有する基板」に対応し,また,引用発明の「前記埋め込み酸化膜20上に形成されたその中央部分の厚みは例えば約50nmであり素子分離領域60の近傍の最も薄い部分は例えば約45nmである上部半導体層10」において,引用発明の「SOI基板」の元となる「シリコン基板」が,単結晶シリコン基板のことであるので,引用発明の「上部半導体層10」は,引用発明の「シリコン基板」の一部である単結晶シリコン層からなり,本願発明の「シリコン領域を含むシリコン単結晶層」に対応し,かつ,引用発明の「上部半導体層10」は,「その中央部分の厚みは例えば約50nmであり素子分離領域60の近傍の最も薄い部分は例えば約45nmである」ので,本願発明の「50nm以下の膜厚を有するシリコン領域」に対応するので,引用発明の「前記埋め込み酸化膜20上に形成されたその中央部分の厚みは例えば約50nmであり素子分離領域60の近傍の最も薄い部分は例えば約45nmである上部半導体層10」は,本願発明の「該絶縁膜上に形成された50nm以下の膜厚を有するシリコン領域を含むシリコン単結晶層」に対応するから,引用発明の「下部半導体層30と前記下部半導体層30上に形成された埋め込み酸化膜20と前記埋め込み酸化膜20上に形成されたその中央部分の厚みは例えば約50nmであり素子分離領域60の近傍の最も薄い部分は例えば約45nmである上部半導体層10とを有する,シリコン基板に酸素をイオン注入した後熱処理し前記埋め込み酸化膜20を形成し作製したものであるSOI基板」は,本願発明の「シリコン基板と該シリコン基板上に形成された絶縁膜と該絶縁膜上に形成された50nm以下の膜厚を有するシリコン領域を含むシリコン単結晶層とから成るSOI構造を有する基板」に相当する。
イ 引用発明の「前記上部半導体層10の上面に」「チタンをスパッタし,高融点金属層120を堆積する工程」は,本願発明の「前記シリコン領域の上面にチタンを堆積させ金属膜(膜厚t1)を形成する金属膜形成工程」に相当する。
ウ 引用発明の「チタン」,「前記上部半導体層10のソース/ドレイン領域のシリサイド化する領域」,「ランプアニール装置にて650℃で40秒程度熱処理を行」うこと,「チタンとシリコンのシリサイド化によるシリサイド層を形成」すること,「アニール工程」は,それぞれ,本願発明の「金属膜」,「シリコン領域」,「第2の温度で熱処理を施」すこと,「前記金属と前記シリコン領域に含まれるシリコンを反応させ,前記シリコン領域上にシリサイド膜を形成する」こと,「熱処理工程」に対応するから,引用発明の「シリコンとチタンとを反応させるために,ランプアニール装置にて650℃で40秒程度熱処理を行い,前記上部半導体層10のソース/ドレイン領域のシリサイド化する領域にチタンとシリコンのシリサイド化によるシリサイド層を形成」する「アニール工程」は,本願発明の「前記金属膜,」「および前記シリコン領域に対して」「第2の温度で熱処理を施し,前記金属膜に含まれる前記金属と前記シリコン領域に含まれるシリコンを反応させ,前記シリコン領域上にシリサイド膜を形成する熱処理工程」に相当する。

(2)そうすると,本願発明と引用発明の一致点及び相違点は,次のとおりとなる。

《一致点》
「シリコン基板と該シリコン基板上に形成された絶縁膜と該絶縁膜上に形成された50nm以下の膜厚を有するシリコン領域を含むシリコン単結晶層とから成るSOI構造を有する基板の前記シリコン領域の上面にチタンを堆積させ金属膜(膜厚t1)を形成する金属膜形成工程と,
前記金属膜,および前記シリコン領域に対して第2の温度で熱処理を施し,前記金属膜に含まれる前記金属と前記シリコン領域に含まれるシリコンを反応させ,前記シリコン領域上にシリサイド膜を形成する熱処理工程と,
を含むことを特徴とする,半導体装置の製造方法。」

《相違点》
《相違点1》
本願発明は,「SOI構造を有する基板の前記シリコン領域に対して,イオンを注入し,前記シリコン領域の表面部をアモルファス化するイオン注入工程」を有するのに対して,引用発明は,このようなイオン注入工程を有していない点。
《相違点2》
本願発明は,「前記基板の温度を200?400度の範囲内となる第1の温度に調節する基板温度調節工程」を有するのに対して,引用発明は,このような基板温度調節工程を有していない点。
《相違点3》
本願発明は,「該金属膜の膜厚t1は15nm以下かつ該金属膜厚の2.5倍の厚さが前記シリコン領域の膜厚の厚さより小さく形成される該金属膜形成工程」を有するのに対して,引用発明は,「前記上部半導体層10の上面に前記上部半導体層が完全にシリサイド化されないために厚さが15?25nmのチタンをスパッタし,高融点金属層120を堆積する工程」を有している点。
《相違点4》
本願発明は,「前記金属膜形成工程に連続して,前記金属膜の上面に前記金属膜を雰囲気から保護するための保護膜(膜厚t2,t2>t1)を形成する保護膜形成工程」を有するのに対して,引用発明は,このような保護膜形成工程を有していない点。
《相違点5》
本願発明は,「前記第1の温度より高い第2の温度で熱処理を施」すのに対して,引用発明は,本願発明の「前記第1の温度」についての記載がないので,本願発明の「第2の温度」に対応する,引用発明の「650℃」が,「前記第1の温度より高い」かどうか不明である点。

8 判断
(1)相違点についての検討
(1-1) 相違点1について
ア 引用例2には,チタンシリサイド層を形成するためのチタンの堆積に先立って,「ヒ素イオンを3.0×10^(14)cm^(-2)の注入量および30keVの加速電圧でイオン注入法を行い,各ソース・ドレイン領域107,108および各ゲート109,110に,深さ30nmの非晶質シリコン層111を形成する。」(段落【0028】)ことが,記載されている。
イ また,上記アに記載のような,チタンシリサイド層を形成するためのチタンの堆積に先立って,イオン注入を行い,各ソース・ドレイン領域に,非晶質シリコン層を形成することは,例えば,次の文献にも記載のように,周知技術でもある。
ウ 周知文献:特開平9-321304号公報(原査定の拒絶の理由に引用;図1?図5,及び,段落【0011】,【0029】,【0031】の記載を参照)には,次の記載がある。
・「【0011】すなわち,本発明の半導体装置は,本発明の製造方法により,シリサイドを形成しうる金属層を形成する工程(C)より前に,MOS素子のゲート電極を構成する導電層,およびソース/ドレイン領域を構成する不純物拡散層の各表面に,ドナーあるいはアクセプタとして機能しない特定の原子イオンをイオン注入によって注入して,前記導電層および不純物拡散層の各表面を非晶質化することにより,前記各層を構成するシリコンの反応性を高め,シリサイド化をより確実に行うことができる。したがって,素子の微細化に伴いゲート電極および不純物拡散層の幅が細くなった場合,ならびに前記不純物拡散層の深さが小さくなった場合においても,金属シリサイド層のシート抵抗の上昇を抑制するとともに,N型およびP型の双方の不純物に対してカウンタードープとならないので,不純物濃度に影響を与えることなく,良好な金属シリサイド層を得ることができる。」
・「【0029】(3)次に,ゲート電極105およびソース/ドレイン領域107a,107bの各表面に存在する自然酸化膜等を除去した後,ゲート電極105およびソース/ドレイン領域107a,107bの各表面を非晶質化するために,アルゴンイオンを注入する。このときの加速エネルギーは,ソース/ドレイン領域107a,107bの深さが,例えば0.2μmで,アルゴンイオン注入後に800?900℃で20分間の熱処理を行うような場合,注入されたアルゴンイオンにより形成された結晶欠陥,またはその結晶欠陥が後続の熱処理によって回復する過程で形成される結晶欠陥が,ソース/ドレイン領域107a,107bの深さを越えないように,たとえば15keV以下が望ましい。このようにして,ゲート電極105およびソース/ドレイン領域107a,107bの各表面に非晶質領域108aおよび108bを形成する(図3)。」
・「【0031】(4)次に,スパッタ法を用いてシリサイドを形成しうる金属層,たとえばチタン,コバルト,ニッケル,タンタルまたは白金,あるいはこれらの合金からなる金属層109を形成し(図4),その後ハロゲンランプアニーラーなどのランプアニーラを用いて熱処理を行い,ゲート電極105およびソース/ドレイン領域107a,107bの表面に金属シリサイド層110a,110bをセルフアライメントで形成する。ついで,選択性エッチングを行い,サイドウォールスペーサー106および素子分離領域103上の未反応金属層を除去する(図5)。」
エ そして,上記アとウの基板は,いずれも,単結晶シリコン基板であり,引用発明のようなSOI基板ではないが,単結晶シリコン基板は,引用発明のようなSOI構造を有する基板と,半導体装置を形成する層が,シリコン単結晶層である点で共通であるから,上記アの記載,及び,上記イに記載の周知技術は,引用発明のようなSOI基板に適用できるものである。
オ したがって,引用発明に,上記アの記載,又は,上記イの記載を適用して,本願発明のように「SOI構造を有する基板の前記シリコン領域に対して,イオンを注入し,前記シリコン領域の表面部をアモルファス化するイオン注入工程」を有するようになすことは,当業者が必要に応じて適宜なし得たことである。

(1-2)相違点2について
ア 引用例2には,「これらの図における非晶質化有り(本発明)のデータから解るようにシート抵抗の低下が300℃の基板温度で顕著に現れている。低下したシート抵抗のさらなる低下は基板温度を350℃以上に上げてもそれ程生じていない。一方,チタン堆積時の基板温度の上限は原理的にはチタンシリサイドが形成される温度を超えない範囲であるが,チタンシリサイドの形成温度はデバイスの製造条件等に強く依存する面もある。したがって,基板を300?500℃の温度で加熱しながらチタンを堆積するのが好ましい。」(段落【0036】)ことが,記載されている。
そして,上記記載の「基板を」300?500「℃の温度で加熱しながらチタンを堆積する」ことは,本願発明の「前記基板の温度を」200?400「度の範囲内となる第1の温度に調節する基板温度調節工程」に対応する。
しかも,温度範囲は,上記アに記載の「300?500℃」と,本願発明の「200?400度」とで,温度の数値範囲が重なっており,さらに,基板の温度をどの程度とするかは,当業者が実験などにより適宜決定し得たことである。
イ そして,上記アの基板は,単結晶シリコン基板であり,引用発明のようなSOI基板ではないが,単結晶シリコン基板は,引用発明のようなSOI基板と,半導体装置を形成する層が,シリコン単結晶層である点で共通であるから,上記アの記載は,引用発明のようなSOI基板に適用できるものである。
したがって,引用発明に,上記アの記載を適用して,本願発明のように「前記基板の温度を200?400度の範囲内となる第1の温度に調節する基板温度調節工程」を有するようになすことは,当業者が必要に応じて適宜なし得たことである。

(1-3)相違点3について
ア 引用発明の「厚さが15?25nmのチタン」のうちの,「厚さが15」「nmのチタン」は,本願発明の「該金属膜の膜厚t1は15nm以下」に含まれており,さらに,その厚さ(15nm)の2.5倍の厚さが,37.5nmとなり,引用発明の「その中央部分の厚みは例えば約50nmであり素子分離領域60の近傍の最も薄い部分は例えば約45nmである上部半導体層10」の厚さよりも薄いので,本願発明の「該金属膜厚の2.5倍の厚さが前記シリコン領域の膜厚の厚さより小さく形成される」ことに対応するから,相違点3については,本願発明と引用発明は,実質的には相違していない。
イ また,仮に,相違しているとしても,以下のとおりである。
引用発明の「厚さが15?25nmのチタン」のうちの,例えば,「厚さが15」「nmのチタン」は,本願発明の「該金属膜の膜厚t1は15nm以下」に含まれている。
さらに,引用例1には,「厚い領域に形成されたトランジスタに着目すると,活性領域が素子分離領域60との境界近傍で薄くなっているが,その活性層の形成されたシリサイド層10-2’は該境界の近傍においても埋め込み酸化膜20に到達していない。このシリサイド層10-2’の厚さは,例えば30nm程度である。」(【0045】)ことが,記載されており,本願の発明の詳細な説明の段落【0034】の「シリサイド膜の膜厚は,チタン膜21の膜厚の約2.5倍となる」という記載を参照して,引用例1の「シリサイド層10-2’の厚さは,例えば30nm程度」からシリサイド化前のチタンの膜厚を計算すると30/2.5=12nmとなり,本願発明の「該金属膜の膜厚t1は15nm以下」に含まれている。
また,本願発明の「該金属膜の膜厚t1は15nm以下」としたことにより,当業者の予測を超えた顕著な効果を奏するとも認められない。
したがって,引用発明において,チタンの厚さを15nm,更には15nm以下とすることは,当業者が適宜なし得たことである。
さらに,チタンの厚さ(15nm以下)の2.5倍の厚さが,37.5nm以下となり,引用発明の「その中央部分の厚みは例えば約50nmであり素子分離領域60の近傍の最も薄い部分は例えば約45nmである上部半導体層10」の厚さよりも薄いので,本願発明の「該金属膜厚の2.5倍の厚さが前記シリコン領域の膜厚の厚さより小さく形成される」ことに対応することは,明らかである。

(1-4)相違点4について
ア 引用例2には,「上述の実施例における厚さ30nmのチタン112に変わって,厚さ25nmのチタンと厚さ30nmの窒化チタンの2層構造としてもよい。」,「ここで,窒化チタンは,チタンがシリサイド以外のものに変わることを防止するものである」(いずれも,段落【0040】)ことが,記載されている。
そして,「窒化チタンは,チタンがシリサイド以外のものに変わることを防止するものである」という記載から,窒化チタンがチタンの保護膜となっていることが推測されるが,引用例2には,本願発明の「保護膜」という文言はない。
イ しかしながら,引用例3には,「次にシリコン基板101を真空装置内にセットした後,図11(b)に示すように,厚さ20?30nm程度の薄いチタン膜108,厚さ70nm程度の窒化チタン保護膜109をスパッタ法により全面に形成する。」(段落【0009】),「次に同図(b)に示すように,シリコン基板11の表面の自然酸化膜を弗酸系処理により除去した後,全面にチタン膜17,窒化チタン保護膜18を順次形成する。窒化チタン保護膜18は,チタン膜17の酸化防止,後工程で形成されるチタンシリサイド膜の表面が凹凸状になるのを防止するための膜である。」(段落【0045】)ことが,記載されており,引用例4には,「(1)チタンをスパッタリングすることによって金属膜を形成する。」,「(2)次いで窒素雰囲気中でチタンをスパッタリングすることにより金属膜上に酸素混入防止の保護膜として窒化チタン膜を形成する。」,「(3)これに加熱処理を行い,チタンからなる金属膜をシリサイド化する。」(段落【0008】?【0010】)が記載されており,いずれの記載からも,「窒化チタン膜」が「保護膜」であることが,示されている。
ウ また,上記イの引用例3に記載の,「次にシリコン基板101を真空装置内にセットした後,図11(b)に示すように,厚さ20?30nm程度の薄いチタン膜108,厚さ70nm程度の窒化チタン保護膜109をスパッタ法により全面に形成する。」(段落【0009】)」ことと,上記イの引用例4に記載の,「(1)チタンをスパッタリングすることによって金属膜を形成する。」,「(2)次いで窒素雰囲気中でチタンをスパッタリングすることにより金属膜上に酸素混入防止の保護膜として窒化チタン膜を形成する。」(段落【0008】,【0009】)ことは,本願発明の「前記金属膜形成工程に連続して,」「保護膜」「を形成する」ことに対応する。
エ また,上記アに記載の「厚さ25nmのチタンと厚さ30nmの窒化チタンの2層構造」と,上記イに記載の「厚さ20?30nm程度の薄いチタン膜108,厚さ70nm程度の窒化チタン保護膜109」とは,いずれも,チタン膜の厚さよりも窒化チタン膜の厚さの方が厚いから,本願発明の「保護膜(膜厚t2,t2>t1)」(ただし,t1は金属膜の膜厚)に対応する。
オ そして,上記ア,イの基板は,単結晶シリコン基板であり,引用発明のようなSOI基板ではないが,単結晶シリコン基板は,引用発明のようなSOI基板と,半導体装置を形成する層が,シリコン単結晶層である点で共通であるから,上記ア?エの記載は,引用発明のようなSOI基板に適用できるものである。
カ したがって,引用発明に,上記ア?エの記載を適用して,本願発明のように「前記金属膜形成工程に連続して,前記金属膜の上面に前記金属膜を雰囲気から保護するための保護膜(膜厚t2,t2>t1)を形成する保護膜形成工程」を有するようになすことは,当業者が必要に応じて適宜なし得たことである。

(1-5)相違点5について
上記[(1-2)相違点2について]において検討したとおり,引用発明において,本願発明のように「前記基板の温度を200?400度の範囲内となる第1の温度に調節する基板温度調節工程」を有するようになすことは,当業者が必要に応じて適宜なし得たことであり,その場合,本願発明の「第2の温度」に対応する,引用発明の「650℃」が,「前記第1の温度より高い」ことは,明らかである。

(2)したがって,引用発明において,相違点1?5に係る構成とすることは,当業者が容易に想到し得たものである。


第3 結言
以上のとおり,本願発明は,刊行物1?4に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により,特許を受けることができない。

よって,結論のとおり審決する。
 
審理終結日 2009-10-16 
結審通知日 2009-10-20 
審決日 2009-11-04 
出願番号 特願2001-354411(P2001-354411)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 長谷山 健北島 健次  
特許庁審判長 橋本 武
特許庁審判官 小野田 誠
河口 雅英
発明の名称 半導体装置の製造方法  
代理人 金本 哲男  
代理人 萩原 康司  
代理人 亀谷 美明  

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