ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H03L 審判 査定不服 5項独立特許用件 特許、登録しない。 H03L |
|---|---|
| 管理番号 | 1213672 |
| 審判番号 | 不服2007-12794 |
| 総通号数 | 125 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2010-05-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2007-05-07 |
| 確定日 | 2010-03-18 |
| 事件の表示 | 特願2002- 50640「PLL回路及びその制御方法」拒絶査定不服審判事件〔平成15年 9月12日出願公開、特開2003-258631〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成14年2月27日の出願であって、平成18年12月22日付けで拒絶理由通知がなされ、平成19年1月29日付けで手続補正がなされたが、同年3月23日付けで拒絶査定がなされ、これに対し、同年5月7日に拒絶査定不服審判の請求がなされるとともに、同年6月6日付けで手続補正がなされたものである。 2.平成19年6月6日付けの手続補正についての補正却下の決定 [補正却下の決定の結論] 平成19年6月6日付けの手続補正を却下する。 [理由] (1)補正後の請求項1に係る発明 本件手続補正により、特許請求の範囲の請求項1は、 「入力信号と電圧制御発振器の出力との位相比較を行ってこの比較結果を一次ループゲイン部と二次ループゲイン部とを介して前記電圧制御発振器の制御信号とするようにした二次型PLL回路であって、位相ロック状態において、前記位相比較結果に対して所定のオフセット値を加算するオフセット加算手段を含み、前記オフセット値は、抑圧すべき、前記入力信号の瞬間的な周波数変動の幅であるステップ変動幅から決定された値であることを特徴とするPLL回路。」 と補正された。 上記補正は、補正前の請求項1における「抑圧すべきステップ変動幅」を「抑圧すべき、前記入力信号の瞬間的な周波数変動の幅であるステップ変動幅」と限定するものであって、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものに該当する。 そこで、本件手続補正後の上記請求項1に係る発明(以下、「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について、以下に検討する。 (2)引用例 原査定の拒絶の理由に引用された特開昭62-23620号公報(以下、「引用例」という。)には、図面とともに次の事項が記載されている。 A.「特許請求の範囲 1.位相比較回路の両入力信号に対してPLLループにおける不感帯以上にされた所定の定常位相誤差を生じしめるオフセットを持つ出力を形成するループフィルタと、このループフィルタの出力によって制御される制御型発振回路とを含むことを特徴とするPLL回路。 2.上記制御型発振回路は、上記ループフィルタの出力電圧によって制御される電圧制御型発振回路であることを特徴とする特許請求の範囲第1項記載のPLL回路。」(第1頁左下欄第3?13行) B.「〔背景技術〕 本願発明者は、先にCODECにおける内部クロック発生回路として、PLL回路を利用することを考えた。しかしながら、PLL回路により形成されたパルス信号は、そのジッタが約60nｓと比較的大きいので、そのパルス信号により駆動されるスイッチドキャパシタ回路により構成された各種フィルタ回路のS/N(信号対雑音比)の劣化が大きくなるという問題が生じた。 本発明者の検討によれば、上記ジッタが比較的大きくなるという理由は、次の通りである。 第1に、位相比較回路は、2つのパルス信号の位相差に従ったパルス幅のパルス(アップ又はダウン)信号を形成するものであるが、その位相差が、位相比較回路を構成する素子の応答遅延などの理由で一定の微少差Δφ1以下になると、それに従った出力信号が得られなくなるという不感帯を有する。 第2に、ループフィルタは、例えばキャパシタに上記位相比較回路の出力パルスに従って定電流による充電又は放電を行うことによって、制御電圧を形成するものである。このループフィルタにあっても、その動作がスイッチ素子の応答遅延等により微少なパルス幅の位相比較出力に対して追随できなくなる不感帯を有する。 第3に、電圧制御型発振回路は、例えばその制御電圧を受けるMOSFETにより形成された制御電流によってその充電/放電が交互に行われることによって、発振周波数の制御が行われる。上記電圧/電流変換を行うMOSFETが非線形性をもつことにより、電圧制御型発振回路にあっては、上記非線形性に起因する不感帯を持つものとなる。 以上のことより、第6図に示すように、PLL回路の位相同期がとれた状態は、実際には上記総合の不感帯内にあり電圧制御型発振回路に制御がかからないフリーラン状態となる。これにより、電圧制御型発振回路は、その発振周波数が上記不感帯内で変動することによる不感帯分に相当するジッタを持つことになる。 ・・・(中略)・・・ 〔発明の目的〕 この発明の目的は、簡単な構成によりジッタの発生を低減させたPLL回路を提供することにある。 ・・・(中略)・・・ 〔発明の概要〕 本願において開示される発明のうち代表的な実施例の概要を簡単に説明すれば、下記の通りである。 すなわち、位相比較回路の一方の入力信号の立ち上がりエッジ又は立ち下がりエッジに同期したパルスを発生させ、このパルス信号に従ってループフィルタの出力電圧が一方のレベル側のオフセットを持つようにするものである。」(第1頁右下欄第17行?第2頁左下欄第19行) C.「〔実施例〕 第1図には、この発明に係るPLL回路の一実施例の回路図が示されている。この実施例は、特に制限されないが、ループフィルタの出力電圧によって制御される電圧制御型発振回路を有するPLL回路に本発明を適用した例である。 ・・・(中略)・・・ 位相比較回路PFCは、その一方の入力に基準周波数φｒefが供給され、他方の入力に分周回路COUNTによって分周された上記電圧制御型発振回路VCOの発振出力φ(VCO)が供給される。位相比較回路PFCは、上記両信号の位相差(周波数差)に従った位相比較出力ｕｐとdｗを形成して、ループフィルタLPFに伝える。ループフィルタLPFは、上記位相比較出力ｕｐ,dｗを受けて、上記制御電圧VCを形成する。 例えば、基準周波数φｒefに対して電圧制御型発振回路VCOの発振出力を分周したパルス信号の位相が進んでいる(周波数が高い)とき、位相比較回路PFCは、この位相差に従った位相比較出力dｗを出力させる。ループフィルタLPFは、上記出力dｗを受けて制御電圧VCを低くさせる。それ故に、電圧制御型発振回路VCOのキャパシタへの充電電流が小さくされる結果、その発振周波数が低くされる。 一方、基準周波数φｒefに対して電圧制御型発振回路VCOの発振出力を分周したパルス信号の位相が遅れている(周波数が低い)とき、位相比較回路PFCは、この位相差に従った位相比較出力ｕｐを出力させる。ループフィルタLPFは、上記出力ｕｐを受けて制御電圧VCを高くさせる。それ故に、電圧制御型発振回路VCOのキャパシタへの充電電流が大きくされる結果、その発振周波数が高くされる。 この実施例では、上記PLL回路における不感帯による発振出力信号のジッタを低減させるため、次の回路が付加される。特に制限されないが、基準周波数信号φｒefは、後述するようなエッジ検出回路EGに供給される。このエッジ検出回路EGは、上記基準周波数信号φｒefの立ち上がり又は立ち下がりのいずれか一方に同期したパルス信号dｗ′を形成する。このパルス信号dｗ′は、ループフィルタLPFに供給され、その出力電圧VCをロウレベル(又はハイレベル)方向に変化させる。言い換えるならば、ループフィルタLPFは、位相比較回路PFCからの出力信号が形成されないときでも、パルス信号dｗ′により一方のレベルに変化させられるようなオフセットを持つようにされる。 これによりループフィルタ(ローパスフィルタ)LPFは、上述のような動作によって位相比較回路PFCの出力信号ｕｐ,dｗとエッジ検出回路EGの出力信号dｗ′とを積分して、電圧制御型発振回路VCOの発振周波数の制御電圧VCを形成する。 この電圧制御型発振回路VCOの発振周波数信号は、特に制限されないが、分周回路COUNTによって1/Nに分周される。このようなPLL回路によって、電圧制御型発振回路VCOから、上記基準周波数φｒefに対してN倍とされた発振出力信号が形成される。」(第2頁左下欄第20行?第4頁左下欄第5行) D.「前記第1図に示した位相比較回路PFCは、第5図に示すように、基本周波数φｒefに対して電圧制御型発振回路の発振周波数φ(VCO)が低いとこれら2つの信号からアップ信号ｕｐを形成して、キャパシタCへの充電動作を行い、制御電圧VCを高くして電圧制御型発振回路VCOの発振周波数を高くさせる。逆に、第6図に示すように、位相比較回路PFCは、基準周波数φｒefに対して電圧制御型発振回路の発掘周波数φ(VCO)が高いとこれら2つの信号からダウン信号dｗを形成して、キャパシタCの放電動作を行い、制御電圧VCを低くして電圧制御型発振回路の発振周波数を低くさせる。また、上記エッジ検出回路EGにより、上記位相比較動作とは無関係に基準周波数信号φｒefの周期に従って常時パルス信号dｗ′が形成されるので、これに応じたキャパシタCの放電動作が継続的に行われるものである。第5図および第6図に示す動作は、特に限定されないが、主として、PLL回路起動時の発振周波数の上昇時および発振周波数が安定するまでの振動時のものである。このために、幅の広いアップ信号ｕｐ又はダウン信号dｗとされる。 基準周波数φｒefに対して上記発振周波数φ(VCO)が安定した状態(定常状態)になると、第7図に示すように、位相比較動作とは無関係に生ずるパルス信号dｗ′によって常に基準周波数φｒefより発振周波数φ(VCO)が遅れるようにされる。この結果、位相比較回路PFCは常にアップ信号ｕｐのみを出力し、ダウン信号dｗは出力しない。そして、第2図又は第3図に示す回路によって一義的に定まる遅延時間に対応した幅を持つパルス信号dｗ′と、基準周波数φｒefに対する発振周波数φ(VCO)の種々の原因によるバラツキによって生ずる幅の異なるアップ信号ｕｐとの差によって、制御電圧VCが変化させられる。 このようなパルス信号dｗ′の放電動作により、第10図の特性図が点線で示すようにオフセットが生じる。すなわち、上記パルス信号dｗ′によりループフィルタLPFは、電圧制御型発振回路の発振周波数φ(VCO)を低くさせるようなオフセットを持たせるよう作用する。これにより、位相比較回路PFCは、それを取り戻すよう常にアップ信号ｕｐを形成することになる。これは第10図に示した特性図において動作点Pを動作点P1に移動させ定常位相誤差を持った状態でPLL回路が動作を行うことと等しい。この状態では、上記定常位相誤差が不感帯よりも大きいため、PLL回路は常にループ制御がかかった状態で動作するため、その出力ジッタが大幅に低減させられる。」(第5頁左下欄第20行?第6頁右上欄第8行) E.「〔効果〕 (1)位相比較回路の両入力信号にPLLループにおける不感帯を越える定常位相誤差を持たせるような制御電圧を形成することにより、定常位相誤差を持った状態でPLL回路が動作を行うこととなる。この状態では、PLL回路は常にループ制御がかかった状態で動作するため、その出力ジッタが大幅に低減させられるという効果が得られる。」(第6頁左下欄第6?13行) 上記A?Eの記載及び関連する図面を参照すると、引用例には、次の発明が記載されているものと認められる。(以下、「引用例記載の発明」という。) 「基準周波数信号φｒefと分周回路COUNTによって分周された電圧制御型発振回路VCOの発振出力φ(VCO)との位相比較を位相比較回路PFCにより行って、この比較結果をループフィルタLPFを介して前記電圧制御型発振回路VCOの制御電圧VCとするようにしたPLL回路であって、前記ループフィルタは、前記位相比較回路PFCの両入力信号に対してPLLループにおける不感帯以上にされた所定の定常位相誤差を生じしめるオフセットを持つ出力を形成するものであるPLL回路。」 (3)対比 本願補正発明と引用例記載の発明とを対比すると、次のことがいえる。 (あ)引用例記載の発明における「基準周波数信号φｒef」は、本願補正発明における「入力信号」に相当する。 (い)本願の図1の実施例において、入力リファレンス信号との位相比較が行われる対象となる信号は、電圧制御発振器9の出力を分周器7により分周したPLL再生信号である。すなわち、本願補正発明にいう「電圧制御発振器の出力」とは、分周器7により分周された上記「PLL再生信号」のことであると解される。 一方、引用例記載の発明における「分周回路COUNTによって分周された電圧制御型発振回路VCOの発振出力φ(VCO)」は、上記「PLL再生信号」に相当する信号である。 よって、引用例記載の発明における「分周回路COUNTによって分周された電圧制御型発振回路VCOの発振出力φ(VCO)」は、本願補正発明における「電圧制御発振器の出力」に相当する。 (う)引用例記載の発明における「電圧制御型発振回路VCOの制御電圧VC」は、本願補正発明における「電圧制御発振器の制御信号」に相当する。 よって、本願補正発明と引用例記載の発明とは、入力信号(基準周波数信号φｒef)と電圧制御発振器の出力(電圧制御型発振回路VCOの発振出力φ(VCO))との位相比較を行い、その比較結果に基づいて電圧制御発振器の制御信号(電圧制御型発振回路VCOの制御電圧VC)を生成するPLL回路を構成している点において共通するものであるということができる。 (え)引用例記載の発明において、「ループフィルタ」が「位相比較回路PFCの両入力信号に対してPLLループにおける不感帯以上にされた所定の定常位相誤差を生じしめるオフセットを持つ出力を形成する」動作は、引用例の上記Dの「基準周波数φｒefに対して上記発振周波数φ(VCO)が安定した状態(定常状態)になると、第7図に示すように、位相比較動作とは無関係に生ずるパルス信号dｗ′によって常に基準周波数φｒefより発振周波数φ(VCO)が遅れるようにされる。この結果、位相比較回路PFCは常にアップ信号ｕｐのみを出力し、ダウン信号dｗは出力しない。そして、第2図又は第3図に示す回路によって一義的に定まる遅延時間に対応した幅を持つパルス信号dｗ′と、基準周波数φｒefに対する発振周波数φ(VCO)の種々の原因によるバラツキによって生ずる幅の異なるアップ信号ｕｐとの差によって、制御電圧VCが変化させられる。」(第6頁左上欄第2?14行)との記載によれば、「基準周波数φｒefに対して発振周波数φ(VCO)が安定した状態(定常状態)」において、「位相比較動作とは無関係に生ずるパルス信号dｗ′」が加わることによってなされる動作である。 上記「パルス信号dｗ′」は、本願補正発明における「オフセット」に相当するものであり、また、上記「基準周波数φｒefに対して発振周波数φ(VCO)が安定した状態(定常状態)」は、本願補正発明における「位相ロック状態」に相当する状態である。 よって、本願補正発明と引用例記載の発明とは、実質的に、「位相ロック状態において、位相比較結果に対して所定のオフセット値を加算するオフセット加算手段」を含んでいる点において共通するものであるということができる。 上記(あ)?(え)の事項を踏まえると、本願補正発明と引用例記載の発明とは、次の点で一致し、また、相違するものと認められる。 (一致点) 本願補正発明と引用例記載の発明とは、ともに、 「入力信号と電圧制御発振器の出力との位相比較を行ってこの比較結果に基づいて前記電圧制御発振器の制御信号を生成するPLL回路であって、位相ロック状態において、前記位相比較結果に対して所定のオフセット値を加算するオフセット加算手段を含んでいるPLL回路。」 である点。 (相違点) 相違点1:「PLL回路」が、本願補正発明においては、「(位相)比較結果を一次ループゲイン部と二次ループゲイン部とを介して電圧制御発振器の制御信号とするようにした二次型PLL回路」であるのに対し、引用例記載の発明においては、そのようなものではない点。 相違点2:「オフセット値」が、本願補正発明においては、「抑圧すべき、入力信号の瞬間的な周波数変動の幅であるステップ変動幅から決定された値」であるのに対し、引用例記載の発明においては、そのようなものではない点。 (4)判断 そこで、上記相違点1,2について検討する。 (相違点1について) 一般に、PLL回路において、位相比較器と電圧制御発振器の間に一次ループゲイン回路と二次ループゲイン回路の2つを設けるようにすることは、例えば、特開平11-312974号公報や特開平9-149016号公報等に見られるような周知技術にすぎない。 よって、上記周知技術を参酌して、引用例記載の発明の対象となる「PLL回路」を、「(位相)比較結果を一次ループゲイン部と二次ループゲイン部とを介して電圧制御発振器の制御信号とするようにした二次型PLL回路」とすることは、当業者が適宜に設計できる事項にすぎない。 (相違点2について) 一般に、何らかの技術的問題点に対して対処しようとする場合、その技術的問題点を解決するためのパラメータを、最も都合よく解決できるような値に設定することは、当業者が当然考慮すべき事項にすぎない。 よって、位相比較結果に対して加算する「オフセット値」を「抑圧すべき、入力信号の瞬間的な周波数変動の幅であるステップ変動幅から決定された値」とすることは、当業者が適宜に設計できる事項である。 (本願補正発明の作用効果について) そして、本願補正発明の構成によってもたらされる効果も、引用例記載の発明及び上記周知技術から当業者が容易に予測することができる程度のものであって、格別のものとはいえない。 したがって、本願補正発明は、引用例記載の発明及び上記周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。 (5)むすび よって、本件手続補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するものであり、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下されるべきものである。 3.補正却下の決定を踏まえた検討 (1)本願発明 平成19年6月6日付けの手続補正は、上記のとおり却下されたので、本願の請求項1に係る発明は、平成19年1月29日付け手続補正書の特許請求の範囲の請求項1に記載されたとおりの次のものと認める。(以下、「本願発明」という。) 「入力信号と電圧制御発振器の出力との位相比較を行ってこの比較結果を一次ループゲイン部と二次ループゲイン部とを介して前記電圧制御発振器の制御信号とするようにした二次型PLL回路であって、位相ロック状態において、前記位相比較結果に対して所定のオフセット値を加算するオフセット加算手段を含み、前記オフセット値は、抑圧すべきステップ変動幅から決定された値であることを特徴とするPLL回路。」 (2)引用例 これに対して、原査定の拒絶の理由に引用された引用例とその記載事項は、上記2.(2)に記載したとおりである。 (3)対比・判断 本願発明は、上記2.で検討した本願補正発明における「抑圧すべき、前記入力信号の瞬間的な周波数変動の幅であるステップ変動幅」の限定を省いて「抑圧すべきステップ変動幅」としたものである。 そうすると、本願発明の構成要件を全て含み、さらに特定の限定を施したものに相当する本願補正発明が、上記2.(4)に記載したとおり、引用例記載の発明及び上記周知技術に基いて、当業者が容易に発明をすることができたものであるから、上記特定の限定を省いた本願発明は、同様に、引用例記載の発明及び上記周知技術に基いて、当業者が容易に発明をすることができたものである。 (4)むすび 以上のとおり、本願発明は、引用例記載の発明及び上記周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2010-01-14 |
| 結審通知日 | 2010-01-19 |
| 審決日 | 2010-02-02 |
| 出願番号 | 特願2002-50640(P2002-50640) |
| 審決分類 |
P
1
8・
575-
Z
(H03L)
P 1 8・ 121- Z (H03L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 井上 弘亘、上田 智志、甲斐 哲雄 |
| 特許庁審判長 |
長島 孝志 |
| 特許庁審判官 |
真木 健彦 飯田 清司 |
| 発明の名称 | PLL回路及びその制御方法 |
| 代理人 | ▲柳▼川 信 |
