拒絶査定不服の審決｜不服2007-10694 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない。 H01L 審判査定不服特17条の2、3項新規事項追加の補正特許、登録しない。 H01L 審判査定不服 5項独立特許用件特許、登録しない。 H01L
管理番号	1216058
審判番号	不服2007-10694
総通号数	126
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2010-06-25
種別	拒絶査定不服の審決
審判請求日	2007-04-12
確定日	2010-05-06
事件の表示	平成11年特許願第 46389号「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成12年 9月 8日出願公開、特開2000-243958〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1 手続の経緯本願は,平成11年2月24日の出願であって,平成18年12月18日付けで手続補正がされ,平成19年3月6日付けで拒絶査定がされ,これに対して同年4月12日に拒絶査定に対する審判請求がされるとともに,同年5月14日付けで手続補正がされ,その後当審において,平成21年10月19日付けで審尋がされ,同年12月18日に回答書が提出されたものである。第2 平成19年5月14日付けの手続補正(以下「本件補正」という。)の却下について [補正却下の決定の結論] 本件補正を却下する。 [理由] 1 本件補正の内容本件補正は,特許請求の範囲及び明細書の発明の詳細な説明を補正するものであり,補正内容は次のとおりである。(各補正事項における下線は補正箇所を示し,当審で付加したもの。) ＜補正事項1＞補正前の請求項1の「前記ソース領域と前記ドレイン領域の下に,第1導電型のパンチスルー・ストッパ層を形成し,前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く,かつ前記ソース領域及びドレイン領域は素子分離領域上には延在しない」を,「前記ソース領域と前記ドレイン領域の下に,第1導電型のパンチスルー・ストッパ層を形成し,前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く,かつ前記ソース領域及びドレイン領域は素子分離領域上には延在せず,前記パンチスルー・ストッパ層は,第1の高濃度不純物層と第2の高濃度不純物層から構成され,前記第1の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され,前記第2の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され,前記第1の高濃度不純物層と前記第2の高濃度不純物層とは接しており,前記第1の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第2の高濃度不純物層よりも低い」に補正する。＜補正事項2＞補正前の請求項2の「前記ソース領域と前記ドレイン領域の下に,第1導電型のパンチスルー・ストッパ層を形成し,前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く,かつ前記ソース領域及びドレイン領域は素子分離領域上には延在しない」を,「前記ソース領域と前記ドレイン領域の下に,第1導電型のパンチスルー・ストッパ層を形成し,前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く,かつ前記ソース領域及びドレイン領域は素子分離領域上には延在せず,前記パンチスルー・ストッパ層は,第1の高濃度不純物層と第2の高濃度不純物層から構成され,前記第1の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され,前記第2の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され,前記第1の高濃度不純物層と前記第2の高濃度不純物層とは接しており,前記第1の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第2の高濃度不純物層よりも低い」に補正する。＜補正事項3＞補正前の請求項5の「前記ソース領域と前記ドレイン領域の下に,前記高濃度不純物層を形成し,前記ゲート絶縁膜との界面近傍における前記ソース領域と前記ドレイン領域との間に形成された第1導電型のチャネル領域は前記高濃度不純物層よりも不純物濃度が低くなる」を,「前記ソース領域と前記ドレイン領域の下に,前記高濃度不純物層を形成し,前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く,前記高濃度不純物層は,第1の高濃度不純物層と第2の高濃度不純物層から構成され,前記第1の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され,前記第2の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され,前記第1の高濃度不純物層と前記第2の高濃度不純物層とは接しており,前記第1の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第2の高濃度不純物層よりも低い」に補正する。＜補正事項4＞補正前の請求項7の「前記ソース領域と前記ドレイン領域の下に,前記高濃度不純物層を形成し,前記ソース領域と前記ドレイン領域との間に形成された第1導電型のチャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低くなる」を,「前記ソース領域と前記ドレイン領域の下に,前記高濃度不純物層を形成し,前記チャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く,前記高濃度不純物層は,第1の高濃度不純物層と第2の高濃度不純物層から構成され,前記第1の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され,前記第2の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され,前記第1の高濃度不純物層と前記第2の高濃度不純物層とは接しており,前記第1の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第2の高濃度不純物層よりも低い」に補正する。＜補正事項5＞補正前の請求項8の「前記ソース領域と前記ドレイン領域の下に,前記高濃度不純物層を形成し,前記ソース領域と前記ドレイン領域との間に形成された第1導電型のチャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低くなる」を,「前記ソース領域と前記ドレイン領域の下に,前記高濃度不純物層を形成し,前記チャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く,前記高濃度不純物層は,第1の高濃度不純物層と第2の高濃度不純物層から構成され,前記第1の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され,前記第2の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され,前記第1の高濃度不純物層と前記第2の高濃度不純物層とは接しており,前記第1の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第2の高濃度不純物層よりも低い」に補正する。＜補正事項6＞補正前の請求項20の「前記ソース領域と前記ドレイン領域の下に,前記高濃度不純物層を形成し,前記ソース領域と前記ドレイン領域との間に形成された第1導電型のチャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低くなる」を,「前記ソース領域と前記ドレイン領域の下に,前記高濃度不純物層を形成し,前記チャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く,前記高濃度不純物層は,第1の高濃度不純物層と第2の高濃度不純物層から構成され,前記第1の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され,前記第2の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され,前記第1の高濃度不純物層と前記第2の高濃度不純物層とは接しており,前記第1の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第2の高濃度不純物層よりも低い」に補正する。＜補正事項7＞補正前の請求項21の「前記ソース領域と前記ドレイン領域の下に,前記高濃度不純物層を形成し,前記ソース領域と前記ドレイン領域との間に形成された第1導電型のチャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低くなる」を,「前記ソース領域と前記ドレイン領域の下に,前記高濃度不純物層を形成し,前記チャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く,前記高濃度不純物層は,第1の高濃度不純物層と第2の高濃度不純物層から構成され,前記第1の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され,前記第2の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され,前記第1の高濃度不純物層と前記第2の高濃度不純物層とは接しており,前記第1の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第2の高濃度不純物層よりも低い」に補正する。＜補正事項8＞補正前の明細書の段落【0012】の「このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって,前記ソース領域と前記ドレイン領域の下に,第1導電型のパンチスルー・ストッパ層を形成し,前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く,かつ前記ソース領域及びドレイン領域は素子分離領域上には延在しない」を,「このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって,前記ソース領域と前記ドレイン領域の下に,第1導電型のパンチスルー・ストッパ層を形成し,前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く,かつ前記ソース領域及びドレイン領域は素子分離領域上には延在せず,パンチスルー・ストッパ層は,第1の高濃度不純物層と第2の高濃度不純物層から構成され,第1の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され,第2の高濃度不純物層はソース領域及びドレイン領域と一部重なりかつ少なくともチャネル領域の下部に選択的に形成され,第1の高濃度不純物層と第2の高濃度不純物層とは接しており,第1の高濃度不純物層の不純物濃度はゲート絶縁膜との界面近傍におけるチャネル領域よりも高くかつ第2の高濃度不純物層よりも低い」に補正する。＜補正事項9＞補正前の明細書の段落【0013】の「このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって,前記ソース領域と前記ドレイン領域の下に,第1導電型のパンチスルー・ストッパ層を形成し,前記ゲート絶縁膜との界面における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く,かつ前記ソース領域及びドレイン領域は素子分離領域上には延在しない」を,「このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって,前記ソース領域と前記ドレイン領域の下に,第1導電型のパンチスルー・ストッパ層を形成し,前記ゲート絶縁膜との界面における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く,かつ前記ソース領域及びドレイン領域は素子分離領域上には延在せず,パンチスルー・ストッパ層は,第1の高濃度不純物層と第2の高濃度不純物層から構成され,第1の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され,第2の高濃度不純物層はソース領域及びドレイン領域と一部重なりかつ少なくともチャネル領域の下部に選択的に形成され,第1の高濃度不純物層と第2の高濃度不純物層とは接しており,第1の高濃度不純物層の不純物濃度はゲート絶縁膜との界面近傍におけるチャネル領域よりも高くかつ第2の高濃度不純物層よりも低い」に補正する。＜補正事項10＞補正前の明細書の段落【0023】の「前記高濃度不純物層の形成後の工程は,700℃以下の条件で行い,前記ソース領域と前記ドレイン領域の下に,前記高濃度不純物層を形成し,前記ゲート絶縁膜との界面近傍における前記ソース領域と前記ドレイン領域との間に形成された第1導電型のチャネル領域は前記高濃度不純物層よりも不純物濃度が低くなる」を,「前記高濃度不純物層の形成後の工程は,700℃以下の条件で行い,前記ソース領域と前記ドレイン領域の下に,前記高濃度不純物層を形成し,前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く,高濃度不純物層は,第1の高濃度不純物層と第2の高濃度不純物層から構成され,第1の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され,第2の高濃度不純物層はソース領域及びドレイン領域と一部重なりかつ少なくともチャネル領域の下部に選択的に形成され,第1の高濃度不純物層と第2の高濃度不純物層とは接しており,第1の高濃度不純物層の不純物濃度はゲート絶縁膜との界面近傍におけるチャネル領域よりも高くかつ第2の高濃度不純物層よりも低い」に補正する。 2 補正の適否 (1) 補正事項1についてア当初明細書等に記載した事項本願の願書に最初に添付した明細書又は図面(以下「当初明細書等」という。また,本願の願書に最初に添付した明細書を「当初明細書」という。)には,補正事項1で追加された,「パンチスルー・ストッパ層」が「第1の高濃度不純物層」と「第2の高濃度不純物層」から構成される点について,次の記載がある。(下線は当審で付加したもの。以下同じ。) ・「【0018】 (4)高濃度不純物層は第1の高濃度不純物層と第2の高濃度不純物層から構成され,該第1の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され,該第2の高濃度不純物層はソース領域及びドレイン領域と一部重なり,かつ少なくともチャネル領域の下部に選択的に形成されてなる。」・「【0076】 (第3実施形態) 図11は本発明の第3実施形態に係る半導体装置の製造工程途中における全体構成を示す図である。本実施形態の半導体装置の製造工程は図2?図8とほぼ同じでありその詳細な説明は省略し,図7のA-A’断面図に対応する図を(a)に,チャネル幅方向で切断した断面図(図1におけるB-B’断面図に対応する図)を(b)に示す。【0077】本実施形態では,ソース・ドレイン拡散層108の底部の大部分とパンチスルー・ストッパ層102の間に距離dを設ける構造に関する。例えば距離dは0.01μm程度である。この構造を実現するには例えばシリコン基板101に第1のパンチスルー・ストッパ層141(第1実施形態のパンチスルー・ストッパ層102に対応)のピーク不純物濃度位置(Rp)を第1実施形態の場合に比べて0.01μm程度下方に形成する事で対応できる。【0078】また,第1のパンチスルー・ストッパ層141のピーク不純物濃度位置(Rp)を第1実施形態のパンチスルー・ストッパ層102よりも下方に形成したことによりショートチャネル効果を抑制する能力が低下した場合には,図11に示すように第2のパンチスルー・ストッパ層142をゲート電極107の直下のチャネル領域に選択的に形成する事で対応しても良い。【0079】本実施形態に係る半導体装置の製造工程は第1実施形態と共通するが,本実施形態では,第1のパンチスルー・ストッパ層141の形成の直前又は直後に,第2のパンチスルー・ストッパ層142の形成を行う点が異なる。この第2のパンチスルー・ストッパ層142は,シリコン基板101表面にレジスト膜(図示せず)をマスクにして選択的に所望の領域にイオン注入することにより形成される。あるいは,エピタキシャルSi層を形成した後にレジスト膜マスクのイオン注入法で形成しても良い。【0080】いずれにしても,チャネル領域のエピタキシャルSi層103表面が5×10^(16)cm^(-3)以下程度の低濃度領域となり,ショートチャネル効果を低減できるようにチャネル領域の直下に高濃度のパンチスルー・ストッパ層142が形成される構造となっていればよい。【0081】このようにソース・ドレイン拡散層108の底部の大部分とパンチスルー・ストッパ層141の間に距離dを設ける構造とする理由について以下説明する。【0082】第1実施形態では,トランジスタのチャネル領域はエピタキシャルSi層103で形成され,シリコン基板101に形成したパンチスルー・ストッパ層102からエピタキシャルSi層103に後の熱工程により高濃度不純物がわずかに再拡散するように設計されている。【0083】しかし,シリコン基板101中の高濃度パンチスルー・ストッパ層102と高濃度ソース・ドレイン拡散層108がソース・ドレイン拡散層108の底部で接触している構造となっていた。このような構造では高濃度ｐn接合が形成され,接合リーク電流が増加することもそれぞれの濃度関係から考えられ,デバイスによっては使用できない事も予想される。【0084】そこで本実施形態のようにソース・ドレイン拡散層108と第1のパンチスルー・ストッパ層141の間に距離dを設ける構造とすることにより,高濃度不純物の再拡散も起こりにくく,またｐn接合の形成が防止でき,接合リーク電流の低減を図ることができる。また,第2のパンチスルー・ストッパ層142がゲート電極107の下部の低濃度チャネル領域の下部に形成されるため,ショートチャネル効果も抑制できる。【0085】また,第2のパンチスルー・ストッパ層142を設けることなくショートチャネル効果を抑制できる場合であれば,第2のパンチスルー・ストッパ層142を省略することもできる。この場合のA-A’断面図は図12に示すようになる。ソース・ドレイン拡散層108と第1のパンチスルー・ストッパ層141の間の距離d_(2)は0.01μmから0.005μm程度に設定することができる。【0086】このような構造でも,ソース・ドレイン拡散層108と第1のパンチスルー・ストッパ層141の高濃度ｐn接合面積を低減できるため,ソース・ドレイン接合リーク電流を低減できる。」・図11(a)及び(b)に,第1のパンチスルー・ストッパ層141と第2のパンチスルー・ストッパ層142とが接している構成が示されている。イ当初明細書等に記載した事項の範囲内のものであるか否かの検討 (ア) 上記アのとおり,補正事項1のうち,「パンチスルー・ストッパ層は,第1の高濃度不純物層と第2の高濃度不純物層から構成され」ること,「第1の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され」ること,「第2の高濃度不純物層はソース領域及びドレイン領域と一部重なりかつ少なくともチャネル領域の下部に選択的に形成され」ること,及び「前記第1の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高」いことは,当初明細書等に記載されている。しかしながら,当初明細書等の上記アの摘記事項には,「パンチスルー・ストッパ層」を構成する「第1の高濃度不純物層」及び「第2の高濃度不純物層」それぞれの不純物濃度,及び両者の不純物濃度の大小関係のいずれも記載されておらず,また,当初明細書等の上記アの摘記以外の記載をみても,上記の事項は記載されていないから,補正事項1における「前記第1の高濃度不純物層の不純物濃度は」「前記第2の高濃度不純物層よりも低い」ことは,当初明細書等に記載されていない。 (イ) 上記アのとおり,当初明細書の段落【0076】?【0086】には,上記「第1の高濃度不純物層」は,「高濃度不純物の再拡散も起こりにくく,またｐn接合の形成が防止でき,接合リーク電流の低減を図ることができる」ようにするために,ソース領域及びドレイン領域と隔離して形成されたことが記載されているから,この点を考慮すると,上記ソース領域及びドレイン領域と隔離された上記「第1の高濃度不純物層」は,パンチスルーの発生を防止するために,その不純物濃度を高く設定することが可能であること,及び上記ソース領域及びドレイン領域と一部重なる上記「第2の高濃度不純物層」は,その不純物濃度を高く設定すると,高濃度不純物の再拡散や高濃度ｐn接合の形成による接合リーク電流が発生するおそれがあることは,当初明細書等の記載から自明な事項であるといえる。しかしながら,補正事項1における「前記第1の高濃度不純物層の不純物濃度は」「前記第2の高濃度不純物層よりも低い」ことは,当初明細書等の上記アの摘記事項からは,自明であるということはできず,また,当初明細書等の上記アの摘記以外の記載をみても,補正事項1における上記の事項が自明であるとはいえない。 (ウ) そうすると,補正事項1における「前記第1の高濃度不純物層の不純物濃度は」「前記第2の高濃度不純物層よりも低い」ことは,当初明細書等に記載されておらず,また,当初明細書等の記載からみて自明な事項であるとはいえないから,補正事項1は,当初明細書等に記載した事項の範囲内のものであるとはいえない。 (2) 補正事項2について当初明細書等には,補正事項2で追加された,「パンチスルー・ストッパ層」が「第1の高濃度不純物層」と「第2の高濃度不純物層」から構成される点について,上記(1)アのとおりの記載があり,上記(1)イで検討したとおり,補正事項2における「前記第1の高濃度不純物層の不純物濃度は」「前記第2の高濃度不純物層よりも低い」ことは,当初明細書等に記載されておらず,また,当初明細書等の記載からみて自明な事項であるとはいえないから,補正事項2は,当初明細書等に記載した事項の範囲内のものであるとはいえない。 (3) 補正事項3についてア当初明細書等に記載された事項当初明細書等には,補正事項3で追加された,「高濃度不純物層」が「第1の高濃度不純物層」と「第2の高濃度不純物層」から構成される点について,上記(1)アのとおりの記載がある。イ当初明細書等に記載した事項の範囲内のものであるか否かの検討上記(1)イで検討したとおり,当初明細書等には,「高濃度不純物層」である「パンチスルー・ストッパ層」を構成する「第1の高濃度不純物層」及び「第2の高濃度不純物層」それぞれの不純物濃度は記載されておらず,また,両者の不純物濃度の大小関係も記載されていないから,補正事項3における「前記第1の高濃度不純物層の不純物濃度は」「前記第2の高濃度不純物層よりも低い」ことは,当初明細書等に記載されていない。さらに,上記(1)イで検討したとおり,ソース領域及びドレイン領域と隔離された上記「第1の高濃度不純物層」は,パンチスルーの発生を防止するために,その不純物濃度を高く設定することが可能であること,及び上記ソース領域及びドレイン領域と一部重なる上記「第2の高濃度不純物層」は,その不純物濃度を高く設定すると,高濃度不純物の再拡散や高濃度ｐn接合の形成による接合リーク電流が発生するおそれがあることは,当初明細書等の記載から自明な事項であるといえるが,補正事項3における「前記第1の高濃度不純物層の不純物濃度は」「前記第2の高濃度不純物層よりも低い」ことは,当初明細書等の記載から自明であるとはいえない。そうすると,補正事項3における「前記第1の高濃度不純物層の不純物濃度は」「前記第2の高濃度不純物層よりも低い」ことは,当初明細書等に記載されておらず,また,当初明細書等の記載からみて自明な事項であるとはいえないから,補正事項3は,当初明細書等に記載した事項の範囲内のものであるとはいえない。 (4) 補正事項4?7について当初明細書等には,補正事項4?7で追加された,「高濃度不純物層」が「第1の高濃度不純物層」と「第2の高濃度不純物層」から構成される点について,上記(1)アのとおりの記載があり,上記(3)イで検討したとおり,補正事項4?7における「前記第1の高濃度不純物層の不純物濃度は」「前記第2の高濃度不純物層よりも低い」ことは,当初明細書等に記載されておらず,また,当初明細書等の記載からみて自明な事項であるとはいえないから,補正事項4?7は,当初明細書等に記載した事項の範囲内のものであるとはいえない。 (5) 補正事項8及び9について当初明細書等には,補正事項8及び9で追加された,「パンチスルー・ストッパ層」が「第1の高濃度不純物層」と「第2の高濃度不純物層」から構成される点について,上記(1)アのとおりの記載があり,上記(1)イで検討したとおり,補正事項8及び9における「前記第1の高濃度不純物層の不純物濃度は」「前記第2の高濃度不純物層よりも低い」ことは,当初明細書等に記載されておらず,また,当初明細書等の記載からみて自明な事項であるとはいえないから,補正事項8及び9は,当初明細書等に記載した事項の範囲内のものであるとはいえない。 (6) 補正事項10について当初明細書等には,補正事項10で追加された,「高濃度不純物層」が「第1の高濃度不純物層」と「第2の高濃度不純物層」から構成される点について,上記(1)アのとおりの記載があり,上記(3)イで検討したとおり,補正事項10における「前記第1の高濃度不純物層の不純物濃度は」「前記第2の高濃度不純物層よりも低い」ことは,当初明細書等に記載されておらず,また,当初明細書等の記載からみて自明な事項であるとはいえないから,補正事項10は,当初明細書等に記載した事項の範囲内のものであるとはいえない。 (7) まとめ以上のとおり,上記補正事項1?10は,当初明細書等に記載した事項の範囲内のものであるとはいえず,本件補正は,新たな技術的事項を導入するものである。したがって,本件補正は,特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項の規定をいう。以下同じ。)の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 3 独立特許要件についての検討 (1) 検討の前提上記2において検討したとおり,本件補正は,特許法第17条の2第3項に規定する要件に違反するが,仮に,本件補正が,特許法第17条の2第3項に規定する要件を満たし,かつ特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる,特許請求の範囲の限定的減縮を目的とするものとした場合において,補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき,以下に検討する。 (2) 本願補正発明補正後の本願請求項1に係る発明(以下「本願補正発明」という。)は,次のとおりである。「【請求項1】第1導電型の半導体基板の主平面上に形成された第1導電型の単結晶半導体層と,少なくとも前記単結晶半導体層に互いに離間して形成された第2導電型のソース領域及びドレイン領域と,このソース領域とドレイン領域との間に形成された第1導電型のチャネル領域と,このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し,このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって, 前記ソース領域と前記ドレイン領域の下に,第1導電型のパンチスルー・ストッパ層を形成し,前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く,かつ前記ソース領域及びドレイン領域は素子分離領域上には延在せず, 前記パンチスルー・ストッパ層は,第1の高濃度不純物層と第2の高濃度不純物層から構成され,前記第1の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され,前記第2の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され,前記第1の高濃度不純物層と前記第2の高濃度不純物層とは接しており,前記第1の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第2の高濃度不純物層よりも低いことを特徴とする半導体装置。」 (3) 引用例の記載と引用発明 (3-1) 引用例1 原査定の拒絶の理由に引用され,本願の出願日前に日本国内で頒布された特開平08-213478号公報(以下「引用例1」という。)には,図1及び図18?23とともに次の記載がある。ア実施例1 (ア) 半導体基板2,半導体基板本体2S,エピタキシャル層2E2の構成「【0059】(実施例1)図1は本発明の一実施例である半導体集積回路装置の要部断面図,図2は図1の半導体集積回路装置の適用例を示す回路図,図3?図11は図1の半導体集積回路装置の製造工程中における要部断面図である。【0060】図1に示すように,本実施例1の半導体集積回路装置1を構成する半導体基板2は,半導体基板本体2Sと,その上層に形成されたエピタキシャル層2Eとを有している。【0061】半導体基板本体2Sは,例えば比抵抗10Ωcm,厚さ500μm程度のｐ^(-)形のシリコン(Si)単結晶等からなる。すなわち,その半導体基板本体2Sには,例えばｐ形不純物のホウ素が,均一に例えば1×10^(15)?10×10^(15)atoms /cm^(3) 程度,好ましくは,例えば1.3×10^(15)atoms /cm^(3) 程度導入されている。【0062】半導体基板本体2Sの上部には,ウエル(第1半導体領域)3aとウエル(第2半導体領域)3bとが互いに隣接するように形成されている。ウエル3a,3bには,互いに導電形の異なる不純物が導入され,その両ウエル3a,3bによってPN接合Jが構成される。 (中略) 【0065】半導体基板本体2Sの主面上には,エピタキシャル層2Eが形成されており,そのエピタキシャル層2E上において,フィールド絶縁膜(第1酸化膜)4に囲まれた素子形成領域に,例えばｐチャネル形のMOS・FET(以下,ｐMOSという)5Pおよびnチャネル形のMOS・FET(以下,nMOSという)5N等のような素子が形成されている。【0066】エピタキシャル層2Eは,例えばSi単結晶からなり,その厚さは,例えばデバイス特性を確保できる程度,ゲート絶縁膜の信頼性を確保できる程度およびフィールド絶縁膜4の底部が半導体基板本体2Sの上部に接触できる程度の厚さに設定されており,例えば0.3μm?3μm程度である。 (中略) 【0068】また,エピタキシャル層2Eのうち,ウエル3b上のエピタキシャル層2E2には,例えばｐ形不純物のホウ素が導入されており,その不純物濃度は,エピタキシャル層2E1 と等しく,例えば1×10^(15)?10×10^(15)atoms /cm^(3)程度,好ましくは,例えば1.3×10^(15)atoms /cm^(3 )程度である。(後略)」 (イ) nMOS5Nの構成(半導体領域5N1,5N2,パンチスルーストッパ5N3,ゲート絶縁膜5N4,ゲート電極5N5) 「【0087】一方,nMOS5Nは,以下の構成要素を有している。すなわち,エピタキシャル層2Eの上部に互いに離間した状態で形成された一対の半導体領域(第7半導体領域)5N1,5N2と,その一対の半導体領域5N1,5N2の間に形成されたパンチスルーストッパ(第8半導体領域)5N3と,エピタキシャル層2E上に形成されたゲート絶縁膜5N4と,ゲート絶縁膜5N4上に形成されたゲート電極5N5とである。【0088】半導体領域5N1,5N2は,nMOS5Nのソース・ドレイン領域を構成する領域であり,半導体領域5N1,5N2には,例えばn形不純物のリンまたはヒ素が導入されている。 (中略) 【0091】パンチスルーストッパ5N3は,半導体領域5N1,5N2間のパンチスルー耐圧を向上させるために設けられた半導体領域であり,これを設けたことにより,ソース・ドレイン間のパンチスルー耐圧を向上させることが可能となっている。【0092】パンチスルーストッパ5N3には,例えばｐ形不純物のホウ素が導入されている。パンチスルーストッパ5N3の不純物濃度は,エピタキシャル層2E2の不純物濃度よりも高く,例えば5×10^(16)?1×10^(18)atoms /cm^(3) 程度,好ましくは例えば2×10^(17)atoms /cm^(3) 程度である。パンチスルーストッパ5N3の深さは,その不純物濃度のピーク領域が半導体領域5N1,5N2の途中深さ位置に配置されるように設定されている。」イ実施例8 ・溝形構造の素子分離部の構成と形成方法について「【0226】(実施例8)図18は本発明の他の実施例である半導体集積回路装置の要部断面図,図19?図23は図18の半導体集積回路装置の製造工程中における要部断面図である。【0227】本実施例8においては,図18に示すように,素子分離部が溝形構造となっている。これ以外は,前記実施例1と同様である。【0228】素子分離部21は,半導体基板2のウエル3a,3bに達するように形成された溝21a内に絶縁膜21b,21cが埋め込まれて形成されている。 (中略) 【0231】次に,本実施例8の半導体集積回路装置の製造方法を図18?図23によって説明する。【0232】まず,図19に示すように,半導体基板2のエピタキシャル層2E上に素子分離領域が露出するようなフォトレジストパターン13bをフォトリソグラフィ技術によって形成する。なお,この段階では,エピタキシャル層2Eに不純物が含有されていない。また,半導体基板本体2Sの上部には,ウエル3a,3bが形成されている。【0233】続いて,このフォトレジストパターン13bをエッチングマスクとして,フォトレジストパターン13bから露出するエピタキシャル層2Eおよび半導体基板本体2Sの上部を,例えばドライエッチング法によってエッチング除去することにより,図20に示すように,素子分離領域に溝21aを形成する。【0234】その後,半導体基板2に対して,例えば熱酸化処理を施すことにより,図21に示すように,溝21aの形成された半導体基板2の主面上に,例えば厚さ1000Å程度のSiO_(2) からなる絶縁膜21bを形成する。【0235】その後,図22に示すように,その絶縁膜21b上に,例えばSiO_(2) からなる絶縁膜21cをSOG法等によって堆積した後,その絶縁膜21cが溝21a内にのみ残るように,絶縁膜21cの上部をエッチバック法またはCMP(Chemical Mechanical Polishing)法によって除去することにより,図23に示すように,半導体基板2の上面を平坦にする。 (後略)」ウ図18 (ア) 上記イのとおり,図18の半導体集積回路装置は,素子分離部の構成と製造方法以外は,上記アの実施例1と同様であるから,上記ア(ア)及び(イ)と相俟って,図18には,ｐ^(-)形の半導体基板本体2Sの主平面上に形成されたSi単結晶からなるｐ形のエピタキシャル層2E2と,上記エピタキシャル層2E2に形成されたnチャネル形のMOS・FET5Nのソース・ドレイン領域を構成する半導体領域5N1及び半導体領域5N2と,この半導体領域5N1と半導体領域5N2との間に位置する上記エピタキシャル層2E2上に形成されたゲート絶縁膜5N4と,ゲート絶縁膜5N4上に形成されたゲート電極5N5からなるMOS・FETが示されている。 (イ) 上記ア(イ)と相俟って,図18には,半導体領域5N1と半導体領域5N2との間に位置し,その上にゲート絶縁膜5N4,及びゲート電極5N5が形成される,エピタキシャル層2E2からなる領域の下に,ｐ形のパンチスルーストッパ5N3が形成された構成がみてとれる。 (ウ) 図18には,MOS・FET5NとMOS・FET5Pが,互いに溝型構造の素子分離部21を挟んで形成された構成が示されている。 (3-2) 引用例1の図18の半導体集積回路装置のMOS・FET5Nにおいて,上記半導体領域5N1と上記半導体領域5N2との間に位置し,その上にゲート絶縁膜5N4,及びゲート電極5N5が形成される,上記エピタキシャル層2E2からなる領域は,MOS・FETのチャネル領域であることは明らかであるから,上記(3-1)のウ(ア)から,引用例1の図18の半導体集積回路装置のMOS・FET5Nが,ｐ^(-)形の半導体基板本体2Sの主平面上に形成されたSi単結晶からなるｐ形のエピタキシャル層2E2と,上記エピタキシャル層2E2に形成されたnチャネル形のMOS・FET5Nのソース・ドレイン領域を構成する半導体領域5N1及び半導体領域N2と,この半導体領域5N1と半導体領域5N2との間に形成されたｐ形のエピタキシャル層2E2からなるチャネル領域と,このチャネル領域上にゲート絶縁膜5N4を介して形成されたゲート電極5N5とを含むMOS・FETであることは明らかである。 (3-3) 上記(3-1)のイのとおり,図18の半導体集積回路装置は,素子分離部の構成と製造方法以外は,上記(3-1)のアの実施例1と同様であり,上記(3-1)のア(イ)によれば,「パンチスルーストッパ5N3の不純物濃度は,エピタキシャル層2E2の不純物濃度よりも高」く,また,上記(3-1)のウ(イ)から,ｐ形のパンチスルーストッパ5N3は,nチャネル形のMOS・FET5Nのソース・ドレイン領域を構成する半導体領域5N1と半導体領域5N2との間に位置し,その上にゲート絶縁膜5N4,及びゲート電極5N5が形成される,エピタキシャル層2E2からなる領域の下に形成されているから,引用例1の図18の半導体集積回路装置のMOS・FET5Nにおいて,ｐ形のパンチスルーストッパ5N3が,上記半導体領域5N1と上記半導体領域5N2との間に位置する上記エピタキシャル層2E2である,MOS・FETのチャネル領域の下に,上記ｐ形のエピタキシャル層2E2の不純物濃度より高い不純物濃度で形成されていることは明らかである。 (3-4) 上記(3-1)のイから,図18の半導体集積回路装置における溝型構造の素子分離部21は,素子分離領域に形成された溝21a内を埋める絶縁膜21cの上部を平坦化し,半導体基板本体2Sの主表面上にエピタキシャル層2Eを形成してなる半導体基板2の上面を平坦にすることにより形成されているので,引用例1の図18の半導体集積回路装置のMOS・FET5Nにおいて,ｐ形のエピタキシャル層2E2に形成された,nチャネル形のMOS・FET5Nのソース・ドレイン領域を構成する半導体領域5N1,5N2が,溝形構造の素子分離部21上には延在しない構成を有することは明らかである。 (3-5) 以上によれば,引用例1には,次の発明(以下「引用発明」という。)が記載されている。「ｐ^(-)形の半導体基板本体2Sの主平面上に形成されたSi単結晶からなるｐ形のエピタキシャル層2E2と,上記エピタキシャル層2E2に形成されたnチャネル形のMOS・FET5Nのソース・ドレイン領域を構成する半導体領域5N1及び半導体領域5N2と,この半導体領域5N1と半導体領域5N2との間に形成されたｐ形のエピタキシャル層2E2からなるチャネル領域と,このチャネル領域上にゲート絶縁膜5N4を介して形成されたゲート電極5N5とを含むMOS・FET5Nを有し,MOS・FET5NとMOS・FET5Pが互いに溝型構造の素子分離部21を挟んで形成されている半導体集積回路装置であって, ｐ形のパンチスルーストッパ5N3を,上記チャネル領域の下に,上記ｐ形のエピタキシャル層2E2の不純物濃度より高い不純物濃度で形成し,かつ上記半導体領域5N1及び半導体領域5N2は上記素子分離部21上には延在しない半導体集積回路装置。」 (4)対比 (4-1) 次に本願補正発明と引用発明とを対比する。ア引用発明の「ｐ^(-)形」及び「ｐ形」は,本願補正発明の「第1導電型」に相当し,引用発明の「n形」は,本願補正発明の「第2導電型」に相当する。イ引用発明の「ｐ^(-)形の半導体基板本体2S」,「Si単結晶からなるｐ形のエピタキシャル層2E2」,「nチャネル形のMOS・FET5Nのソース・ドレイン領域を構成する半導体領域5N1及び半導体領域5N2」,「ｐ形のエピタキシャル層2E2からなるチャネル領域」,「ゲート絶縁膜5N4」,「ゲート電極5N5」,「溝型構造の素子分離部21」,「半導体集積回路装置」及び「ｐ形のパンチスルーストッパ5N3」は,それぞれ,本願補正発明の「第1導電型の半導体基板」,「第1導電型の単結晶半導体層」,「第2導電型のソース領域及びドレイン領域」,「第1導電型のチャネル領域」,「ゲート絶縁膜」,「ゲート電極」,「素子分離領域」,「半導体装置」及び「第1導電型のパンチスルー・ストッパ層」に相当する。また,引用発明の「MOS・FET5N」及び「MOS・FET5P」は,本願補正発明の「トランジスタ構造」に相当し,引用発明の「MOS・FET5NとMOS・FET5Pが互いに溝型構造の素子分離部21を挟んで形成されている」は,本願補正発明の「このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている」に相当する。ウ引用発明の「ｐ形のパンチスルーストッパ5N3」(本願補正発明の「第1導電型のパンチスルー・ストッパ層」に相当。)は,「ｐ形のエピタキシャル層2E2」(本願補正発明の「第1導電型の単結晶半導体層」に相当。)からなる「nチャネル形のMOS・FET5N」の「チャネル領域の下に,上記ｐ形のエピタキシャル層2E2の不純物濃度より高い不純物濃度で形成」されるから,「ゲート絶縁膜5N4」(本願補正発明の「ゲート絶縁膜」に相当。)との界面近傍における上記「チャネル領域」は,上記「パンチスルーストッパ5N3」よりも不純物濃度が低く形成されることは明らかである。そうすると,引用発明の「ｐ形のパンチスルーストッパ5N3を,上記チャネル領域の下に,上記ｐ形のエピタキシャル層2E2の不純物濃度より高い不純物濃度で形成し,」は,本願補正発明の「第1導電型のパンチスルー・ストッパ層を形成し,前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く,」に相当する。 (4-2) 以上によれば,本願補正発明と引用発明との一致点と相違点は,次のとおりである。＜一致点＞「第1導電型の半導体基板の主平面上に形成された第1導電型の単結晶半導体層と,少なくとも前記単結晶半導体層に互いに離間して形成された第2導電型のソース領域及びドレイン領域と,このソース領域とドレイン領域との間に形成された第1導電型のチャネル領域と,このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し,このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって, 第1導電型のパンチスルー・ストッパ層を形成し,前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く,かつ前記ソース領域及びドレイン領域は素子分離領域上には延在しない半導体装置。」＜相違点＞本願補正発明は,「前記ソース領域と前記ドレイン領域の下に,第1導電型のパンチスルー・ストッパ層を形成し,」「前記パンチスルー・ストッパ層は,第1の高濃度不純物層と第2の高濃度不純物層から構成され,前記第1の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され,前記第2の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され,前記第1の高濃度不純物層と前記第2の高濃度不純物層とは接しており,前記第1の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第2の高濃度不純物層よりも低い」ものであるのに対し,引用発明は上記の構成を有していない点。 (5) 相違点についての判断 (5-1) 本願の出願時における技術水準について絶縁ゲート型電界効果トランジスタ(以下「MOSFET」と記す。)にパンチスルー・ストッパ層を形成する際に,当該パンチスルー・ストッパ層を,上記MOSFETのソース領域及びドレイン領域の下に形成し,上記MOSFETのソース領域及びドレイン領域と隔離されて形成された第1の高濃度不純物層と,上記ソース領域及び上記ドレイン領域と一部重なりかつ少なくとも上記MOSFETのチャネル領域の下部に選択的に形成された第2の高濃度不純物層とから構成し,上記第1の高濃度不純物層と上記第2の高濃度不純物層とは接した構成とすることにより,ソース領域及びドレイン領域における接合容量を増加させることなく,パンチスルーの発生を防止することは,例えば次の文献にみられるように,周知の技術である。ア周知例1 本願の出願前に日本国内で頒布された,特開平05-343677号公報(以下「周知例1」という。)には,図1とともに次の記載がある。 (ア) 発明の目的,概要及び実施例「【0006】本発明の目的は,パンチスルーを抑えるための基板内部高濃度不純物層を形成し,かつ,チャネル部では,キャリアの移動度の低下を避けるため,高濃度不純物層がチャネルとなる基板表面から離れており,かつ,寄生容量を低下させるため,高濃度層とソースおよびドレイン電極はさらに離れた素子構造を有する半導体装置およびその製造方法を提供することにある。【0007】【課題を解決するための手段】上記目的を達成するため,本発明は絶縁ゲート型電界効果トランジスタにおいて,ゲート電極側面にゲートに比べ厚い層を自己整合的に作り,部分的に厚さの異なる高濃度不純物層のイオン打ち込みマスクを有する素子構造を形成し,これにより,チャネル部,ゲート両脇部,および,ソース,ドレイン部の高濃度不純物層と基板表面からの距離とをそれぞれ変化させる。【0008】【作用】チャネル部では,高濃度不純物層は基板内部にあるため,基板表面の不純物濃度は低く,また,ゲート両脇では,パンチスルーを抑える高濃度不純物層が基板表面付近に形成され,かつ,ソース,ドレイン部では高濃度不純物層がソース,ドレイン電極と離れているため,低寄生容量が実現される。【0009】【実施例】図1は,本発明構造のシリコン基板上に形成された絶縁ゲート型電界効果トランジスタの素子断面を示すものである。【0010】100はシリコン基板,150は素子分離領域を形成するフィールド酸化膜層,300はゲート電極,220および210は不純物拡散層電極(ソースおよびドレイン),930はゲート絶縁膜,250は基板中に形成された高濃度不純物層,420はゲート側面に形成された,高濃度不純物層をイオン打ち込みする際のゲート両脇部をマスクするスペーサ層,601は,それぞれ,ゲート,ソース,ドレインへの配線層である。基本的トランジスタ構造およびその動作は,従来と同様である。本発明構造を特徴づける高濃度不純物層250は,(1)チャネル部(ゲート直下),(2)ゲート両脇部,(3)ソースおよびドレイン部,(4)素子分離領域部,のそれぞれにおいて基板表面からの深さが変わり,課題を満たす構造が実現されている。」 (イ) 図1 ・上記(ア)と相俟って,図1には,絶縁ゲート型電界効果トランジスタにおいて,パンチスルーを抑える高濃度不純物層が,不純物拡散層電極(ソースおよびドレイン)220の下部に該不純物拡散層電極(ソースおよびドレイン)220から隔離されて形成されるとともに,チャネル部(ゲート直下)の下部にも形成された構成であって,一方の不純物拡散層電極(ソースおよびドレイン)220の下部から,ゲート両脇部の一方,上記チャネル部(ゲート直下)の下部,上記ゲート両脇部の他方,及び他方の不純物拡散層電極(ソースおよびドレイン)220の下部にかけて,上記高濃度不純物層が連続して形成された構成が示されている。・図1には,不純物拡散層電極(ソースおよびドレイン)210のゲート両脇部において,パンチスルーを抑える高濃度不純物層が上記不純物拡散層電極210と一部重なっている構成がみてとれる。イ周知例2 本願の出願前に日本国内で頒布された,特開平02-142189号公報(以下「周知例2」という。)には,第1図?第3図とともに次の記載がある。 (ア) 発明の実施例「〔発明の実施例〕以下,この発明の一実施例をNチャネルSiゲートMOSFETの図について説明する。第1図において,1はP型シリコン基板,2はゲート酸化膜,3はゲート電極となるポリシリコン,4はしきい値電圧調整用のためのイオン注入層(この場合はボロンを注入する),5はソース・ドレイン領域,6Aはチャネル領域に深くイオン注入された層,6Bはソース・ドレイン領域の下に深くイオン注入された層である。第1図(a)はP型シリコン基板1上にゲート酸化膜2を形成し,ポリシリコン3を堆積した所である。なお,ゲート酸化膜2を形成する前に,しきい値電圧調整用にボロンを注入し,イオン注入層4を形成しておく。第1図(b)は写真製版技術によって,ゲート電極となる部分を残してエツチングした所である。第1図(c)はポリシリコン3をマスクにして,N^(+)ソース・ドレインを形成するために,シリコン基板1とは反対の導電型を持つ不純物(この場合砒素)をl×l0^(15)個/cm^(2)以上イオン注入し,さらに本発明の重要な部分である高エネルギー(この場合300?600KeV程度)でシリコン基板1と同じ導電型のイオン粒(この場合はボロンである)をイオン注入する。この時の高エネルギーの選択はゲート電極であるポリシリコン3を通過して,ソース・ドレイン領域端(P-N接合)の深さにピーク濃度がくるようにするとよい。第1図(d)はその後をイオン注入層4を活性化するために窒素雰囲気中で900℃,30分程度アニールした所である。このようにして,MOSFETに深い注入層を設けることにより,MOSFETの性能をそこなわずに,高耐圧化することができる。」(第2頁右上欄第20行?右下欄第12行) (イ) 作用効果「次にこのMOSFETの作用について,第2図及び第3図を使って説明する。第2図は第1図(d)においてa-a’の断面のチャネル領域の不純分布(審決注.「不純物分布」の誤記と認める。)を示したものである。2つのピークが存在するが,深い側のピークが高エネルギー注入によって形成された不純物分布であり,浅い側ピークはチャネルドープの不純物分布である。この2つの不純物分布によって,ドレイン側の空乏層の拡がりが抑制され,高耐圧MOSFETとなる。一方,第3図は第1図(d)において,b-b’の断面のソース・ドレイン領域の不純物分布を示したものである。深い側のピークはポリシリコン3を通過させずに,高エネルギー注入をしているので,第2図の時とは異なり,より深く注入されている。浅い側のピークは第2図の同じ位置にあり,ソース・ドレイン領域5のN^(+)分布より内側にある。このため,ソース・ドレイン領域5は,従来のソース・ドレイン領域と同じように,N^(+)層が濃い反対導電型層(この場合はP型ボロン)とは接触しないので,接合容量の増加がない。」(第2頁右下欄第13行?第3頁左上欄第12行) (ウ) 第1図・上記(ア)と相俟って,第1図(d)には,MOSFETにおいて,ドレイン側の空乏層の拡がりを抑制するシリコン基板と1と同じ導電型の高濃度不純物層が,ソース・ドレイン領域5の下部に該ソース・ドレイン領域5から隔離されて形成されるとともに,チャネル領域の下部にも形成された構成であって,一方のソース・ドレイン領域5の下部から一方のソース・ドレイン領域5のチャネル領域側端部,チャネル領域の下部,他方のソース・ドレイン領域5のチャネル領域側端部,及び上記他方のソース・ドレイン領域5の下部にかけて,上記高濃度不純物層が連続して形成された構成が示されている。・上記(イ)と相俟って,第2図及び第3図から,第1図(d)のMOSFETにおいて,チャネル領域の下部に選択的に形成された,ドレイン側の空乏層の拡がりを抑制するシリコン基板1と同じ導電型の高濃度不純物層が,ソース・ドレイン領域5のチャネル領域側側端部で,上記ソース・ドレイン領域5と一部重なっている構成がみてとれる。 (5-2) 判断引用発明において,「ｐ形のパンチスルーストッパ5N3」(本願補正発明の「第1導電型のパンチスルー・ストッパ層」に相当。)を,「nチャネル形のMOS・FET5N」のソース・ドレイン領域を構成する「半導体領域5N1及び半導体領域5N2」(本願補正発明の「第2導電型のソース領域及びドレイン領域」)の下に形成し,上記「半導体領域5N1」及び「半導体領域5N2」と隔離されて形成された第1の高濃度不純物層と,上記「半導体領域5N1」及び「半導体領域5N2」と一部重なりかつ少なくとも上記「nチャネル形のMOS・FET5N」の「チャネル領域」の下部に選択的に形成された第2の高濃度不純物層とから構成し,上記第1の高濃度不純物層と上記第2の高濃度不純物層とは接した構成とすることは,ソース領域及びドレイン領域における接合容量を増加させることなく,パンチスルーの発生を防止することを目的として,例えば周知例1及び2にみられるような周知技術を適用することにより,当業者が容易に想到し得ることである。また,本願の明細書及び図面の記載からみて,本願補正発明において,「前記第1の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第2の高濃度不純物層よりも低い」構成とすることにより,格別の作用効果を奏するとはいえず,当該構成に技術的意義があるとはいえないから,引用発明において,上記周知技術を適用する際に,上記第1の高濃度不純物層の不純物濃度と,上記nチャネル形のMOS・FET5Nのチャネル領域,及び上記第2の高濃度不純物層それぞれの不純物濃度との大小関係を,本願補正発明のように設定することは,当業者における設計事項である。そうすると,引用発明において,上記「ｐ形のパンチスルーストッパ5N3」を,相違点に係る構成とすることは,上記周知技術に基いて,当業者が容易に想到し得ることである。 (6) まとめ以上のとおり,本願補正発明は,引用例1記載の発明(引用発明),並びに例えば周知例1及び2にみられるような周知技術に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。したがって,本件補正は,特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に違反するものである。 4 むすび以上検討したとおり,本件補正は,特許法第17条の2第3項に規定する要件に違反するものであり,仮に,本件補正が,特許法第17条の2第3項に規定する要件を満たし,かつ特許法第17条の2第4項第2号に掲げる,特許請求の範囲の限定的減縮に該当し,本件補正が特許請求の範囲の限定的減縮を目的とするものであったとしても,特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するから,いずれにしても,本件補正は,特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3 本願発明の容易想到性について 1 本願発明について平成19年5月14日付けの手続補正書による手続補正は上記の通り却下されたので,本願の請求項1に係る発明は,平成18年12月18日付けの手続補正書に記載されたとおりのものであり,その請求項1の記載は,次のとおりである。(以下,本願の請求項1に係る発明を「本願発明」という。) 「【請求項1】第1導電型の半導体基板の主平面上に形成された第1導電型の単結晶半導体層と,少なくとも前記単結晶半導体層に互いに離間して形成された第2導電型のソース領域及びドレイン領域と,このソース領域とドレイン領域との間に形成された第1導電型のチャネル領域と,このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し,このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって, 前記ソース領域と前記ドレイン領域の下に,第1導電型のパンチスルー・ストッパ層を形成し,前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く,かつ前記ソース領域及びドレイン領域は素子分離領域上には延在しないことを特徴とする半導体装置。」 2 引用発明引用発明は,前記第2の3(3)の(3-5)で認定したとおりである。 3 本願発明の容易想到性について (1) 対比前記第2の3(4)の(4-1)で検討した結果から,本願発明と引用発明との一致点と相違点は,次のとおりである。＜一致点＞「第1導電型の半導体基板の主平面上に形成された第1導電型の単結晶半導体層と,少なくとも前記単結晶半導体層に互いに離間して形成された第2導電型のソース領域及びドレイン領域と,このソース領域とドレイン領域との間に形成された第1導電型のチャネル領域と,このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し,このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって, 第1導電型のパンチスルー・ストッパ層を形成し,前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く,かつ前記ソース領域及びドレイン領域は素子分離領域上には延在しない半導体装置。」＜相違点＞本願発明は,「前記ソース領域と前記ドレイン領域の下に,第1導電型のパンチスルー・ストッパ層を形成し」たものであるのに対し,引用発明の「ｐ形のパンチスルーストッパ5N3」(本願発明の「第1導電型のパンチスルー・ストッパ層」に相当。)は,「ｐ形のエピタキシャル層2E2」(本願発明の「第1導電型の単結晶半導体層」に相当。)からなる「チャネル領域」(本願発明の「チャネル領域」に相当。)の下に形成されており,「nチャネル形のMOS・FET5Nのソース・ドレイン領域を構成する半導体領域5N1及び半導体領域5N2」(本願発明の「第2導電型のソース領域及びドレイン領域」に相当。)の下に形成されたものではない点。 (2) 相違点についての判断 (2-1) 本願の出願時における技術水準について MOSFETにパンチスルー・ストッパ層を形成する際に,当該パンチスルー・ストッパ層を,上記MOSFETのソース領域及びドレイン領域の下に形成し,パンチスルーの発生を防止することは,例えば次の文献にみられるように,周知の技術である。ア周知例3 本願の出願前に日本国内で頒布された特開平08-172193号公報(平成19年3月6日付け拒絶査定で,周知技術を示すために挙げられた文献。以下「周知例3」という。)には,図1とともに次の記載がある。・「【0010】【発明の実施の形態】本発明のによる実施例を図lを用いて詳しく説明する。なお図1(f)は本発明によるMOS型トランジスタの最終工程断面図であるが,101はP型シリコン基板,102はシリコン酸化膜,103はシリコン基板より高濃度のP型不純物層,104はゲート電極,105は低濃度N型不純物層,106はシリコン酸化膜によるサイドウォール,107は高濃度N型不純物層である。 (中略) 【0011】また,ソース領域およびドレイン領域は深くなってはいるが,それより深い部分に図1(f)の高濃度P型不純物層103が存在するために空乏層ののびがおさえられパンチスルーしにくく,MOS型トランジスタを微細化できる。 (後略)」・図1(f)には,高濃度P型不純物層103が,低濃度N型不純物層105及び高濃度N型不純物層107からなる,ソース領域及びドレイン領域の下に形成された構成が示されている。イ周知例4 本願の出願前に日本国内で頒布された特開平07-263673号公報(平成19年3月6日付け拒絶査定で,周知技術を示すために挙げられた文献。以下「周知例4」という。)には,図2とともに次の記載がある。「【0006】図2は従来例断面工程図であり,電界効果トランジスタの断面を表している。 (中略) 【0011】次いで,熱処理して,図2(e)を参照して,パンチスルーストッパ21に底部が接するソース領域6及びドレイン領域7を形成する。以下,通常の半導体装置の製造工程を経て,パンチスルーストッパ21を備えた電界効果トランジスタを有する半導体装置が製造される。」 (2-2) 判断引用発明において,「ｐ形のパンチスルーストッパ5N3」(本願発明の「第1導電型のパンチスルー・ストッパ層」に相当。)を,「nチャネル形のMOS・FET5Nのソース・ドレイン領域を構成する半導体領域5N1及び半導体領域5N2」(本願発明の「第2導電型のソース領域及びドレイン領域」)の下に形成すること(相違点に係る構成とすること)は,例えば周知例3及び4にみられるような周知技術を適用することにより,当業者が容易に想到し得ることである。 (3) まとめしたがって,本願発明は,引用例1記載の発明(引用発明)及び例えば周知例3及び4にみられるような周知技術に基づいて,当業者が容易に発明をすることができたものである。第4 結言以上のとおり,本願の請求項1に係る発明は,特許法第29条第2項の規定により特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。よって,結論のとおり審決する。
審理終結日	2010-02-05
結審通知日	2010-02-09
審決日	2010-03-23
出願番号	特願平11-46389
審決分類	P 1 8・ 561- Z (H01L) P 1 8・ 575- Z (H01L) P 1 8・ 121- Z (H01L)
最終処分	不成立
前審関与審査官	川村裕二
特許庁審判長	河口雅英
特許庁審判官	安田雅彦近藤幸浩
発明の名称	半導体装置およびその製造方法
代理人	鈴江武彦
代理人	橋本良郎
代理人	中村誠
代理人	村松貞男
代理人	河野哲

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