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審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
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管理番号 | 1216182 |
審判番号 | 不服2008-27009 |
総通号数 | 126 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2010-06-25 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2008-10-23 |
確定日 | 2010-05-07 |
事件の表示 | 特願2004-376891「半導体記憶装置」拒絶査定不服審判事件〔平成18年 7月13日出願公開、特開2006-185488〕について、次のとおり審決する。 |
結論 | 本件審判の請求は、成り立たない。 |
理由 |
1.手続の経緯 本願は、平成16年12月27日に出願した特願2004-376891号であって、平成20年8月22日付けで手続補正がなされ、同年9月19日付けで拒絶査定がなされ、これに対して同年10月23日に拒絶査定に対する審判請求がなされたものである。 2.本願発明 本願の請求項1?11に係る発明は、平成20年8月22日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲1?11に記載されている事項により特定されるとおりのものであり、そのうちの請求項10に係る発明(以下「本願発明」という。)は、請求項10に記載されている事項により特定される以下のとおりのものである。 「【請求項10】 リダンダンシ置換判定回路において、リダンダンシ置換判定回路チェーンはフューズ判定スタート信号によりフューズのプログラム情報と入力される情報とを比較し、リダンダンシ置換判定信号を出力し、擬似リダンダンシ置換判定回路チェーンは前記リダンダンシ置換判定信号と略同一の遅延時間において擬似リダンダンシ置換判定リリース信号を出力し、判定結果リリース回路は前記リダンダンシ置換判定信号を前記リダンダンシ置換判定リリース信号によりリダンダンシ判定信号として出力することを特徴とするリダンダンシ置換判定回路。」 ここにおいて、「前記リダンダンシ置換判定リリース信号」は「前記擬似リダンダンシ置換判定リリース信号」の誤記であることは自明であるから、そのように読み替えた上で検討を進める。 3.引用刊行物に記載された発明 本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2000-149587号公報(以下「引用例」という。)には、図1、図3?図5とともに、以下の事項が記載されている。 なお、以下の検討において、各引用箇所の下線は当審で付した。 「【0001】 【発明の属する技術分野】本発明は半導体記憶装置の動作速度の高速化に関し、特に、DRAMのカラム選択制御及びデータ増幅制御に関する。」 「【0028】前記カラム冗長判定回路(冗長判定手段)103は、前記カラムアドレスAY及び冗長カラムアドレスを受け、冗長用クロックRCLKの入力毎に前記両アドレスの一致を比較判定し、その判定結果に応じた値の冗長カラムアドレスプリデコード信号SYP、及びこの信号を反転した信号XSYPを出力する。前記冗長カラムアドレスプリデコード信号SYPは、一致判定時にHレベルとなる。前記冗長カラムアドレスRAYは、製造検査時にフューズ等を用いて予め動作不良メモリセルのカラムアドレスが設定されたものである。また、前記冗長用クロックRCLKは、図2に示すように、カラムアドレスAYが決定した後にLレベルになり、所定時間後にHレベルに反転するクロックである。前記ダミー冗長判定回路105は、前記冗長用クロックRCLKを受けて、前記カラム冗長判定回路103でのアドレスの一致比較の終了を検出し、この検出時にHレベルの冗長判定終了信号REDを出力する。」 「【0033】図1において、カラム選択出力制御回路(動作選択手段)106は、前記ダミー冗長判定回路105からの冗長判定終了信号RED、及び前記カラム冗長判定回路103からの反転冗長カラムアドレスプリデコード信号XSYPを受け、冗長判定終了信号REDのHレベルへの遷移に同期して、反転冗長カラムアドレスプリデコード信号XSYPがHレベルの場合、即ち正規時に、Hレベルの正規カラム選択出力制御信号(正規動作選択信号)NENを出力すると同時に、Lレベルの冗長カラム選択出力制御信号RENを出力する。一方、反転冗長カラムアドレスプリデコード信号XSYPがLレベルの場合、即ち冗長時に、Hレベルの冗長カラム選択出力制御信号(冗長動作選択信号)RENを出力すると同時にLレベルの正規カラム選択出力制御信号NENを出力する。 【0034】前記カラム選択出力制御回路106の内部構成を図5に示す。同図のカラム選択出力制御回路106では、NAND回路501は、前記カラム冗長判定回路103からのカラム冗長本数分の反転冗長カラムアドレスプリデコード信号XSYP(0),(1)・・(正規時にHレベル)を受ける。第1のAND回路502は、前記ダミー冗長判定回路105の冗長判定終了信号REDと、前記NAND回路501の出力とを受けて、冗長カラム選択出力制御信号RENを生成する。また、第2のAND回路503は、前記ダミー冗長判定回路105の冗長判定終了信号REDと、前記NAND回路501の出力をインバータ504で反転した信号とを受けて、正規カラム選択出力制御信号NENを生成する。」 以上によれば、引用例には、以下の発明(以下「引用発明」という。)が記載されているものと認められる。 「カラム冗長判定回路103、ダミー冗長判定回路105及びカラム選択出力制御回路106からなる回路において、前記カラム冗長判定回路103は、冗長用クロックRCLKの入力毎に、カラムアドレスAY及びフューズ等を用いて予め動作不良メモリセルのカラムアドレスが設定された冗長カラムアドレスRAYを受け、前記両アドレスの一致を比較判定し、反転冗長カラムアドレスプリデコード信号XSYPを出力し、前記カラム選択出力制御回路106では、NAND回路501は、前記反転冗長カラムアドレスプリデコード信号XSYP(0),(1)・・(正規時にHレベル)を受け、前記ダミー冗長判定回路105は、前記冗長用クロックRCLKを受けて、前記カラム冗長判定回路103でのアドレスの一致比較の終了を検出し、この検出時に冗長判定終了信号REDを出力し、前記カラム選択出力制御回路106では、第1のAND回路502は、前記冗長判定終了信号REDと、前記NAND回路501の出力とを受けて、冗長カラム選択出力制御信号RENを生成することを特徴とする、カラム冗長判定回路103、ダミー冗長判定回路105及びカラム選択出力制御回路106からなる回路。」 4.対比 (1)以下に本願発明と引用発明とを対比する。 引用発明の「カラム冗長判定回路103、ダミー冗長判定回路105及びカラム選択出力制御回路106からなる回路」は、本願発明の「リダンダンシ置換判定回路」に相当する。 また、引用発明の「冗長用クロックRCLK」、「冗長カラムアドレスRAY」、「カラムアドレスAY」、「NAND回路501の出力」、「冗長判定終了信号RED」、「第1のAND回路502」、「冗長カラム選択出力制御信号REN」は、それぞれ、本願発明の「フューズ判定スタート信号」、「フューズのプログラム情報」、「入力される情報」、「リダンダンシ置換判定信号」、「擬似リダンダンシ置換判定リリース信号」、「判定結果リリース回路」、「リダンダンシ判定信号」に相当する。 そして、引用発明の「カラム冗長判定回路103」及び「NAND回路501」は、「冗長用クロックRCLK」により、「冗長カラムアドレスRAY」と「カラムアドレスAY」とを比較し、それに基づいて「NAND回路501の出力」が生成される構成であることから、本願発明の「リダンダンシ置換判定回路チェーン」に相当することは明らかである。 引用発明の「ダミー冗長判定回路105」は、「カラム冗長判定回路103」の出力と対応する遅延時間(一致比較の終了の検出時)において「冗長判定終了信号RED」を出力しており、「カラム冗長判定回路103」の出力に基づいて「NAND回路501の出力」が生成されているから、引用発明の「ダミー冗長判定回路105」は、本願発明の「擬似リダンダンシ置換判定回路チェーン」に対応しており、両者は、「リダンダンシ置換判定信号」(NAND回路501の出力)と対応した遅延時間において「擬似リダンダンシ置換判定リリース信号」(冗長判定終了信号RED)を出力している点で共通する。 (2)したがって、本願発明と引用発明とは、 「リダンダンシ置換判定回路において、リダンダンシ置換判定回路チェーンはフューズ判定スタート信号によりフューズのプログラム情報と入力される情報とを比較し、リダンダンシ置換判定信号を出力し、擬似リダンダンシ置換判定回路チェーンは前記リダンダンシ置換判定信号と対応した遅延時間において擬似リダンダンシ置換判定リリース信号を出力し、判定結果リリース回路は前記リダンダンシ置換判定信号を前記擬似リダンダンシ置換判定リリース信号によりリダンダンシ判定信号として出力することを特徴とするリダンダンシ置換判定回路。」 である点で一致し、以下の点で相違する。 本願発明は、擬似リダンダンシ置換判定回路チェーンが、擬似リダンダンシ置換判定リリース信号をリダンダンシ置換判定信号と略同一の遅延時間において出力しているのに対して、引用発明は、「ダミー冗長判定回路105」が、「冗長判定終了信号RED」を「NAND回路501の出力」と略同一の遅延時間において出力することは特定されていない点。 5.判断 引用発明において、ダミー冗長判定回路105を設けている理由は、引用例の「カラム選択出力制御回路(動作選択手段)106は、前記ダミー冗長判定回路105からの冗長判定終了信号RED、及び前記カラム冗長判定回路103からの反転冗長カラムアドレスプリデコード信号XSYPを受け、冗長判定終了信号REDのHレベルへの遷移に同期して、反転冗長カラムアドレスプリデコード信号XSYPがHレベルの場合、即ち正規時に、Hレベルの正規カラム選択出力制御信号(正規動作選択信号)NENを出力すると同時に、Lレベルの冗長カラム選択出力制御信号RENを出力する。」(0033段落)との記載から理解できるように、NAND回路501の出力と冗長判定終了信号REDの同期を取るためである。そうすると、引用発明において、NAND回路501の出力と冗長判定終了信号REDの遅延時間をほぼ等しくすること、すなわち、本願発明のように「略同一の遅延時間」とすることは、当業者に普通に期待できる設計事項といえる。 したがって、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。 以上検討したとおり、本願発明は、引用例に記載された発明(引用発明)に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 5.むすび 以上のとおり、本願の請求項10に係る発明(本願発明)は特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。 |
審理終結日 | 2010-02-26 |
結審通知日 | 2010-03-03 |
審決日 | 2010-03-25 |
出願番号 | 特願2004-376891(P2004-376891) |
審決分類 |
P
1
8・
121-
Z
(G11C)
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最終処分 | 不成立 |
前審関与審査官 | 須原 宏光 |
特許庁審判長 |
北島 健次 |
特許庁審判官 |
相田 義明 高橋 宣博 |
発明の名称 | 半導体記憶装置 |
代理人 | 福田 修一 |
代理人 | 佐々木 敬 |
代理人 | 池田 憲保 |