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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G02F 審判 査定不服 1項3号刊行物記載 特許、登録しない。 G02F |
|---|---|
| 管理番号 | 1217042 |
| 審判番号 | 不服2008-13763 |
| 総通号数 | 127 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2010-07-30 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2008-06-02 |
| 確定日 | 2010-05-19 |
| 事件の表示 | 特願2005- 568「薄膜トランジスタアレイ基板とその修復方法」拒絶査定不服審判事件〔平成18年 2月16日出願公開、特開2006- 47957〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1 手続の経緯 本願は、平成17年1月5日(パリ条約の例による優先権主張 2004年8月5日、台湾)に特許出願したものであって、平成19年4月10日付けで手続補正がなされたが、平成20年2月26日付けで拒絶査定がなされ、これに対し、同年6月2日に拒絶査定不服審判の請求がなされるとともに、同年7月2日付けで手続補正がなされたものである。 2 本願発明 本願の請求項に係る発明は、平成20年7月2日付け手続補正後の特許請求の範囲、明細書及び図面の記載からみて、特許請求の範囲の請求項1ないし53に記載された事項によって特定されるものと認められるところ、請求項1及び請求項3の記載は、次のとおりである。 「 【請求項1】 基板と、 前記基板上に配置された複数の走査線と、 前記基板上に配置された複数のデータ線と、 複数の薄膜トランジスタと、 複数の画素電極と、 前記基板上に配置された複数の共通線と、 前記画素電極の各々と前記複数の共通線の内の一つの共通線との間に配置された複数の副上部電極と、を備え、 前記複数の共通線のそれぞれは、少なくとも二つの対応する副上部電極と重なっており、 前記複数の走査線と前記複数のデータ線とは、共に複数の画素領域を規定しており、 前記薄膜トランジスタの各々は、前記複数の画素領域の内の一つの画素領域の内側に配置されるとともに、前記薄膜トランジスタの各々は前記複数の走査線の内の一つの走査線によって駆動され、 前記画素電極の各々は、前記複数の画素領域の内の一つの画素領域の内側に配置されるとともに、前記複数の薄膜トランジスタの内の一つの薄膜トランジスタに電気的に接続され、 前記画素電極の各々の部分域は前記複数の共通線の内の一つの共通線の上部に配置され、 前記副上部電極の各々の部分域は、対応の重なる前記画素電極に電気的に接続される、薄膜トランジスタアレイ基板。」、 「 【請求項3】 前記複数の画素電極の内の一つの画素電極は、前記副上部電極の各々の前記部分域の周囲に配置される少なくとも一つの開口をさらに備える、請求項1または2に記載の薄膜トランジスタアレイ基板。」(以下、請求項1に係る発明及び請求項3に係る発明を、それぞれ、「本願発明1」及び「本願発明3」という。) 3 引用例の記載 原査定の拒絶の理由に引用した、本願優先日前に頒布された刊行物である特開平6-130415号公報(以下「引用例」という。)には、以下の記載がある。 (1)「【課題を解決するための手段】図1?図3は本発明の原理説明図であり,図1?図2は本発明の電極配線部分の平面図,図3は図1のA-A’ラインでカットした部分の断面図を示す。 【0013】図において, 1は透明絶縁基板,2はゲート電極,3はゲートバスライン,4は蓄積電極,5はゲート絶縁膜,6は半導体活性層,7はソース電極,8はドレイン電極,9はドレインバスライン,10は画素電極, 11はカラーフィルタ窓, 12は間隙, 13は対向電極, 14は電極配線, 15はコンタクトホール, 16はソース・ドレイン及び対向電極用金属膜, 17はカバー絶縁膜, 18は画素電極用ITO膜である。 【0014】問題解決の手段として,本発明では,ソース電極と蓄積電極上のパターンをカラーフィルタで遮蔽される領域を用いて細長く接続する。保護膜のコンタクトホールは面積の広い蓄積電極パターン上のみに形成する。ドレイン電流はソース電極から蓄積電極上のパターンを経由して,ITO画素電極に供給される。 【0015】即ち,本発明の目的は,図1?図3に示すような,透明絶縁基板1上に,少なくとも, ゲート電極2,及び複数個の該ゲート電極2を接続するゲートバスライン3,蓄積電極4,ゲート絶縁膜5,半導体活性層6,ソース電極7,ドレイン電極8,及び複数個の該ドレイン電極8を接続するドレインバスライン9,画素電極10の順に成膜される下ゲートスタガー型薄膜トランジスタをスイッチング素子とするTFTマトリクスの製造方法において,画素電極10と, 該画素電極10領域の内側に開口されるカラーフィルタ窓11との間隙12を利用して,該間隙12上に該ソース電極7と該対向電極13とを繋ぐ電極配線14を形成することにより達成される。 【0016】 【作用】本発明によれば, 上記の手段をとることにより,ソース電極上にコンタクトホール用の窓を形成しないので,エッチングストッパとしてのソース電極の面積を大きくしなくても済むので,画素電極の開口率を大きく取ることができる。 【0017】 【実施例】図4は本発明の一実施例の工程順模式断面図である。図において, 19は透明ガラス基板,20は第1のTi膜, 21はゲートバスライン,22は蓄積電極,23は第1の Si_(3)N_(4)膜,24はα-Si 膜, 25は第2のTi膜, 26はソース電極, 27は対向電極, 28は第2の Si_(3)N_(4)膜,29はコンタクトホール, 30はITO膜,31は画素電極である。 【0018】図4により,本発明の第1,第2の実施例について工程順模式断面図により説明する。第1,第2の実施例とも工程順模式断面図は同じであり,平面上の電極配線パターンが異なるものである。 【0019】図4(a)に示すように,透明ガラス基板19上全面に,各電極形成用の金属膜として第1のチタン(Ti)膜20を 800Åの厚さにスパッタ法により被覆する。図4(b)に示すように,図示しないレジスト膜をマスクとして,フォトリソグラフィによりゲートバスライン21, 図示しないゲート電極, ソース電極, 並びに蓄積電極22とをパターニングして形成する。 【0020】図4(c)に示すように,透明ガラス基板19上全面に, ゲート絶縁膜として第1の窒化シリコン(Si_(3)N_(4)) 膜23をCVD法により 3,000Åの厚さに形成し,続いて,半導体活性層としてアモルファスシリコン (α- Si) 膜24をCVD法により150 Åの厚さに積層して形成する。この後,実際にはチャネル保護膜としての二酸化シリコン(SiO_(2))膜や半導体接合層としての燐(P) をドープしたα- Si膜を積層して形成するが, 本発明には直接関与しないので省略する。 【0021】図4(d)に示すように,ソース・ドレイン及び対向電極用金属膜として第2のTi膜25をスパッタ法により 500Åの厚さに積層する。図4(e)に示すように,フォトトリソグラフィにより第2のTi膜25をパターニングして, ソース電極26, 図示しないドレイン電極, 対向電極27を形成するが, 第1の実施例として前述の図2に,第2の実施例として図3に平面図に示すように,ソース電極26と対向電極27は画素電極とカラーフィルタ窓の間隙上に形成された電極配線で連結されている。 【0022】図4(f)に示すように,表面保護の絶縁膜として第2の Si_(3)N_(4)膜28をCVD法により 4,000Åの厚さに全面に被覆する。図4(g)に示すように,対向電極28上の第2の Si_(3)N_(4)膜28に画素電極接続用のコンタクトホール29を開口する。同時に図示しないゲート端子電極上にもコンタクトホールを開口するが, Si_(3)N_(4)膜が二層となっているため, 画素電極接続用のコンタクトホール29内はオーバーエッチングされる。 【0023】図4(h)に示すように,画素電極材としてのITO(酸化インジウム-酸化錫)膜30をスパッタ法により 700Åの厚さに全面に被覆する。図4(i)に示すように,ITO膜30をパターニングして, 画素電極31を形成する。この時, 従来例の図5(h)に示したように,ゲート端子上にはゲート端子電極が同時にパターニングされる。 【0024】一般にTFTパネルとカラーフィルタの貼り合わせ精度は数ミクロンであるので,設計マージンとしては5?10ミクロンを考慮している。このマージンを取った間隙に沿って, 図2,図3に示すように,ソース電極と対向電極の配線接続ラインとしての電極配線を形成すれば, 高開口率の画素を形成することができる。」 (2)図1ないし図2から、二つの対向電極13が、それぞれ、ソース電極7とつながれていることがみてとれる。 (3)図1ないし図3から、対向電極13が画素電極10と蓄積電極4との間に配置され、蓄積電極4が対向電極13と重なっていること、画素電極10の一部の領域が蓄積電極4の上部に配置されることがみてとれる。 (4)図3から、対向電極13の上に形成されたコンタクトホール15において、対向電極13が画素電極10と接続されていることがみてとれる。 4 引用発明 (1)上記3によれば、引用例には、次の発明が記載されているものと認められる。 「透明絶縁基板1上に、少なくとも, ゲート電極2、及び複数個の該ゲート電極2を接続するゲートバスライン3、蓄積電極4、ゲート絶縁膜5、半導体活性層6、ソース電極7、ドレイン電極8、及び複数個の該ドレイン電極8を接続するドレインバスライン9、画素電極10の順に成膜される下ゲートスタガー型薄膜トランジスタをスイッチング素子とするTFTマトリクスであって、画素電極10の一部の領域が蓄積電極4の上部に配置されるとともに、二つの対向電極13が画素電極10と蓄積電極4との間に配置されて蓄積電極4が対向電極13と重なっており、対向電極13の上に形成されたコンタクトホール15において、対向電極13が画素電極10と接続され、画素電極10と, 該画素電極10領域の内側に開口されるカラーフィルタ窓11との間隙12を利用して、該間隙12上に該ソース電極7と該対向電極13とをつなぐ電極配線14を形成したTFTマトリクス。」 5 本願発明1について (1)対比 本願発明1と引用発明とを対比する。 ア 引用発明の「透明絶縁基板」、「ゲートバスライン3」、「ドレインバスライン9」、「画素電極10」、「蓄積電極4」及び「TFTマトリクス」は、それぞれ、本願発明1の「基板」、「前記基板上に配置された複数の走査線」、「前記基板上に配置された複数のデータ線」、「複数の画素電極」、「前記基板上に配置された複数の共通線」及び「薄膜トランジスタアレイ基板」に相当する。 また、引用発明の「『ゲート電極2』、『ゲート絶縁膜5』、『半導体活性層6』、『ソース電極7』、『ドレイン電極8』」は、「下ゲートスタガー型薄膜トランジスタ」を構成するものであり、本願発明1の「複数の薄膜トランジスタ」に相当する。 イ 引用発明の「対向電極13」は、「蓄積電極4」とともに蓄積容量を形成することが当業者にとって明らかであるところ、本願明細書の「副上部電極272と複数の共通線260のうちの一つの共通線とは、共に蓄積コンデンサ(Cｓｔ)を形成している。」(【0027】)の記載にみられるように、本願発明の「副上部電極」は、「共通線」とともに蓄積容量を形成するものであるから、引用発明の「『画素電極10と蓄積電極4との間に配置され』た『二つの対向電極13』」は、本願発明1の「前記画素電極の各々と前記複数の共通線の内の一つの共通線との間に配置された複数の副上部電極」に相当する。 そして、引用発明は、「蓄積電極4が対向電極13と重なって」いるものであるから、本願発明1の「前記複数の共通線のそれぞれは、少なくとも二つの対応する副上部電極と重なっており」との構成を備える。 ウ 引用発明が、複数の「ゲートバスライン3」と複数の「ドレインバスライン9」とは複数の画素領域を画定するものであること、そして、引用発明の「下ゲートスタガー型薄膜トランジスタ」及び「画素電極10」が複数の画素領域の内の一つの画素領域の内側に配置されることは、当業者にとって明らかである。 また、引用発明の「下ゲートスタガー型薄膜トランジスタ」が複数の「ゲートバスライン3」のうちの一つの「ゲートバスライン3」によって駆動されることも、当業者にとって明らかであるから、引用発明は、本願発明1の「前記薄膜トランジスタの各々は、前記複数の画素領域の内の一つの画素領域の内側に配置されるとともに、前記薄膜トランジスタの各々は前記複数の走査線の内の一つの走査線によって駆動され」との構成を備える。 そして、引用発明は、「対向電極13が画素電極10と接続」され、「ソース電極7と該対向電極13とをつなぐ電極配線14を形成した」したものであるから、引用発明は、本願発明1の「前記画素電極の各々は、前記複数の画素領域の内の一つの画素領域の内側に配置されるとともに、前記複数の薄膜トランジスタの内の一つの薄膜トランジスタに電気的に接続され」との構成を備える。 エ 引用発明は、「画素電極10の一部の領域が蓄積電極4の上部に配置される」ものであるから、本願発明1の「前記画素電極の各々の部分域は前記複数の共通線の内の一つの共通線の上部に配置され」との構成を備える。 オ 引用発明は、「対向電極13の上に形成されたコンタクトホール15において、対向電極13が画素電極10と接続され」るものであるから、本願発明1の「前記副上部電極の各々の部分域は、対応の重なる前記画素電極に電気的に接続される」との構成を備える。 カ 以上によれば、引用発明は、本願発明1の構成をすべて備え、両者に相違するところはない。 (2)小括 以上のとおり、引用発明は、本願発明1の構成をすべて備え、両者に相違するところはないから、本願発明1は、引用例に記載された発明である。 よって、本願発明1は、特許法第29条第1項第3号に該当し、特許を受けることができない。 なお、原査定の理由は、本願の請求項1ないし53に係る発明は、特許法第29条第2項の規定により特許を受けることができない、というものであるが、請求人は、審判請求の理由において、引用例に記載された発明と本願発明1とを対比した上で、これらが相違することを主張しているものと認められるから、特許法第29条第1項第3号該当性について、意見を提出する機会が実質的にあったものと認められる。 6 本願発明3について 前記2のとおり、請求項3においては、請求項1または2が引用されるところ、請求項1が引用される本願発明3について、以下検討する。 (1)対比 本願発明3と引用発明とを対比すると、上記5(1)での検討に照らして、両者は、 「本願発明3は、前記複数の画素電極の内の一つの画素電極は、前記副上部電極の各々の前記部分域の周囲に配置される少なくとも一つの開口をさらに備えるのに対して、引用発明は、かかる開口を備えない点。」(以下「相違点」という。) で相違し、その余の点において一致するものと認められる。 (2)判断 液晶表示装置に用いる薄膜トランジスタアレイ基板において、画素電極の一部と下部電極により蓄積容量を形成する際、蓄積容量を形成する部位に欠陥が生じやすいこと、蓄積容量を形成する部位に短絡等の欠陥が生じた場合に、欠陥部分周辺の画素電極をレーザ照射により切り離したり、レーザ照射により画素電極にスリット状の開口を形成することなどにより、欠陥部分周辺の蓄積容量を形成する画素電極をその余の部分の画素電極から電気的に分離して欠陥を補修することは、本願優先日当時において周知の技術である(例えば、特開2000-221527号公報の【0006】、【0020】及び図2のほか、原査定の拒絶の理由に引用した特開平3-242625号公報の2頁右下欄9行?12行、6頁左下欄5行?右下欄6行及び第1図、同じく特開平4-80723号公報の2頁左下欄16行?19行、4頁右上欄16行?末行及び第1図を参照。)。 そうすると、引用発明においても、蓄積容量を形成する蓄積電極4の上部に短絡等の欠陥が生じやすいことは、当業者が容易に予測し得ることであって、かかる欠陥を修復するために、画素電極10と電気的に接続される対向電極13の部分域の周囲に適宜の開口を設けて、欠陥部分周辺の蓄積容量を形成する対向電極13を画素電極10から電気的に分離し、これにより、相違点に係る本願発明の構成とすることは、当業者が必要に応じて適宜なし得る程度のことである。 (3)小括 以上の検討によれば、本願発明3は、引用発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。 7 むすび 以上のとおり、本願発明1は、引用例に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。 また、本願発明3は、引用発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。 よって、結論のとおり、審決する。 |
| 審理終結日 | 2009-12-11 |
| 結審通知日 | 2009-12-15 |
| 審決日 | 2010-01-05 |
| 出願番号 | 特願2005-568(P2005-568) |
| 審決分類 |
P
1
8・
113-
Z
(G02F)
P 1 8・ 121- Z (G02F) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 柏崎 康司、吉野 公夫、前川 慎喜 |
| 特許庁審判長 |
服部 秀男 |
| 特許庁審判官 |
田部 元史 杉山 輝和 |
| 発明の名称 | 薄膜トランジスタアレイ基板とその修復方法 |
| 代理人 | 西脇 民雄 |