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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1217279
審判番号 不服2007-11292  
総通号数 127 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-07-30 
種別 拒絶査定不服の審決 
審判請求日 2007-04-19 
確定日 2010-05-27 
事件の表示 特願2000-101195「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成13年10月12日出願公開,特開2001-284360〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由
第1.手続の経緯
本願は,平成12年3月31日の出願であって,平成17年10月20日付けの拒絶理由通知に対して,同年12月26日に手続補正書及び意見書が提出されたが,平成19年3月14日付けで拒絶査定がされ,これに対し,同年4月19日に審判請求がされるとともに,同年5月21日に手続補正書が提出されたものである。


第2.平成19年5月21日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定

[補正却下の決定の結論]
本件補正を却下する。

[理由]
1.本件補正の内容
本件補正は,特許請求の範囲と発明の名称を補正するものであり,特許請求の範囲については,以下のとおりである。

〈補正事項a〉
・補正前の請求項3,4,8,10,12を,削除する。

〈補正事項b〉
・補正前の請求項1の「前記層間絶縁膜の表面に形成されたモリブデンを主要元素とした第一の導電性膜と, 前記第一の導電性膜の表面に形成されたタングステンを主要元素とした第二の導電性膜と, 前記第二の導電性膜の表面に形成されたモリブデンを主要元素とした第三の導電性膜と,を備え」を,補正後の請求項1の「前記層間絶縁膜の表面に形成されたモリブデン単体膜からなる第一の導電性膜と, 前記第一の導電性膜の表面に形成されたタングステン単体膜からなる第二の導電性膜と, 前記第二の導電性膜の表面に形成されたモリブデン単体膜からなる第三の導電性膜とを備え」と補正し,補正前の請求項1の「積層配線を形成してなる」を,補正後の請求項1の「積層配線を形成してなり, 前記積層配線の配線幅は200nm以下であり, 前記積層配線の成膜処理後に600℃以上の熱履歴を有する」と補正する。

〈補正事項c〉
・補正前の請求項2の「前記第一の絶縁膜の表面に形成されたモリブデンを主要元素とした第一の導電性膜と, 前記第一の導電性膜の表面に形成されたタングステンを主要元素とした第二の導電性膜と, 前記第二の導電性膜の表面に形成されたモリブデンを主要元素とした第三の導電性膜と,を備え」を,補正後の請求項2の「前記第一の絶縁膜の表面に形成されたモリブデン単体膜からなる第一の導電性膜と, 前記第一の導電性膜の表面に形成されたタングステン単体膜からなる第二の導電性膜と, 前記第二の導電性膜の表面に形成されたモリブデン単体膜からなる第三の導電性膜とを備え」と補正し,補正前の請求項2の「前記第二の絶縁膜の前記積層配線とは反対側に容量素子用誘電体膜が堆積されている」を,補正後の請求項2の「前記第二の絶縁膜の前記積層配線とは反対側に容量素子用誘電体膜が堆積されており, 前記積層配線の配線幅は200nm以下であり, 前記積層配線の成膜処理後に600℃以上の熱履歴を有する」と補正する。

〈補正事項d〉
・補正前の請求項5を,補正後の請求項3に繰り上げ,補正前の請求項5の「前記溝の内表面に沿って凹状に堆積された,主要元素がモリブデンである第六の導電性膜と, 前記第六の導電性膜の凹部内側表面に形成された主要元素をタングステンとする第二の導電性膜と, 前記第二の導電性膜の表面に堆積された主要元素をモリブデンとする第七の導電性膜と,を備え」を,補正後の請求項3の「前記溝の内表面に沿って凹状に堆積された,モリブデン単体膜からなる第六の導電性膜と, 前記第六の導電性膜の凹部内側表面に形成されたタングステン単体膜からなる第二の導電性膜と, 前記第二の導電性膜の表面に堆積されたモリブデン単体膜からなる第七の導電性膜とを備え」と補正し,補正前の請求項5の「配線が形成されている」を,補正後の請求項3の「配線が形成されており, 前記配線の配線幅は200nm以下であり, 前記配線の成膜処理後に600℃以上の熱履歴を有する」と補正する。

〈補正事項e〉
・補正前の請求項6を,補正後の請求項4に繰り上げ,補正前の請求項6の「前記シリコン基板の上に表面堆積された溝が形成された第一の絶縁膜と, 前記第一の絶縁膜の溝内側に堆積された主要元素がタングステンである第二の導電性膜と, 前記第一の絶縁膜と前記第二の導電性膜の界面に堆積された,主要元素がモリブデンである第六の導電性膜と, 前記第二の導電性膜の表面に形成された主要元素がモリブデンである第七の導電性膜と,を備え」を,補正後の請求項4の「前記シリコン基板の表面上に堆積され,溝が形成された第一の絶縁膜と, 前記第一の絶縁膜の溝内側に堆積されたタングステン単体膜からなる第二の導電性膜と, 前記第一の絶縁膜と前記第二の導電性膜の界面に堆積された,モリブデン単体膜からなる第六の導電性膜と, 前記第二の導電性膜の表面に形成されたモリブデン単体膜からなる第七の導電性膜とを備え」と補正し,補正前の請求項6の「配線が形成されている」を,補正後の請求項4の「配線が形成されており, 前記配線の配線幅は200nm以下であり, 前記配線の成膜処理後に600℃以上の熱履歴を有する」と補正する。

〈補正事項f〉
・補正前の請求項7を,補正後の請求項5に繰り上げ,補正前の請求項7の「シリコン基板の上に表面に溝が形成された第一の絶縁膜が堆積され,該第一の絶縁膜の溝内側には主要元素がタングステンである第二の導電性膜が堆積されており,該第一の絶縁膜と該第二の導電性膜の界面に主要元素がモリブデンである第六の導電性膜が形成されており,該第二の導電性膜の表面に該第二の導電性膜および該六の導電性膜と接するように主要元素がモリブデンである第七の導電性膜が形成されており」を,補正後の請求項5の「シリコン基板の表面上に,溝が形成された第一の絶縁膜が堆積され,該第一の絶縁膜の溝内側にはタングステン単体膜からなる第二の導電性膜が堆積されており,該第一の絶縁膜と該第二の導電性膜の界面にモリブデン単体膜からなる第六の導電性膜が形成されており,該第二の導電性膜の表面に該第二の導電性膜および該第六の導電性膜と接するようにモリブデン単体膜からなる第七の導電性膜が形成されており」と補正し,補正前の請求項7の「さらには該第二の絶縁膜の表面側に容量素子用誘電体膜が堆積されている」を,補正後の請求項5の「さらには該第二の絶縁膜の表面側に容量素子用誘電体膜が堆積されており, 前記配線の配線幅は200nm以下であり, 前記配線の成膜処理後に600℃以上の熱履歴を有する」と補正する。

〈補正事項g〉
・補正前の請求項9を,補正後の請求項6に繰り上げ,補正前の請求項9の「前記層間絶縁膜の表面に形成されたモリブデンを主要元素とした第一の導電性膜と, 前記第一の導電性膜の表面に形成されたタングステンを主要元素とした第二の導電性膜と, 前記第二の導電性膜の表面に形成されたモリブデンを主要元素とした第三の導電性膜と,を備え」を,補正後の請求項6の「前記層間絶縁膜の表面に形成されたモリブデン単体膜からなる第一の導電性膜と, 前記第一の導電性膜の表面に形成されたタングステン単体膜からなる第二の導電性膜と, 前記第二の導電性膜の表面に形成されたモリブデン単体膜からなる第三の導電性膜とを備え」と補正し,補正前の請求項9の「前記第一の導電性膜と,前記第二の導電性膜と,前記第三の導電性膜と,で積層配線を形成してなる半導体装置の製造方法であって」を,補正後の請求項6の「前記第一の導電性膜と,前記第二の導電性膜と,前記第三の導電性膜と,で積層配線を形成し,前記積層配線の配線幅が200nm以下である半導体装置の製造方法であって」と補正する。

〈補正事項h〉
・補正前の請求項11を,補正後の請求項7に繰り上げ,補正前の請求項11の「前記シリコン基板上に形成された,第一電極と,誘電体膜を介して配置される第二の電極膜とを有する容量素子と,を備え」を,補正後の請求項7の「前記シリコン基板上に形成された,第一電極と,誘電体膜を介して配置される第二の電極膜とを有する容量素子とを備え,前記容量素子の位置よりも下層に前記第一の配線が配置され,前記容量素子の位置よりも上層に前記第二の配線が配置されている半導体装置であって」と補正し,補正前の請求項11の「前記第一の導電性膜と前記第三の導線性膜との間に形成されたタングステンを主構成元素とする第二の導電性膜とを備え, 前記第一の導電性膜及び第三の導電性膜はモリブデンを有し」を,補正後の請求項7の「前記第一の導電性膜と前記第三の導電性膜との間に形成されたタングステン単体膜からなる第二の導電性膜とを備え, 前記第一の導電性膜及び第三の導電性膜はモリブデン単体膜から形成され」と補正し,補正前の請求項11の「前記第二の配線はアルミニウムを有する」を,補正後の請求項7の「前記第二の配線はアルミニウムを有し, 前記第一の配線の配線幅は200nm以下であり, 前記第一の配線の成膜処理後に600℃以上の熱履歴を有する」と補正する。

〈補正事項i〉
・補正前の請求項13を,補正後の請求項8に繰り上げ,補正前の請求項13の「前記第一の導電性膜と前記第三の導電性膜との間に形成されたタングステンを主構成元素とする第二の導電性膜とを備え, 前記第一の導電性膜及び前記第三の誘電性膜とはモリブデンを有し」を,補正後の請求項8の「前記第一の導電性膜と前記第三の導電性膜との間に形成されたタングステン単体膜からなる第二の導電性膜とを備え, 前記第一の導電性膜及び前記第三の導電性膜とはモリブデン単体膜から形成され」と補正し,補正前の請求項13の「前記配線と前記シリコン基板とを電気的に連絡するタングステンを含むプラグを有する」を,補正後の請求項8の「前記配線と前記シリコン基板とを電気的に連絡するタングステンを含むプラグを有し, 前記配線の配線幅は200nm以下であり, 前記配線の成膜処理後に600℃以上の熱履歴を有する」と補正する。

〈補正事項j〉
・補正前の請求項14を,補正後の請求項9に繰り上げ,補正前の請求項14の「請求項13において, 前記シリコン基板上に形成された第一電極と,誘電体を介して配置される第二電極とを有する容量素子とを備える」を,補正後の請求項9の「請求項8において, 前記シリコン基板上に形成された第一電極と,誘電体を介して配置される第二電極とを有する容量素子とを備え, 前記容量素子の位置よりも下層に前記配線が配置されている」と補正する。

〈補正事項k〉
・補正前の請求項15を,補正後の請求項10に繰り上げ,補正前の請求項15の「請求項14において」を,補正後の請求項10の「請求項9において」と補正する。

2.補正目的の適否
(1)補正事項aについて
補正事項aは,請求項の削除を目的とする補正に該当する。

(2)補正事項bについて
補正事項bは,実質的に,「モリブデンを主要元素とした第一の導電性膜」,「タングステンを主要元素とした第二の導電性膜」,「モリブデンを主要元素とした第三の導電性膜」の材料を,それぞれ,「モリブデン単体膜からなる第一の導電性膜」,「タングステン単体膜からなる第二の導電性膜」,「モリブデン単体膜からなる第一の導電性膜」に限定するとともに,「積層配線」に対して,「配線幅は200nm以下であ」ること及び「成膜処理後に600℃以上の熱履歴を有する」ことを限定することにより,補正前の請求項を限定的に減縮したものであるから,補正事項bは,特許請求の範囲の減縮を目的とするものである。

(3)補正事項c?iについて
補正事項c?iはいずれも,少なくとも,各「導電性膜」の材料に対する限定及び「積層配線」(補正事項d?f,iでは「配線」,補正事項hでは「第一の配線」)に対する限定を行っており,上記(2)で検討したと同様に,補正前の請求項を限定的に減縮したものであるから,補正事項c?iは,特許請求の範囲の減縮を目的とするものである。

(4)補正事項jについて
補正事項jは,特許請求の範囲の減縮を目的とするものであるとともに,明りょうでない記載の釈明を目的とするものである。

(5)補正事項kについて
補正事項kは,明りょうでない記載の釈明を目的とするものである。

したがって,特許請求の範囲についての本件補正は,平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第4項1号,2号及び4号に掲げる補正目的のいずれかに該当する。

上で検討したように,請求項1についての本件補正は,補正前の請求項1を限定的に減縮したものである。
そこで,以下,本件補正後の請求項1に係る発明(以下「本願補正発明」という。)が,特許出願の際独立して特許を受けることができるものか(平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項に規定する独立特許要件を満たすか)どうかを検討する。

3.独立特許要件を満たすかどうかの検討
(1)本願補正発明
本件補正後の請求項1に係る発明(本願補正発明)は,次のとおりである。

【請求項1】
「シリコン基板と,
前記シリコン基板の上に形成された層間絶縁膜と,
前記層間絶縁膜の表面に形成されたモリブデン単体膜からなる第一の導電性膜と,
前記第一の導電性膜の表面に形成されたタングステン単体膜からなる第二の導電性膜と,
前記第二の導電性膜の表面に形成されたモリブデン単体膜からなる第三の導電性膜とを備え,
前記第一の導電性膜と,前記第二の導電性膜と,前記第三の導電性膜と,で積層配線を形成してなり,
前記積層配線の配線幅は200nm以下であり,
前記積層配線の成膜処理後に600℃以上の熱履歴を有する半導体装置。」

(2)引用例の表示
引用例1:特開平2-230738号公報
引用例2:特開平11-74354号公報

(3)引用例1の記載,引用発明と,引用例2の記載
(3-1)引用例1の記載
原査定の拒絶の理由に引用され,本願の出願前に日本国内において頒布された刊行物である,特開平2-230738号公報(以下「引用例1」という。)には,「タングステン配線」(発明の名称)に関して,第1図,第2図とともに,次の記載がある。(下線部は当合議体で付加したもの。以下同じ。)

ア.発明の背景等
・「[産業上の利用分野]
本発明は,集積回路装置におけるタングステン配線構造に関する。
[従来の技術]
従来,集積回路装置におけるタングステン配線は,SiO_(2)膜等の絶縁膜上にW膜をスパッタ蒸着法あるいはCVD法等により形成して成るのが通例であった。
[発明が解決しようとする課題]
しかし,上記従来技術によると,W膜が下地SiO_(2)膜等との接着力が弱く,剥離すると云う課題があった。
本発明は,かかる従来技術の課題を解決し,タングステン配線におけるW膜の下地SiO_(2)膜等の絶縁膜との接着力を向上する新しいタングステン配線構造を提供する事を目的とする。」(1頁左下欄9行?同頁右下欄8行)

イ.実施例
・「[実施例]
以下,実施例により本発明を詳述する。
第1図及び第2図は本発明の実施例を示す半導体集積回路装置におけるタングステン配線の断面図である。
第1図では,Si基板1の表面に形成されたSiO_(2)膜2の表面に,WSi,TiW,TiN,Si,Ti,Mｏ又はMｏSi膜から成る下地膜3が形成され,更にその上にW膜4が積層して形成されて成る。
第2図では,Si基板11の表面に形成されたSiO_(2)膜12の表面からコンタクト穴又はトレンチが形成され,該,コンタクト穴又はトレンチの側面を含む表面にWSi,TiW,TiN,Si,Ti,Mｏ又はMｏSi膜から成る下地膜13が形成され,更にその上にW膜14が形成されて成る訳であるが,該,下地膜13とW膜14から成るタングステン配線では,SiO_(2)膜12等の絶縁膜のコンタクト穴部あるいはトレンチ部を除く表面に延在して形成されても良く,又,W膜14は必ずしもコンタクト穴部あるいはトレンチ部内部を埋め込む様に形成されなくても良い。尚,下地膜3,13はW膜4,14の上面や側面にも形成されても良く,この場合は多層タングステン配線の層間絶縁膜との接着力が向上する作用がある。」(1頁右下欄14行?2頁右上欄1行)

ウ.発明の効果
・「[発明の効果]
本発明によりタングステン配線の下地絶縁膜との接着力を向上することができる効果がある。」(2頁右上欄2?4行)

(3-2)引用発明
ア.上記(3-1)イによれば,「第1図及び第2図は本発明の実施例を示す半導体集積回路装置におけるタングステン配線の断面図である」から,引用例1には,配線を有する半導体集積回路装置が開示されている。

イ.上記(3-1)イによれば,「Si基板1の表面に形成されたSiO_(2)膜2の表面に,WSi,TiW,TiN,Si,Ti,Mｏ又はMｏSi膜から成る下地膜3が形成され,更にその上にW膜4が積層して形成されて成る」から,引用例1には,Si基板1と,Si基板1の表面に形成されたSiO_(2)膜2と,SiO_(2)膜2の表面に形成されたMｏ膜から成る下地膜3と,下地膜3の上に積層して形成されたW膜4が開示されている。

ウ.上記(3-1)イによれば,「下地膜3,13はW膜4,14の上面や側面にも形成されても良く」,上記イより「Mｏ」「膜から成る下地膜3」であることも併せると,引用例1には,W膜4の上面に形成されたMｏ膜から成る下地膜3が開示されている。

エ.したがって,上記イにおける「下地膜3」を「第1の下地膜」,上記ウにおける「下地膜3」を「第2の下地膜」と称して,引用例1には,次の発明(以下「引用発明」という。)が記載されている。

「Si基板と,前記Si基板の表面に形成されたSiO_(2)膜と,前記SiO_(2)膜の表面に形成されたMｏ膜から成る第1の下地膜と,前記第1の下地膜の上に積層して形成されたW膜と,前記W膜の上面に形成されたMｏ膜から成る第2の下地膜とを備えたことを特徴とする配線を有する半導体集積回路装置。」

(3-3)引用例2の記載
原査定の拒絶の理由に引用され,本願の出願前に日本国内において頒布された刊行物である,特開平11-74354号公報(以下「引用例2」という。)には,「半導体集積回路装置およびその製造方法」(発明の名称)に関して,図16?18,図22?25,図39,図45とともに,次の記載がある。

ア.発明の背景等
・「【0001】
【発明の属する技術分野】本発明は,半導体集積回路装置およびその製造技術に関し,特に,ハロゲン元素を含む金属ソースを用いたCVD法によって,半導体基板上に形成された上下層の配線間を接続するスルーホールの内部や容量絶縁膜の上部電極に窒化チタン(TiN)膜を成膜した場合における上層配線の腐食防止に適用して有効な技術に関するものである。」

イ.実施例
・「【0029】次に,本実施の形態のDRAMの製造方法を図3?図45を用いて工程順に説明する。」
・「【0046】次に,図16に示すように,半導体基板1上に膜厚300nm程度のSOG(スピンオングラス)膜24をスピン塗布した後,半導体基板1を800℃,1分程度熱処理してSOG膜24をシンタリング(焼き締め)する。
【0047】次に,図17に示すように,SOG膜24の上部に膜厚600nm程度の酸化シリコン膜25を堆積した後,この酸化シリコン膜25をCMP法で研磨してその表面を平坦化する。酸化シリコン膜25は,例えばオゾン(O_(3) )とテトラエトキシシラン(TEOS)とをソースガスに用いたプラズマCVD法で堆積する。このように,本実施の形態では,ゲート電極14A(ワード線WL)およびゲート電極14B,14Cの上部に成膜直後でも平坦性が良好なSOG膜24を塗布し,さらにその上部に堆積した酸化シリコン膜25をCMP法で平坦化する。これにより,ゲート電極14A(ワード線WL)同士の微細な隙間のギャップフィル性が向上すると共に,ゲート電極14A(ワード線WL)およびゲート電極14B,14Cの上部の絶縁膜の平坦化を実現することができる。
【0048】次に,図18に示すように,酸化シリコン膜25の上部に膜厚100nm程度の酸化シリコン膜26を堆積する。この酸化シリコン膜26は,CMP法で研磨されたときに生じた前記酸化シリコン膜25の表面の微細な傷を補修するために堆積する。酸化シリコン膜26は,例えばオゾン(O_(3) )とテトラエトキシシラン(TEOS)とをソースガスに用いたプラズマCVD法で堆積する。酸化シリコン膜25の上部には,上記酸化シリコン膜26に代えてPSG(Phospho Silicate Glass)膜などを堆積してもよい。」
・「【0054】次に,図22に示すように,酸化シリコン膜26の上部に膜厚200nm程度の酸化シリコン膜31を堆積した後,半導体基板1を800℃程度で熱処理する。酸化シリコン膜31は,例えばオゾン(O_(3) )とテトラエトキシシラン(TEOS)とをソースガスに用いたプラズマCVD法で堆積する。この熱処理によって,プラグ30を構成する多結晶シリコン膜中のn型不純物がコンタクトホール28,29の底部からメモリセル選択用MISFETQｓのn型半導体領域19(ソース,ドレイン)に拡散し,n型半導体領域19が低抵抗化される。
【0055】次に,図23に示すように,フォトレジスト膜32をマスクにしたドライエッチングで前記コンタクトホール28の上部の酸化シリコン膜31を除去してプラグ30の表面を露出させる。次に,フォトレジスト膜32を除去した後,図24に示すように,フォトレジスト膜33をマスクにしたドライエッチングで周辺回路領域の酸化シリコン膜31,26,25,SOG膜24およびゲート酸化膜13を除去することにより,nチャネル型MISFETQnのn^(+) 型半導体領域23(ソース,ドレイン)の上部にコンタクトホール34,35を形成し,ｐチャネル型MISFETQｐのｐ^(+) 型半導体領域22(ソース,ドレイン)の上部にコンタクトホール36,37を形成する。
【0056】次に,フォトレジスト膜33を除去した後,図25に示すように,酸化シリコン膜31の上部にビット線BLおよび周辺回路の第1層配線38,39を形成する。ビット線BLおよび第1層配線38,39を形成するには,まず酸化シリコン膜31の上部に膜厚50nm程度のTi膜をスパッタリング法で堆積し,半導体基板1を800℃程度で熱処理する。次いで,Ti膜の上部に膜厚50nm程度のTiN膜をスパッタリング法で堆積し,さらにその上部に膜厚150nm程度のW膜と膜厚200nm程度の窒化シリコン膜40とをCVD法で堆積した後,フォトレジスト膜41をマスクにしてこれらの膜をパターニングする。
【0057】酸化シリコン膜31の上部にTi膜を堆積した後,半導体基板1を800℃程度で熱処理することにより,Ti膜とSi基板とが反応し,nチャネル型MISFETQnのn^(+) 型半導体領域23(ソース,ドレイン)の表面とｐチャネル型MISFETQｐのｐ^(+) 型半導体領域22(ソース,ドレイン)の表面とに低抵抗のTiSi_(2) (チタンシリサイド)層42が形成される。図示は省略するが,このとき,メモリセル選択用MISFETQｓのn型半導体領域19の上部のコンタクトホール28に埋め込まれたプラグ30の表面にもTiSi_(2) (チタンシリサイド)層42が形成される。これにより,n^(+) 型半導体領域23およびｐ^(+)型半導体領域22に接続される配線(ビット線BL,第1層配線38,39)のコンタクト抵抗を低減することができる。また,ビット線BLをW膜/TiN膜/Ti膜で構成することにより,そのシート抵抗を2Ω/□以下にまで低減できるので,情報の読み出し速度および書き込み速度を向上させることができると共に,ビット線BLと周辺回路の第1層配線38,39とを一つの工程で同時に形成することができるので,DRAMの製造工程を短縮することができる。さらに,周辺回路の第1層配線(38,39)をビット線BLと同層の配線で構成した場合には,第1層配線をメモリセルの上層のAl配線で構成する場合に比べて周辺回路のMISFET(nチャネル型MISFETQn,ｐチャネル型MISFETQｐ)と第1層配線とを接続するコンタクトホール(34?37)のアスペクト比が低減されるため,第1層配線の接続信頼性が向上する。」
・「【0073】次に,周辺回路領域を覆うフォトレジスト膜58を除去し,次いで下部電極60を構成する多結晶シリコン膜(56)の酸化を防止するために,半導体基板1をアンモニア雰囲気中,800℃程度で熱処理して多結晶シリコン膜(56)の表面を窒化した後,図39に示すように,下部電極60の上部に膜厚20nm程度のTa_(2) O_(5) (酸化タンタル) 膜61をCVD法で堆積し,次いで半導体基板1を800℃程度で熱処理してTa_(2) O_(5) 膜61の欠陥を修復する。このTa_(2) O_(5) 膜61は,情報蓄積用容量素子の容量絶縁膜材料として使用される。」
・「【0080】次に,図44に示すように,プラグ73の表面を含む酸化シリコン膜64の上部にスパッタリング法で膜厚50nm程度のTiN膜74を堆積する。続いて,図45に示すように,TiN膜74の上部にスパッタリング法で膜厚500nm程度のAl合金膜75と膜厚50nm程度のTi膜76とを堆積した後,フォトレジスト膜をマスクにしたドライエッチングでTi膜76,Al合金膜75およびTiN膜74をパターニングして,酸化シリコン膜64の上部に第2層配線77,78を形成する。
【0081】このようにして形成された第2層配線77,78は,プラグ73の一部を構成する(CVD法で堆積した)TiN膜71と,第2層配線77,78の一部を構成するAl合金膜75とがスパッタリング法で堆積したTiN膜74によって隔てられているので,CVD法で堆積したTiN膜71中に含まれる塩素による第2層配線77,78の腐食を防止することができる。
【0082】上記のスパッタTiN膜74の代わりにスパッタTi膜を30nm程度成膜した後,スパッタTiN膜を30nm程度成膜した場合でも,CVD法で堆積したTiN膜71中に含まれる塩素による第2層配線77,78の腐食を防止することができる。スパッタTi膜は塩素をトラップする効果がスパッタTiNよりも優れている。」

ウ.発明の効果
・「【0115】本発明によれば,CVD-TiN膜を含むプラグを埋め込んだスルーホールの上部に形成されるAl配線の腐食を確実に防止することができるので,特に高アスペクト比のスルーホールを有するLSIの信頼性,製造歩留まりを向上させることができる。
【0116】また,本発明によれば,CVD-TiN膜からなる電極を有する容量素子の上層にAl配線を形成する場合の配線腐食を防止することが可能となるので,容量絶縁膜の耐圧を劣化することなく,かつAl配線の信頼性,製造歩留まりを向上させることができる。」

(4)対比
(4-1)次に,本願補正発明と引用発明とを対比する。
ア.引用発明の「Si基板」は,本願補正発明の「シリコン基板」に相当する。

イ.引用発明の「SiO_(2)膜」は,本願補正発明の「絶縁膜」に対応するので,引用発明の「前記Si基板の表面に形成されたSiO_(2)膜」は,本願補正発明の「前記シリコン基板の上に形成された」「絶縁膜」に相当する。

ウ.引用発明の「Mｏ膜から成る第1の下地膜」は,本願補正発明の「モリブデン単体膜からなる第一の導電性膜」に対応するから,引用発明の「前記SiO_(2)膜の表面に形成されたMｏ膜から成る第1の下地膜」は,本願補正発明の「前記」「絶縁膜の表面に形成されたモリブデン単体膜からなる第一の導電性膜」に相当する。

エ.引用発明の「W膜」は,本願補正発明の「タングステン単体膜からなる第二の導電性膜」に対応するから,引用発明の「前記第1の下地膜の上に積層して形成されたW膜」は,本願補正発明の「前記第一の導電性膜の表面に形成されたタングステン単体膜からなる第二の導電性膜」に相当する。

オ.引用発明の「Mｏ膜から成る第2の下地膜」は,本願補正発明の「モリブデン単体膜からなる第三の導電性膜」に対応するから,引用発明の「前記W膜の上面に形成されたMｏ膜から成る第2の下地膜」は,本願補正発明の「前記第二の導電性膜の表面に形成されたモリブデン単体膜からなる第三の導電性膜」に相当する。

カ.引用発明の「Mｏ膜から成る第1の下地膜」と,「W膜」と,「Mｏ膜から成る第2の下地膜」とは,積層した配線となっていることは,明らかであるから,引用発明の「Mｏ膜から成る第1の下地膜」と,「W膜」と,「Mｏ膜から成る第2の下地膜」とを併せた構成は,本願補正発明の「前記第一の導電性膜と,前記第二の導電性膜と,前記第三の導電性膜と,で積層配線を形成してな」ることに相当する。

キ.引用発明の「配線を有する半導体集積回路装置」は,本願補正発明の「半導体装置」に相当する。

(4-2)そうすると,本願補正発明と引用発明の一致点と相違点は,次のとおりとなる。

《一致点》
「シリコン基板と,
前記シリコン基板の上に形成された絶縁膜と,
前記絶縁膜の表面に形成されたモリブデン単体膜からなる第一の導電性膜と,
前記第一の導電性膜の表面に形成されたタングステン単体膜からなる第二の導電性膜と,
前記第二の導電性膜の表面に形成されたモリブデン単体膜からなる第三の導電性膜とを備え,
前記第一の導電性膜と,前記第二の導電性膜と,前記第三の導電性膜と,で積層配線を形成してなる半導体装置。」

《相違点》
《相違点1》
本願補正発明は,「前記シリコン基板の上に形成された層間絶縁膜」を有し,「前記層間絶縁膜の表面に形成されたモリブデン単体膜からなる第一の導電性膜」を有しているのに対して,引用発明は,「前記Si基板の表面に形成されたSiO_(2)膜」を有し,「前記SiO_(2)膜の表面に形成されたMｏ膜から成る第1の下地膜」を有しているものの,引用発明の「SiO_(2)膜」が,本願補正発明のように「層間絶縁膜」であることを明示しない点。
《相違点2》
本願補正発明は,「前記積層配線の配線幅は200nm以下であ」るのに対して,引用発明は,このような限定がない点。
《相違点3》
本願補正発明は,「前記積層配線の成膜処理後に600℃以上の熱履歴を有する」ものであるのに対して,引用発明は,このような限定がない点。

(5)相違点についての判断
(5-1)相違点1について
ア.半導体装置において,シリコン基板と配線との間に設ける絶縁膜を,層間絶縁膜として用いることは,周知技術であり,例えば,引用例2の図16?図18に示される「SOG膜24」と「酸化シリコン膜25」と「酸化シリコン膜26」とから成る層,あるいは,引用例2の図22に示される「SOG膜24」と「酸化シリコン膜25」と「酸化シリコン膜26」と「酸化シリコン膜31」とから成る層が,層間絶縁膜としての役割を有していることは,明らかである。また,引用例2には,「図25に示すように,酸化シリコン膜31の上部にビット線BLおよび周辺回路の第1層配線38,39を形成する」(段落【0056】)ことも,記載されている。

イ.したがって,引用発明において,「前記Si基板の表面に形成されたSiO_(2)膜」を,シリコン基板と配線との間の層間絶縁膜として用いることにより,本願補正発明のように「前記シリコン基板の上に形成された層間絶縁膜」とすることは,当業者が適宜なし得たことである。

(5-2)相違点2について
ア.半導体集積回路装置は,技術の進歩に伴って微細化が進んでいるが,集積回路装置の微細化に伴って,集積回路装置に用いられる配線の微細化も,当然に要請されるものである。そして,本願の明細書の記載をみても,「前記積層配線の配線幅は200nm以下」としたことにより,従来技術と対比した格別の効果が奏されるものとも認められない。

イ.したがって,引用発明において,具体的な配線幅を定めるにあたり,微細化が進む集積回路装置からの要請を満たすように,できるだけ小さな値となるよう配慮し,その結果として,本願補正発明のように「前記積層配線の配線幅は200nm以下」とすることは,当業者が適宜なし得たことである。

(5-3)相違点3について
ア.集積回路装置においては,配線を成膜してから,600℃以上の熱処理を行うことは,周知技術であり,例えば,引用例2には,「図25に示すように,酸化シリコン膜31の上部にビット線BLおよび周辺回路の第1層配線38,39を形成」(段落【0056】)した後に,「下部電極60を構成する多結晶シリコン膜(56)の酸化を防止するために,半導体基板1をアンモニア雰囲気中,800℃程度で熱処理して多結晶シリコン膜(56)の表面を窒化」(段落【0073】)するという熱処理や,「半導体基板1を800℃程度で熱処理してTa_(2) O_(5) 膜61の欠陥を修復する」(段落【0073】)という熱処理を行っていることが,記載されている。

イ.また,引用発明の配線は,「半導体集積回路装置におけるタングステン配線」であり,多種多様な半導体集積回路装置に用いられ得るものであるから,上記アで示したような,配線を成膜してから600℃以上の熱処理が行われる集積回路装置に用いることも,当業者が適宜なし得たことである。
そして,そのような場合には,引用発明の配線を成膜してから600℃以上の熱処理が行われることになるから,引用発明の配線が「成膜処理後に600℃以上の熱履歴を有する」ものとなることは明らかである。

ウ.よって,引用発明において,上記アに示した周知技術を適用することにより,その結果として,本願補正発明のように「前記積層配線の成膜処理後に600℃以上の熱履歴を有する」ものとすることは,当業者が適宜なし得たことである。

(6)以上のとおり,相違点1?3は,当業者が容易に想到できたものである。

したがって,本願補正発明は,引用発明及び引用例2の記載に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により,特許出願の際独立して特許を受けることができないものである。

4.以上の次第で,本件補正は,平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項の規定に違反するので,同法159条1項において読み替えて準用する同法53条1項の規定により,却下すべきものである。


第3.本願発明
1.以上のとおり,本件補正(平成19年5月21日に提出された手続補正書による補正)は却下されたので,本願の請求項1に係る発明(以下「本願発明」という。)は,本件補正前の請求項1(平成17年12月26日に提出された手続補正書により補正された請求項1)に記載された,次のとおりのものである。

【請求項1】
「シリコン基板と,
前記シリコン基板の上に形成された層間絶縁膜と,
前記層間絶縁膜の表面に形成されたモリブデンを主要元素とした第一の導電性膜と,
前記第一の導電性膜の表面に形成されたタングステンを主要元素とした第二の導電性膜と,
前記第二の導電性膜の表面に形成されたモリブデンを主要元素とした第三の導電性膜と,を備え,
前記第一の導電性膜と,前記第二の導電性膜と,前記第三の導電性膜と,で積層配線を形成してなる半導体装置。」

2.引用例1,2の記載と引用発明については,前記第2.3.(3-1)?(3-3)において認定したとおりである。

3.対比・判断
前記第2.1.〈補正事項b〉及び前記第2.2.(2)で検討したように,本願補正発明は,本件補正前の発明の「前記層間絶縁膜の表面に形成されたモリブデンを主要元素とした第一の導電性膜と, 前記第一の導電性膜の表面に形成されたタングステンを主要元素とした第二の導電性膜と, 前記第二の導電性膜の表面に形成されたモリブデンを主要元素とした第三の導電性膜」について,「前記層間絶縁膜の表面に形成されたモリブデン単体膜からなる第一の導電性膜と, 前記第一の導電性膜の表面に形成されたタングステン単体膜からなる第二の導電性膜と, 前記第二の導電性膜の表面に形成されたモリブデン単体膜からなる第三の導電性膜」と限定し,また,本件補正前の発明の「積層配線を形成してなる」ことについて,「積層配線を形成してなり, 前記積層配線の配線幅は200nm以下であり, 前記積層配線の成膜処理後に600℃以上の熱履歴を有する」と限定したものである。逆に言えば,本件補正前の発明(本願発明)は,本願補正発明から,このような限定をなくしたものである。
そうすると,本願発明の構成要件をすべて含み,これをより限定したものである本願補正発明が,前記第2.3.において検討したとおり,引用発明及び引用例2の記載に基づいて,当業者が容易に発明をすることができたものであるから,本願発明も,同様の理由により,当業者が容易に発明をすることができたものである。

第4.結言
以上のとおり,本願発明(本願の請求項1に係る発明)は,引用発明(引用例1に記載された発明)及び引用例2の記載に基づいて当業者が容易に発明をすることができたものであるから,他の請求項に係る発明について検討するまでもなく,特許法29条2項の規定により,特許を受けることができない。
よって,結論のとおり審決する。

 
審理終結日 2010-03-23 
結審通知日 2010-03-30 
審決日 2010-04-12 
出願番号 特願2000-101195(P2000-101195)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 北島 健次、早川 朋一  
特許庁審判長 相田 義明
特許庁審判官 安田 雅彦
近藤 幸浩
発明の名称 半導体装置およびその製造方法  
代理人 筒井 大和  

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