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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1217315 |
| 審判番号 | 不服2008-27092 |
| 総通号数 | 127 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2010-07-30 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2008-10-24 |
| 確定日 | 2010-05-27 |
| 事件の表示 | 特願2000- 65522「半導体集積回路装置」拒絶査定不服審判事件〔平成13年 9月21日出願公開、特開2001-256793〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成12年3月9日に出願した特願2000-65522号であって、平成20年5月19日付けで手続補正がなされ、同年9月19日付けで拒絶査定がなされ、これに対して同年10月24日に拒絶査定に対する審判請求がなされたものである。 2.本願発明 本願の請求項1?6に係る発明は、平成20年5月19日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲1?6に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される以下のとおりのものである。 「【請求項1】 Nビットの外部アドレスから変換されたN+1ビットの変換アドレスにより選択可能な2^(N)個よりも多いM個のメモリセル列により構成されるメモリセルアレイを有するメモリ部と、 前記Nビットの外部アドレスを、前記M個のメモリセル列から不良メモリセル列を避けて2^(N)個以下のメモリセル列を選択する前記N+1ビットの変換アドレスに変換するアドレス変換回路と を備え、 前記アドレス変換回路は、前記メモリ部を含む半導体チップの外部に配置されていることを特徴とする半導体集積回路装置。」 3.引用刊行物に記載された発明 本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2000-21190号公報(以下「引用例」という。)には、図9、図10とともに、以下の事項が記載されている。 なお、以下の検討において、各引用箇所の下線は当審で付した。 「【0001】 【発明の属する技術分野】この発明は、半導体記憶装置に係り、特に不良救済を行う冗長回路を備えた半導体記憶装置に関する。」 「【0015】 【発明の実施の形態】以下、図面を参照して、この発明の実施例を説明する。図1は、この発明の一実施例によるDRAMのブロック構成を示している。メモリセルアレイ1は、詳細な説明を省くが、ワード線とビット線の各交差部にダイナミック型メモリセルを配置して構成される。このメモリセルアレイ1に対して、不良メモリセルの救済のための冗長セルアレイ2(21,22,…,2m)が配置される。各冗長セルアレイ2は、予備ワード線或いは予備カラム選択線のいずれか、或いは両方である。但し、予備ワード線或いは予備カラム選択線が複数本の束である場合も含む。 【0016】この実施例では、メモリセルアレイ1の全メモリセルを選択するに必要なアドレスのうち、一部アドレスを使用禁止として、その使用禁止アドレスが冗長セルアレイ2の選択のために割り当てられる。その具体例は後述するが、この様なアドレス割り当てを行うことにより、メモリセルアレイ1と冗長セルアレイ2に対して区別なくメモリセル選択を行うアドレスデコード回路3が設けられる。メモリセルアレイ1及び冗長セルアレイ2のデータの読み/書きを行うためにセンスアンプ回路4が設けられている。 【0017】外部アドレスはアドレス入力回路5により取り込まれる。アドレス入力回路5により取り込まれた第1の内部アドレスAINは、これが不良アドレスでなければ、内部アドレス切り替え回路7を通り、アドレスデコード回路3に供給されて、メモリセルアレイ1に対して通常のアクセスが行われる。 【0018】アドレス入力回路5により取り込まれた第1の内部アドレスAINは、分岐されてアドレス変換回路6(61,62,…,6m)に入力される。アドレス変換回路6は、入力された第1の内部アドレスAINが不良アドレスであるか否かを判定すると同時に、不良アドレスである場合にその第1の内部アドレスAINを冗長セルアレイ2の選択に用いられる第2の内部アドレスBINに変換するために設けられている。アドレス変換回路6の数は冗長セルアレイ2の数と等しい。」 「【0030】上述のように、不良アドレスが入力されたとき、フューズデータN0,N1,…,Nmと、第1の内部アドレスa0,a1,…,amとのそれぞれの排他的論理和により冗長セルアレイ2を選択する第2の内部アドレスが生成される。図2に示した、この第2の内部アドレスを発生する論理ゲート62の部分は、具体的には例えば、図3に示すように、CMOSトランスファゲートを用いて構成される。即ち、第1の内部アドレスa0,a1,…,amとこれをインバータI32により反転したデータをそれぞれ転送するためのCMOSトランスファゲートT32,T31が、それらの転送出力側を共通にして併設される。」 「【0041】図9は、その様な好ましい実施例によるDRAMを図1に対応させて示す。この実施例では、冗長セルアレイ選択を行うために、外部アドレスに対して識別ビットを1ビット付加した内部アドレスを生成する。具体的には、図9に示すように、内部アドレス切り替え回路7から得られる第1の内部アドレスAIN及び第2の内部アドレスBINに対して、それらの最上位ビットに識別ビットを付加する識別ビット付加回路8を設けている。識別ビット付加回路8では、第1の内部アドレスAIN＜a0:am＞、に対してはdm+1=“0”、第2の内部アドレスBIN＜b0:bm＞に対しては、dm+1=“1”を識別ビットとして、それぞれ最上位ビットに付加する。 【0042】識別ビットdm+1は例えば、図10に示すように、アドレス変換回路6から得られる全識別信号S1,S2,…,SmのNOR論理をとるNORゲートG101により構成することができる。即ち、全識別信号S1,S2,…,Smが“0”の場合、dm+1=1となり、識別信号S1,S2,…,Smのいずれかが“1”の場合に、dm+1=0となる。 【0043】この識別ビットdm+1は、内部アドレスと共にアドレスデコード回路3に入る。アドレスデコード回路3の各デコーダがNANDゲートである場合、図10に示すように、メモリセルアレイ1を選択する全デコーダに共通に識別ビットdm+1を入力し、冗長セルアレイ2を選択する全デコーダには共通に識別ビットdm+1の反転データを入力する。これにより、メモリセルアレイ1側のアクセスと冗長セルアレイ2側のアクセスの一方を選択的に活性にすることができる。 【0044】この実施例の場合、図10から明らかなように、アドレスデコード回路3に入力されるアドレス信号線の本数が先の実施例に比べて、識別ビット分の2本が増えることになる。しかしこの実施例によると、通常メモリセルを選択する第1の内部アドレスAINと、冗長セルを選択する第2の内部アドレスBINとが重複することが許容される。言い換えれば、外部アドレスとしてはメモリセルアレイ1の全メモリセルを選択するに必要な全アドレスを有効として、このメモリセルアレイ1とは無関係に冗長セルアレイ2に対してアドレスを割り当てることができる。」 ここにおいて、「外部アドレスはアドレス入力回路5により取り込まれる。アドレス入力回路5により取り込まれた第1の内部アドレスAINは、」(0017段落)という記載より、「外部アドレス」と「第1の内部アドレスAIN」とは同じアドレス信号であり、また、「第1の内部アドレスa0,a1,…,am」(0030段落)という記載より、「第1の内部アドレスAIN」はmビットであることから、「外部アドレス」もmビットであることは明らかである。 さらに、「この識別ビットdm+1は、内部アドレスと共にアドレスデコード回路3に入る。アドレスデコード回路3の各デコーダがNANDゲートである場合、図10に示すように、メモリセルアレイ1を選択する全デコーダに共通に識別ビットdm+1を入力し、冗長セルアレイ2を選択する全デコーダには共通に識別ビットdm+1の反転データを入力する。これにより、メモリセルアレイ1側のアクセスと冗長セルアレイ2側のアクセスの一方を選択的に活性にすることができる。」(0043段落)という記載より、識別ビットdm+1を付加した内部アドレスにより、メモリセルアレイ1と冗長セルアレイ2の一方が選択的に活性にされていることは明らかである。 以上によれば、引用例には、以下の発明(以下「引用発明」という。)が記載されているものと認められる。 「識別ビットを1ビット付加した第1の内部アドレスAIN及び第2の内部アドレスBINにより一方を選択的に活性にすることができるメモリセルアレイ1と冗長セルアレイ2と、 mビットの外部アドレスはアドレス入力回路5により取り込まれ、前記アドレス入力回路5により取り込まれた前記第1の内部アドレスAINは、分岐されてアドレス変換回路6に入力され、前記アドレス変換回路6は、入力された前記第1の内部アドレスAINが不良アドレスである場合に前記冗長セルアレイ2の選択に用いられる前記第2の内部アドレスBINに変換し、内部アドレス切り替え回路7から得られる前記第1の内部アドレスAIN及び前記第2の内部アドレスBINに対して、それらの最上位ビットに前記識別ビットを付加する識別ビット付加回路8を設けていることを特徴とする半導体記憶装置。」 4.対比 (1)以下に本願発明と引用発明とを対比する。 引用発明の「mビットの外部アドレス」、「メモリセルアレイ1と冗長セルアレイ2」、「半導体記憶装置」は、それぞれ、本願発明の「Nビットの外部アドレス」、「メモリ部」、「半導体集積回路装置」に相当する。 また、引用発明の「アドレス変換回路6」、「内部アドレス切り替え回路7」、「識別ビット付加回路8」は、本願発明の「アドレス変換回路」に相当する。 そして、引用発明の「識別ビットを1ビット付加した第1の内部アドレスAIN及び第2の内部アドレスBIN」は、「アドレス変換回路6」、「内部アドレス切り替え回路7」、「識別ビット付加回路8」によって、「mビットの外部アドレス」(「第1の内部アドレスAIN」)を変換し、「識別ビットを1ビット付加」したアドレスであることから、m+1ビットから構成されていることは明らかである。 よって、引用発明の「識別ビットを1ビット付加した第1の内部アドレスAIN及び第2の内部アドレスBIN」は、本願発明の「Nビットの外部アドレスから変換されたN+1ビットの変換アドレス」に相当する。 さらに、引用例の「外部アドレスとしてはメモリセルアレイ1の全メモリセルを選択するに必要な全アドレスを有効として、このメモリセルアレイ1とは無関係に冗長セルアレイ2に対してアドレスを割り当てることができる。」(0044段落)という記載より、引用発明の「メモリセルアレイ1」は、「Nビットの外部アドレス」の「全アドレス」により「全メモリセル」が選択されるのであるから、引用発明も、本願発明でいう2^(N)個のメモリセル列を有するものと認められる。 したがって、引用発明において、「メモリセルアレイ1」の2^(N)個のメモリセル列と「冗長セルアレイ2」のメモリセル列を合わせたメモリセル列は、本願発明でいう2^(N)個よりも多いM個のメモリセル列を有するものと認められる。 また、引用発明において、「前記アドレス変換回路6は、入力された前記第1の内部アドレスAINが不良アドレスである場合に前記冗長セルアレイ2の選択に用いられる前記第2の内部アドレスBINに変換」することで、「メモリセルアレイ1」の不良アドレスを避けて「冗長セルアレイ2」に置き換えることを行っており、不良アドレスがある場合でも選択されるメモリセル列の数は、「メモリセルアレイ1」が有するメモリセル列の数以下で変化しないことから、「識別ビットを1ビット付加した第1の内部アドレスAIN及び第2の内部アドレスBIN」が選択するメモリセル列の数は、「メモリセルアレイ1」が有する2^(N)個以下である。よって、引用発明の「識別ビットを1ビット付加した第1の内部アドレスAIN及び第2の内部アドレスBIN」は、M個のメモリセル列(「メモリセルアレイ1」と「冗長セルアレイ2」を合わせたメモリセル列)から不良メモリセル列(「不良アドレス」のメモリセル列)を避けて2^(N)個以下のメモリセル列を選択していると認められる。 (2)したがって、本願発明と引用発明とは、 「Nビットの外部アドレスから変換されたN+1ビットの変換アドレスにより選択可能な2^(N)個よりも多いM個のメモリセル列により構成されるメモリ部と、 前記Nビットの外部アドレスを、前記M個のメモリセル列から不良メモリセル列を避けて2^(N)個以下のメモリセル列を選択する前記N+1ビットの変換アドレスに変換するアドレス変換回路と を備えていることを特徴とする半導体集積回路装置。」 である点で一致し、以下の点で相違する。 (相違点1) 本願発明は、「M個のメモリセル列により構成されるメモリセルアレイを有するメモリ部」であるのに対して、引用発明は、本願発明の「M個のメモリセル列」に相当する「メモリセルアレイ1」と「冗長セルアレイ2」を合わせたメモリセル列が「メモリセルアレイ」を構成していることが特定されていない点。 (相違点2) 本願発明は、「アドレス変換回路」が「前記メモリ部を含む半導体チップの外部に配置されている」のに対して、引用発明は、「アドレス変換回路6」、「内部アドレス切り替え回路7」、「識別ビット付加回路8」が前記メモリ部を含む半導体チップの内部に配置されている点。 5.判断 (1)相違点1について 通常のメモリ部と予備のメモリ部とを同一のメモリアレイにて構成することは、例えば、本願の出願前に日本国内において頒布された刊行物である特開昭53-32号公報の「予備モジュールの位置を特定することなく、不良モジュールを任意の良品モジュールに切換えて選択させることができ、しかも、ガロア体の要素をアドレス・コードとして割付けることにより、外部より与えられるアドレス情報に何ら制限を設けないでよいから、きわめて実用的であり、かつ簡単な構成により、製造時の歩留りを向上させることができる。」(第4ページ右上欄第5行?第11行)という記載及び第4図に示されているように、当業者における周知技術である。 したがって、引用発明における「メモリセルアレイ1」と「冗長セルアレイ2」を合わせたメモリセル列に対して、上記周知技術を適用し、本願発明のように「メモリセルアレイ」として構成することは当業者が容易に想到し得た事項である。 (2)相違点2について 半導体集積回路装置を作製する場合に、どのような回路を同一チップ内に集積するのかは当業者が適宜選択し得る設計事項であり、また、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平10-27138号公報には、「プログラマブルなクロスバー202は、あるメモリユニット201における欠陥ロウまたはカラム内のある位置に対応するアドレスを冗長アドレスADDR1?ADDR0に変換し、かつ、新しい冗長アドレスを、その冗長アドレスにおいて未使用の冗長ロウまたはカラムを含んでいる別の選択されたメモリユニット201へと割り当てなおすことを可能にする。」(0055段落)、「メモリユニット201はそれぞれ、例えば、シングルインラインメモリモジュール(SIMM)としてパッケージされたマルチDRAMチップのようなマルチチップデバイスでありうる。」(0050段落)という記載及び図2より、半導体チップ(「メモリユニット201」)の外部にアドレス変換回路(「プログラマブルなクロスバー202」)を設ける技術が示されているように、半導体チップの外部にアドレス変換回路を設けることに特段の困難性はないことからも、引用発明において、「アドレス変換回路6」、「内部アドレス切り替え回路7」、「識別ビット付加回路8」を「前記メモリ部を含む半導体チップの外部に配置」することは、当業者が適宜選択し得る設計事項といえる。 したがって、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。 以上検討したとおり、本願発明は、引用例に記載された発明(引用発明)及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 5.むすび 以上のとおり、本願の請求項1に係る発明(本願発明)は特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2010-03-11 |
| 結審通知日 | 2010-03-16 |
| 審決日 | 2010-04-09 |
| 出願番号 | 特願2000-65522(P2000-65522) |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
相田 義明 高橋 宣博 |
| 発明の名称 | 半導体集積回路装置 |
| 代理人 | 伊丹 勝 |
| 代理人 | 田村 和彦 |