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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G06F |
|---|---|
| 管理番号 | 1220199 |
| 審判番号 | 不服2007-6542 |
| 総通号数 | 129 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2010-09-24 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2007-03-05 |
| 確定日 | 2010-07-13 |
| 事件の表示 | 特願2004-236319「ストローブ信号に対して整合されたクロックを使用するデータ信号受信ラッチ制御」拒絶査定不服審判事件〔平成17年 3月17日出願公開、特開2005- 71354〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成16年8月16日(パリ条約による優先権主張2003年8月27日,米国)を出願日とする出願であって、その後の手続きの経緯は次のとおりである。 拒絶理由通知 平成18年5月23日 意見、手続補正 平成18年11月17日 拒絶査定 平成18年11月30日 拒絶査定謄本送達 平成18年12月4日 審判請求 平成19年3月5日 手続補正 平成19年3月28日 前置報告 平成19年9月7日 審尋 平成21年3月13日 回答 平成21年6月8日 補正却下の決定 平成21年10月21日 当審の拒絶理由通知 平成21年10月21日 意見、手続補正 平成22年1月12日 2.本願発明 本願の請求項1に係る発明は、平成22年1月12日付けの手続補正書により補正された特許請求の範囲の請求項1に記載されたとおりの次の事項により特定されるものである。(以下「本願発明」という。) 「所定期間内にストローブ信号を受け取らなかった場合に、送信装置(110)からのストローブ信号(114)を要求する段階と、 前記ストローブ信号のエッジに対して整合されたクロック信号(354,512)を生成する段階(202,404)と、 前記クロック信号に対して整合された1つ以上のラッチ制御信号(358,612)であって、前記クロック信号に対してそれぞれ所定の時間量だけ遅延している1つ以上のラッチ制御信号を生成する段階(406)と、 前記送信装置から受け取った1つ以上のデータ信号(112)それぞれを、対応する前記1つ以上のラッチ制御信号それぞれによってラッチする段階(204,408)と を有する方法。」 3.引用刊行物 当審の拒絶の理由に引用された、本願優先権主張日前に頒布された刊行物である、国際公開第03/069486号(2003年8月21日公開。以下「刊行物1」と記す。)には、図面と共に以下の事項が記載されている(なお、日本語訳の作成に際しては、パテントファミリーである特表2005-525623号公報を参照した。)。 A.「 In the present embodiment, the memory modules 210 comprise DDR SDRAMs from Micron, such as Micron MT46V64M4 256 Mb DDR SDRAMs. The memory controller 212 controls access to, including data transfers to and from, the memory module 210 , and may perform further functions and operations as well. Data may be exchanged between the memory system 104 and the data source/destination 106 along a set of n data lines according to any appropriate method or technique. In the present embodiment, a conventional data transfer process transfers data by capturing data in a data valid window (DVW) of a data signal. For example, referring to FIG. 3 , in a source synchronous system according to the present embodiment, data is suitably asserted on the data lines upon the crossing of a clock signal (CK) and a complementary clock signal (CK#). 」(3頁末行?4頁10行) A.の訳;「 本実施形態では、メモリモジュール210は、MT46V64M4 256Mb DDRSDRAM等のMicｒｏnのDDR SDRAMを含む。 メモリコントローラ212は、メモリモジュール210へのアクセスを制御し、メモリコントローラ212は、メモリモジュール210におよびそれへのデータ転送装置を含み、そして同様にさらなる機能および動作を実行し得る。データは、任意の適切な方法または技術に従って、n個のデータ線の組に沿って、メモリシステム104とデータソース/デスティネーション106との間で交換され得る。本実施形態では、従来のデータ転送プロセスは、データ信号のデータをデータ有効ウインドウ(DVW)でキャプチャすることによってデータを転送する。例えば、図3を参照すると、本実施形態に係るソース同期システムでは、データは、クロック信号(CK)と相補的クロック信号(CK#)の交差時に、データ線上で適切にアサートされる。」 B.「SUMMARY OF THE INVENTION A memory system and method according to various aspects of the present invention includes a memory and an adaptive timing system for controlling access to the memory. The adaptive timing system captures data in a data valid window (DVW) in a data signal. In one embodiment, the adaptive timing system includes a delay circuit for sampling the data signal at a midpoint of the DVW. The adaptive timing system may also include an identifying circuit for identifying whether the midpoint of the DVW corresponds to an actual midpoint of the DVW and adjusting the delay circuit accordingly.」(2頁11行?18行) B.の訳;「 (発明の要旨) 本発明の種々の局面に係るメモリシステムおよび方法は、メモリおよびメモリへのアクセスを制御するための適応タイミングシステムを含む。この適応タイミングシステムは、データ信号中のデータをデータ有効ウインドウ(DVW)でキャプチャする。一実施形態では、適応タイミングシステムは、DVWの中間点においてデータ信号をサンプリングするための遅延回路を含む。適応タイミングシステムはまた、DVWの中間点がDVWの実際の中間点に対応するかどうかを識別し、かつそれに従って遅延回路を調整するための識別回路を含み得る。」 C.「 Referring to FIG. 4 , in the present embodiment, the adaptive timing system 214 includes a delay circuit 410 , a plurality of latch circuits 412 , and at least one compare circuit 414 . Generally, the delay circuit 410 asserts multiple delay clock signals at different times with respect to a timing signal and/or data signal. The latch circuit 412 receives the timing signal and/or data signal from the data source 106 and delay clock signals from the delay circuit 410 to latch data at the time of the delay clock signal, and provides the latched signal to the compare circuit 414 and the data destination 106 . The compare circuit 414 receives latched signals from the latch circuits 412 sampled at different times, compares the latched signals to identify differences among them, and may adjust the timing of the delay clock signals generated by the delay circuit 410 accordingly. In particular, the delay circuit 410 of the present embodiment asserts multiple signals at different times. The delay circuit 410 may comprise any appropriate system for generating signals at different times, such as a programmable multi-tap delay line. The delays programmed into the taps may correspond to any appropriate intervals and any appropriate DVW 300 size. For example, the delay circuit 410 may comprise a three-tap delay line having a center tap corresponding to the nominal approximate midpoint of the DVW 300 . The other two taps suitably correspond to a setup guardband and a hold guardband, respectively, on either side of the DVW 300 nominal midpoint. The delay circuit 410 also receives an internal clock signal 416 , for example a general free-running memory controller 212 clock signal, that suitably operates at a higher frequency than the data signal to facilitate multiple sampling of the timing and/or data signal in the DVW 300 .」(5頁21行?6頁8行) C.の訳;「 図4を参照すると、本実施形態では、適応タイミングシステム214は、遅延回路410、複数のラッチ回路412、および少なくとも1つの比較回路414を含む。概して、遅延回路410は、タイミング信号および/またはデータ信号に対する異なる時刻において多重遅延クロック信号をアサートする。ラッチ回路412は、遅延クロック信号のその時刻におけるデータをラッチするように、データソース106からタイミング信号および/またはデータ信号、ならびに遅延回路410からの遅延クロック信号を受信し、比較回路414およびデータデスティネーション106へのラッチ信号を供給する。比較回路414は、ラッチ回路412から、異なる時刻でサンプリングされたラッチ信号を受信し、ラッチ信号を比較してその信号間の差異を識別し、そしてそれに従って遅延回路410によって生成された遅延クロック信号のタイミングを調整し得る。 特に、本実施形態の遅延回路410は、異なる時刻で複数の信号をアサートする。…(中略)…この遅延回路410はまた、内部クロック信号416(DVW300におけるタイミングおよび/またはデータ信号の多重サンプリングを容易にするようにデータ信号よりも高い周波数で適切に動作する一般的な自走メモリコントローラ212のクロック信号)を生成する。」 D.「When the various taps of the delay circuit 410 assert their respective delay clock signals, each latch circuit 412 is activated to capture the input data received by the latch circuit 412 when the delay clock signal is asserted. Thus, each latch circuit 412 captures data received from the data source 106 at different times, such as the midpoint and the leading and trailing edges 310 , 312 of the timing and/or data signal. 」(6頁30行?7頁2行) D.の 訳;「 遅延回路410の種々のタップが各遅延クロック信号をアサートする場合、各ラッチ回路412は、遅延クロック信号がアサートされる場合にラッチ回路によって受信される入力データをキャプチャするようにアクティブ化される。従って、各ラッチ回路412は、タイミングおよび/またはデータ信号の中間点ならびに立ち上がりエッジおよび立ち下がりエッジ310、312の等の、データソース106から受信されたデータを異なる時刻でキャプチャする。」 E.「The memory system 104 may initially calibrate the adaptive timing system 214 . Calibration provides initial values for the nominal midpoint and leading and trailing edges 310 , 312 . The initial values may be provided in any appropriate manner, such as by using preselected default values or testing for DVW 300 information. For example, referring to FIG. 5 , for a calibration process of the present embodiment, the memory controller 212 initially requests a known timing signal from the relevant memory module 210 (step 510 ). The timing signal may be any suitable signal, such as a predetermined timing signal, a conventional strobe signal, a WRITE and READ operation to generate a known signal, or the data signal itself. In one embodiment, the timing signal is a toggling signal alternating between binary high and low signals. When the timing signal is asserted, the memory controller 212 samples the timing signal at several points in the timing signal (step 512 ), for example using the adaptive timing circuit. In the present embodiment, the memory controller suitably samples the timing signal over several points within one or more cycles of the timing signal to conduct a sweep of the timing signal. The samples may then be analyzed to identify the approximate leading and trailing edges 310 , 312 of the signal#s DVW 300 (steps 514 , 516 ) and calculate the approximate midpoint relative to the free-running clock (step 518 ). For example, the memory controller 212 may identify a first and a last sample following a data strobe that achieve a threshold value known to be in the timing signal. The delay circuit 410 is then suitably programmed to place the center tap delay at the approximate midpoint of the DVW 300 and the outer taps near the approximate leading and trailing edges 310 , 312 (step 520 ). The memory system 104 may then proceed with normal operation, using the center tap as the latch circuit signal to capture data. The calibration process may be repeated at any time, such as at periodic intervals. 」(8頁9行?32行) E.の訳;「 メモリシステム104は、適応タイミングシステム214を最初に較正し得る。較正は、名目上の中間点ならびに立ち上がりおよび立下りエッジ310、312のための初期値を提供する。この初期値は、例えば、予め選択されたデフォルト値を使用することまたはDVW300情報をテストすることによって、任意の適切な態様で提供され得る。例えば、図5を参照すると、本発明の較正プロセスに対して、メモリコントローラ212は、関連したメモリモジュール210から既知のタイミング信号を最初に要求する(ステップ510)。タイミング信号は、所定のタイミング信号、従来のストローブ信号、既知の信号を生成させるWRITEおよびREAD動作、またはデータ信号自体等の任意の適応可能な信号であり得る。一実施形態では、タイミング信号は、バイナリハイとロウ信号との間で交互に変化するトグル信号である。 タイミング信号がアサートされる場合、メモリコントローラ212は、例えば、適応タイミング回路を用いて、タイミング信号中のいくつかの点においてタイミング信号をサンプリングする(ステップ512)。本実施形態では、メモリコントローラは、タイミング信号の掃引を導くように、タイミング信号の1以上のサイクル内部のいくつかの点にわたって、タイミング信号を適切にサンプリングする。次いで、このサンプルは、その信号のDVW300の近似的な立ち上がりエッジおよび立ち下がりエッジ310、312を識別するように解析され得(ステップ514、516)、自走クロックに対して近似的な中間点を計算する(ステップ518)。例えば、メモリコントローラ212は、タイミング信号中に存在することがわかっている閾値に達する、後の第1および最後のサンプルを識別し得る。次いで、遅延回路410は、DVW300の近似的な中間点に、ならびに近似的な立ち上がりおよび立ち下がりエッジ310、312付近の中心タップ遅延を配置させるように適切にプログラムされる(ステップ520)。次いで、メモリシステム104は、データをキャプチャするように、ラッチ回路信号として中心タップを用いて通常動作と共に進め得る。…(中略)…」 F.「After the memory system 104 has been calibrated, the system may be adjusted at any desired time. While the memory system 104 operates, the adaptive timing system 214 may check the DVW 300 to determine whether the midpoint of the DVW 300 has drifted. The adaptive timing system 214 may check the DVW 300 at any time, for example continuously, at periodic intervals, or upon expiration of a timer. Further, the adaptive timing system 214 may adjust the nominal midpoint and leading and trailing edges 310 , 312 in the event of drift. If the memory controller 212 operates with multiple memory modules 210 or sections, the adaptive timing system 214 may perform an adjustment process for each memory module 210 A, B or section of memory. For example, as the memory module 210 heats up, the DVW 300 may move. The memory system 104 may be configured to occasionally check the DVW 300 , such as in accordance with a thermal and/or voltage time constant of the system. For example, the memory controller 212 may provide a CALIBRATE command to the memory to request the timing signal at regular intervals no longer than the thermal and/or voltage time constant. In another embodiment, the memory controller 212 may include a time constant timer to trigger the adjustment process. If the memory controller 212 reads a toggling pattern (such as using the data signal) in normal operation sufficient to verify the characteristics of the DVW 300 , the time constant timer may be reset. If the time constant timer expires, the adjustment process may then be initiated. Thus, the adaptive timing system 214 may continuously sample the strobes on READ operations and update the delay circuit 410 opportunistically when no READ operations are occurring. Consequently, the full adjustment process is performed only when a sufficient pattern has not been received and the time constant timer has expired. Referring to FIG. 6 , the memory controller 212 of the present embodiment performs a timing adjustment process by receiving the timing signal, which may be any appropriate signal for identifying shifts in the DVW 300 , such as a predetermined signal generated by the memory module 210 , the conventional strobe signal, or the data signal itself . When the timing signal is received, the delay circuit 410 taps generate signals that cause the latch circuits 412 to capture the signal at various times (step 610 ), such as at the nominal leading and trailing edges 310 , 312 and midpoint. The output signals from the latch circuits 412 are provided to the compare circuits 414 that compare the various signals to determine whether the leading and/or trailing edges 310 , 312 of the data signal have shifted. For example, the compare circuit 414 A may compare the leading edge 310 data to the midpoint (step 612 ). If the data are the same (step 614 ), then the nominal leading edge 310 is still within the DVW 300 , and no adjustment is necessary. If the data are not the same, then the DVW 300 has moved. Accordingly, the nominal leading and trailing edges 310 , 312 and midpoint may be increased a selected amount (step 616 ) or according to any selected criteria or algorithm. Similarly, the compare circuit 414 B may compare the trailing edge 312 data to the midpoint data (step 618 ). If the data are the same (step 620 ), then the nominal trailing edge 312 is still within the DVW 300 , and no adjustment is necessary. If the data are not the same, then the DVW 300 has moved. Accordingly, the nominal leading and trailing edges 310 , 312 and midpoint may be decreased a selected amount (step 622 ) or according to any selected criteria or algorithm. Thus, the delay circuit 410 is suitably programmed to shift the various delays associated with the taps so that the center tap is repositioned to an adjusted midpoint and adjusted leading and trailing edges 310 , 312 . 」(9頁1行?10頁13行) F.の訳;「 メモリシステム104が較正された後、システムは、任意の所望の時間で調整され得る。メモリシステム104が動作する間、適応タイミングシステム214は、DVW300がドリフトされたかどうかを決定するために、DVW300をチェックし得る。適応タイミングシステム214は、例えば、連続的に、周期的な間隔で、またはタイマーの終了に応じて任意の時間でDVW300をチェックし得る。さらに、適応タイミングシステム214は、ドリフトの結果、近似的な中間点、ならびに近似的な立ち上がりおよび立ち下がりエッジ310、312を調整し得る。メモリコントローラ212が、各メモリモジュール210A、Bまたはメモリのセクションのための調整プロセスを実行し得る。 例えば、メモリモジュール210が昇温した場合、DVW300が移動し得る。メモリシステム104が、例えば、システムの熱および/または電圧時定数に従って、DVW300を時折チェックするように構成され得る。例えば、メモリコントローラ212は、熱および/または電圧時定数よりも短い規則的間隔でタイミング信号をリクエストするようにメモリにCALIBRATEコマンドを供給し得る。別の実施形態では、メモリコントローラ212は、DVW300の特性を確認するのに十分な通常動作でトグルパターン(データ信号を用いること等)を読み出す場合、その時定数を有するタイマーがリセットされ得る。時定数を有するタイマーが終了する場合、調整プロセスが初期化され得る。従って、適応タイミングシステム214は連続的にREAD動作に対してストローブをサンプリングし、READ動作が発生しない場合、便宜的に遅延回路410を更新する。その結果、十分なパターンが受信されず、時定数を有するタイマーが終了する場合に限り、全調整プロセスが実行される。 図6を参照すると、本実施形態のメモリコントローラ212は、タイミング信号を受信することによってタイミング調整プロセスを実行し、この信号は、メモリモジュール210によって発生された所定の信号、従来のストローブ信号、またはデータ信号自体等のDVW300内のシフトを識別するための任意の適切な信号であり得る。タイミング信号が受信される場合、遅延回路410タップは、ラッチ回路412に種々の時間(名目上の立ち上がりおよび立ち下がりエッジ310、312、ならびに中間点)で信号をキャプチャさせる信号を発生させる(ステップ610)。ラッチ回路412からの出力信号が、データ信号の立ち上がりおよび立ち下がりエッジ310、312がシフトされるかどうか決定するために種々の信号を比較する比較回路414に供給される。例えば、比較回路414Aは、立ち上がりエッジ310のデータを中間点と比較し得る(ステップ612)。データが同じである場合(ステップ614)、依然として名目上の立ち上がりエッジ310はDVW300内部にあり、調整は必要ない。データが同じでない場合、DVW300が移動する。従って、名目上の立ち上がりおよび立ち下がりエッジ310、312および中間点が、選択された量(ステップ616)だけまたは任意の選択された基準またはアルゴリズムに従って増加され得る。 同様に、比較回路414Bは、立ち下がりエッジ312のデータを中間点データと比較し得る(ステップ618)。データが同じ場合(ステップ620)、名目上の立ち下がりエッジ312は依然としてDVW300内部にあり、調整は必要ない。データが同じでない場合、DVW300が移動される。従って、名目上の立ち上がりおよび立ち下がりエッジ310、312および中間点が、選択された量(ステップ622)だけまたは任意の選択された基準またはアルゴリズムに従って減少され得る。従って、遅延回路410は、タップに関連した種々の遅延をシフトさせるように適切にプログラムされ、その結果中心タップは、調整された中間点および調整された立ち上がりおよび立ち下がりエッジ310、312に再配置される。」 (A)A.によれば、メモリモジュール(送信装置に相当)がマイクロンのDDR SDRAMであり、データは、n個のデータ線の組に沿って、メモリシステムとメモリモジュール(データソース/デスティネーション)との間で交換され、データは、クロック信号(CK)と相補的クロック信号(CK#)の交差時に、データ線上で適切にアサートされる旨記載されている。前記DDR(ダブルデータレート)SDRAMにおいて、1つ以上のデータ信号それぞれがDDR SDRAMから線上に出力されることは技術的常識(必要なら、WO01/16957;2001年3月8日国際公開、パテントファミリー;特表2003-508872号のマイクロンのDDR SDRAMにおける、図4、図6?図7のデータ信号DQ、データストローブ信号DQSとバースト長8を参照。)である。 (B)E.によれば、メモリコントローラ212は、関連したメモリモジュール210から既知のタイミング信号(例えば従来のストローブ信号)を最初に要求する。F.によれば、メモリコントローラ(の適応タイミングシステム214)は、任意の所望の時間で調整され得て、例えば、連続的に、周期的な間隔で、またはタイマーの終了に応じて任意の時間でDVW(データ有効ウインドウ。以下、「DVW」と略す。)をチェックし得て、例えば、DVWの時折チェックでは、メモリコントローラは、熱および/または電圧時定数よりも短い規則的間隔でタイミング信号をリクエストする旨記載されている。また、別の実施形態では、メモリコントローラは、DVWの特性を確認するのに十分な通常動作でトグルパターン(データ信号を用いること等)を読み出す場合、その時定数を有するタイマーがリセットされ、時定数を有するタイマーが終了する場合、調整プロセスが初期化され得ること、適応タイミングシステムは連続的にREAD動作に対してストローブをサンプリングし、READ動作が発生しない場合、便宜的に遅延回路410を更新し、十分なパターンが受信されず、時定数を有するタイマーが終了する場合に限り、全調整プロセスが実行される旨記載されている。 これらによれば、メモリコントローラ(適応タイミングシステムを含む。)は、タイマーの終了に応じて任意の時間にタイミング信号(ストローブ信号)をリクエストすることができ、タイマーが終了する場合、調整プロセスは初期化されることができることから、タイマーが終了する場合に全調整プロセスが実行される段階でタイミング信号(ストローブ信号)をリクエストすることができると認められる。 したがって、メモリコントローラ(適応タイミングシステム)は、連続的にREAD動作に対してストローブをサンプリングし、READ動作が発生しないで、時定数を有するタイマーが終了する場合にメモリモジュール(DDR SDRAM)からタイミング信号(ストローブ信号)をリクエストする段階を含む全調整プロセスが示されている。 (C)E.によれば、較正は、名目上の中間点ならびに立ち上がりおよび立下りエッジ310、312に初期値(予め選択されたデフォルト値、DVW情報のテスト)が提供され、DVW情報のテストに、タイミング信号(ストローブ信号)を用いる場合、タイミング信号(ストローブ信号)の1以上のサイクル内部のいくつかの点にわたって、タイミング信号(ストローブ信号)を適切にサンプリングし、このサンプルは、タイミング信号(ストローブ信号)のDVWの近似的な立ち上がりエッジおよび立ち下がりエッジ310、312を識別するように解析され(ステップ514、516)、自走クロックに対して近似的な中間点を計算し(ステップ518)、遅延回路410は、DVWの近似的な中間点、近似的な立ち上がりおよび立ち下がりエッジ310、312付近の中心タップ遅延を配置させる。この配置された中心タップ遅延を受ける信号は、B.の記載によれば、内部クロック信号416を遅延させた遅延回路410からの遅延クロック信号である(図4参照)ことが読み取れる。 これらによれば、タイミング信号(ストローブ信号)のDVWの近似的な立ち上がりエッジおよび立ち下がりエッジ310、312を識別するように解析し、自走クロックに対して近似的な中間点として計算された中心タップ遅延を受けた遅延クロック信号を生成する段階が示されている。 (D)遅延回路410の出力である遅延クロック信号は、B.によれば、タイミング信号及び/又はデータ信号に対して、内部クロック信号416を遅延させた信号であり(図4参照)、ラッチ回路412に入力される。C.によれば、各ラッチ回路412は、遅延クロック信号がアサートされる場合にラッチ回路をアクティブ化して受信される入力データをキャプチャすることから、前記遅延クロック信号は、ラッチ回路に受信される入力データをキャプチャするためのラッチ制御信号とみれる。 (E)A.B.C.E.F.によれば、遅延クロック信号を使用して関連するメモリモジュール(DDR SDRAM)からn個の線上で受け取った(ダブルデータレートの)少なくとも1つのデータ信号それぞれを、対応する少なくとも1つの遅延クロック信号(ラッチ制御信号)それぞれによってラッチする段階が読み取れる。 (A)?(E)をふまえると、刊行物1には、適応タイミングシステムにおける次の方法の発明(以下「刊行物1の発明」という。)が示されている。 メモリコントローラ(適応タイミングシステムを含む。)は、連続的にREAD動作に対してストローブをサンプリングし、READ動作が発生しないで、時定数を有するタイマーが終了する場合にメモリモジュール(DDR SDRAM)からタイミング信号(ストローブ信号)をリクエストする段階と、 タイミング信号(ストローブ信号)のDVWの近似的な立ち上がりエッジおよび立ち下がりエッジを識別するように解析し、自走クロックに対して近似的な中間点として計算された中心タップ遅延を受けた遅延クロック信号を生成する段階と、 ラッチ回路に受信される入力データをキャプチャするためのラッチ制御信号を生成する段階と、 遅延クロック信号を使用して関連するDDR SDRAMメモリモジュールからn個の線上で受け取った(ダブルデータレートの)少なくとも1つのデータ信号それぞれを、対応する少なくとも1つの遅延クロック信号(ラッチ制御信号)それぞれによってラッチする段階と を有する方法。 (3)対比 (3.1)刊行物1の発明の「連続的にREAD動作に対してストローブをサンプリングし、READ動作が発生しないで、時定数を有するタイマーが終了する場合」は、ストローブ信号を受け取れない等の原因でREAD動作ができないことは当然であるから、前記READ動作が発生しない場合にはストローブ信号を受け取らない場合が含まれると解される。また、刊行物1の発明のタイマーが終了する「時定数(内)」は本願発明の「所定の期間内」に相当する。これらをふまえると、刊行物1の発明の、「連続的にREAD動作に対してストローブをサンプリングし、READ動作が発生しないで、時定数を有するタイマーが終了する場合にメモリモジュール(DDR SDRAM)からタイミング信号(ストローブ信号)をリクエストする段階」と、本願発明の「所定期間内にストローブ信号を受け取らなかった場合に、送信装置(110)からのストローブ信号(114)を要求する段階」と実質的な差異はない。 (3.2)刊行物1の発明の「タイミング信号(ストローブ信号)のDVWの近似的な立ち上がりエッジおよび立ち下がりエッジを識別するように解析し、自走クロックに対して近似的な中間点として計算された中心タップ遅延を受けた遅延クロック信号を生成する段階」と、「ストローブ信号のエッジに対して整合されたクロック信号(354,512)を生成する段階」と実質的な差異はない。 (3.3)刊行物1の発明の「ラッチ回路に受信される入力データをキャプチャするためのラッチ制御信号を生成する段階」は、「クロック信号に対して整合された1つ以上のラッチ制御信号(358,612)であって、前記クロック信号に対してそれぞれ所定の時間量だけ遅延している」とまでは言えないまでも、ラッチ制御信号は少なくとも1つのラッチ制御信号を生成する段階であり、一方、本願発明の「クロック信号に対して整合された1つ以上のラッチ制御信号(358,612)であって、前記クロック信号に対してそれぞれ所定の時間量だけ遅延している1つ以上のラッチ制御信号を生成する段階」も、上位概念では「1つ以上のラッチ制御信号を生成する段階」であるから、両発明は、この点で共通する。 (3.4)刊行物1の発明の「遅延クロック信号を使用して関連するDDR SDRAMメモリモジュールからn個の線上で受け取った(ダブルデータレートの)少なくとも1つのデータ信号それぞれを、対応する少なくとも1つの遅延クロック信号(ラッチ制御信号)それぞれによってラッチする段階」と本願発明の「送信装置から受け取った1つ以上のデータ信号(112)それぞれを、対応する前記1つ以上のラッチ制御信号それぞれによってラッチする段階」と実質的な差異はない。 以上の対比によれば、本願発明と刊行物1の発明とは、次の事項を有する点で一致し、そして、次の点で差異が認められる。 〈一致点〉 所定期間内にストローブ信号を受け取らなかった場合に、送信装置(110)からのストローブ信号(114)を要求する段階と、 前記ストローブ信号のエッジに対して整合されたクロック信号(354,512)を生成する段階(202,404)と、 1つ以上のラッチ制御信号を生成する段階(406)と、 前記送信装置から受け取った1つ以上のデータ信号(112)それぞれを、対応する前記1つ以上のラッチ制御信号それぞれによってラッチする段階(204,408)と を有する方法。 〈相違点〉1つ以上のラッチ制御信号が、本願発明は、「クロック信号に対して整合された1つ以上のラッチ制御信号(358,612)であって、前記クロック信号に対してそれぞれ所定の時間量だけ遅延している」のに対し、刊行物1の発明は、そのような記載がない点。 (4)当審判断 DDR SDRAMメモリモジュールのメモリコントローラにおいて、そのラッチ制御信号を、クロック信号に対して整合された1つ以上のラッチ制御信号であって、前記クロック信号に対してそれぞれ所定の時間量だけ遅延している1つ以上のラッチ制御信号とすることは、本願優先権主張日前周知の技術にすぎない。例えば、特開2002-74955号には図面とともに次の記載がある。 「【0001】 【発明の分野】この発明は、一般的に、集積回路メモリ装置の分野に関する。特に、この発明はタイムスキューしたシングルデータレート(「SDR」)およびダブルデータレート(「DDR」)同期式ダイナミックランダムアクセスメモリ(「SDRAM」)集積回路(「IC」)メモリ装置または埋込型DRAMを組入れた他の装置の同期式再調整技法に関する。」 「【0006】クロック-データ間のストローブ遅延が大きいとき、いつデータがシステムクロックに対して有効であるのかが不確定のため、出力データを捕捉してデータをシステムクロックに再同期するのは難しい。ここで開示される説明は、多数の同期化レジスタにスキューした出力データを連続して捕捉し、続いて同期化レジスタ内のデータが有効であるとわかっている特定のクロックで、同期化レジスタから連続してデータを出力することにより、スキューした出力データをクロックと「厳密に」同期した状態に戻すように再同期することにより、この問題を解決する。」 「【0016】動作においては、回路10は、集積回路メモリ装置または埋込メモリからの動力線30上の出力データをシステムクロック信号(「CLK」)に同期化するように動作する。QS制御回路12は、線16上の遅延した「読出」信号および線14上のメモリQS出力クロックストローブ信号に応答して、A、B、CおよびDの出力QSクロックシーケンスを発生させるように動作する。シーケンシャルマルチプレクサ回路24は線16上の遅延した読出信号および線28上のマスタクロック信号に応答してA、B、CおよびDからデータを選択する。任意であるが、線16上の信号はQS制御回路12とシーケンシャルマルチプレクサ回路24の動作を調整するために使用されてもよい。この実施例では、1GHｚレートのDDRデータは線28上のCLK信号に同期化され、さらに500MHｚクロック信号の各遷移(立上がりおよび立下がり)において線30上に出力される。ここで使われる、「偶数」および「奇数」の指定はそれぞれDDRデータシーケンスの中の第1および第2のデータに関連する。」 「【0033】加えて図7においては、この発明の実施例の特定の実現化例に従った同期化レジスタクロック回路130の詳細な概略図が示される。回路130は、入力線132上のデータストローブバー(「QSB」)信号を受取り、それぞれ出力線134、136上にQSCLKBおよびQSCLK信号を与える。回路130は偶数個のインバータ138_(0)からインバータ138_(5)を含み、それは定められた量だけ線132上の信号QSBを遅延させるように働く。インバータ138_(4)の出力において奇数個の反転の出力をとると、出力線136において遅延し反転した信号が得られ、インバータ138_(5)の出力において偶数個の反転を利用すると、出力線134においてやや長く遅延し、非反転した信号が得られる。 【0034】加えて図8においては、この発明の実施例の特定の実現化例に従ったトグルフリップフロップ回路150の詳細な概略図が示される。回路150は、それぞれ入力線152および154上でQSCLKおよび相補なQSCLKB信号を受取り、それぞれ出力線156および158上にQS0＜EVEN＞および相補なQS1＜ODD＞信号を与える。」 「【0040】加えて、図9においては、この発明の実施例の特定の実現例に従った、同期化レジスタ(「SREG」)回路200の詳細な概略図が示される。」 前記図1、図3のQストローブ(「QS」)制御(「CTL」)回路12は、図7の同期化レジスタクロック回路130と図8のトグルフリップフロップ回路150から成る構成が対応し、この同期化レジスタクロック回路130(図7)の出力がトグルフリップフロップ回路150(図8)に入力され、このトグルフリップフロップ回路150(図8)の出力(即ち、QS CTL回路12の出力)であるQS0＜EVEN＞、QS1＜ODD＞が図1の同期レジスタ(SREG)18AないしDに、あるいは図3の同期レジスタ(SREG)18A及び18Bに、その制御信号として供給される。図2の実施例ではQS CTL回路12が図6のクロック選択回路を含むQS CTL QSPHASE回路12である回路が示され、この出力としてQS0＜EVEN/ODD＞、QS1＜EVEN/ODD＞が同期レジスタ18A、Bに制御信号として供給される。図7の同期化レジスタクロック回路130においてデータストローブバー信号QSBを受け取り定められた量だけ遅延されて出力されるQSCLK及び相補なQSCLKB信号は「ストローブ信号のエッジに対して整合されたクロック信号」に相当し、この図7の回路の出力QSCLK及び相補なQSCLKB信号を受取り、図8のトグルフリップフロップ回路から出力されて同期レジスタ回路に供給されるQS0＜EVEN＞および相補なQS1＜ODD＞信号、ないし、前記QS0＜EVEN/ODD＞、QS1＜EVEN/ODD＞信号は、「前記クロック信号に対してそれぞれ所定の時間量だけ遅延している1つ以上の信号」に相当し、これらの信号が供給されQ＜MEMORY OUT＞(図1?図3参照)が入力される同期レジスタ(SREG)18A、18Bの各々は、その内部構成を示す図9から明らかなように、それぞれ入力されたQ＜MEMORY OUT＞というデータを、それぞれQS0＜EVEN＞或いはQS1＜ODD＞という与えられた制御信号でラッチする回路であるから、ラッチ制御信号を「前記クロック信号に対して整合された1つ以上のラッチ制御信号であって、前記クロック信号に対してそれぞれ所定の時間量だけ遅延している1つ以上のラッチ制御信号」とする手法を読み取ることができ、このような手法は周知の技術である。 刊行物1の発明において、1つ以上のラッチ制御信号を、「クロック信号に対して整合された1つ以上のラッチ制御信号(358,612)であって、前記クロック信号に対してそれぞれ所定の時間量だけ遅延している」ものとすることは、前記周知の技術を参酌することにより当業者が容易になし得たことである。 しかも、それによって奏される効果も格別顕著なものではなく、刊行物1に記載された発明及び前記周知の技術より当業者が当然予想し得る範囲内のものと認められる。 5.むすび 以上のとおり、本願発明は、刊行物1に記載された発明及び周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2010-02-18 |
| 結審通知日 | 2010-02-19 |
| 審決日 | 2010-03-03 |
| 出願番号 | 特願2004-236319(P2004-236319) |
| 審決分類 |
P
1
8・
121-
WZ
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 多賀 実 |
| 特許庁審判長 |
山崎 達也 |
| 特許庁審判官 |
久保 光宏 冨吉 伸弥 |
| 発明の名称 | ストローブ信号に対して整合されたクロックを使用するデータ信号受信ラッチ制御 |
| 代理人 | 特許業務法人アイ・ピー・エス |