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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1221156 |
| 審判番号 | 不服2007-32676 |
| 総通号数 | 129 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2010-09-24 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2007-12-03 |
| 確定日 | 2010-08-04 |
| 事件の表示 | 特願2003- 28823「ユニ・トランジスタランダムアクセスメモリ装置及びそれの制御方法」拒絶査定不服審判事件〔平成15年 8月29日出願公開、特開2003-242776〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成15年2月5日(パリ条約による優先権主張2002年2月7日、大韓民国)に出願した特願2003-28823号であって、平成19年6月27日付けで手続補正がなされ、同年8月31日付けで拒絶査定がなされ、これに対して同年12月3日に審判の請求がなされたものである。 2.本願発明 平成19年6月27日に提出された手続補正書の特許請求の範囲の記載によれば、本願の請求項1に係る発明(以下「本願発明」という。)は、次のとおりである。 「【請求項1】 擬似スタティックランダムアクセスメモリ装置の動作を制御する方法において、 第1セルトラジスタに連結された第1ビットラインと第2セルトランジスタに連結された第2ビットラインを第1電圧に充電する段階と、 前記第1セルトランジスタと前記第2セルトランジスタに共通連結されたワードラインを活性化させる段階と、 前記第1ビットライン上の電圧と前記第2ビットライン上の電圧との間の差を感知増幅する段階と、 前記第1及び第2ビットラインのうちいずれか一つの電圧が前記第1電圧より低い第2電圧に到達する時に、前記活性化されたワードラインを非活性化させる段階とを含むことを特徴とする擬似SRAM装置の動作制御方法。」 3.引用刊行物に記載された発明 本願の優先権主張の日前に日本国内において頒布され、原査定の拒絶の理由において引用された刊行物である特開2002-15565号公報(以下「引用例」という。)には、図2、図3、図9及び図19とともに、次の記載がある。 なお、以下の検討において、各引用箇所の下線は当審で付した。 「【0001】 【発明の属する技術分野】この発明は、半導体記憶装置に関し、特に、キャパシタに情報を記憶するダイナミック型半導体記憶装置に関する。より特定的には、システムLSI(大規模集積回路)との混載に適した低電源電圧で動作するダイナミック型半導体記憶装置に関する。 【0002】 【従来の技術】メモリおよびロジックが混載されるシステムLSIにおいて大記憶容量のメモリを実現するためにはダイナミック・ランダム・アクセス・メモリ(DRAM)を使用する方法が一般的である。DRAMは、メモリセルが、1個のキャパシタと1個のトランジスタとで構成されており、その占有面積は小さく、またビット単価も安く、小占有面積かつ大記憶容量のメモリを実現することができる。」 「【0069】図2においてメモリセルユニットMUは、第1および第2の記憶素子1および2を含む。記憶素子1および2の各々は、メモリセルキャパシタCｓと、NチャネルMOSトランジスタで構成されるアクセストランジスタMTを含む。記憶素子1においてアクセストランジスタMTのキャパシタコンタクトは、ストレージノードSNに結合され、ビット線コンタクトがビット線BLに接続される。記憶素子2において、アクセストランジスタMTのキャパシタコンタクトは、ストレージノード/SNに結合され、またビット線コンタクトがビット線/BLに接続される。これらのメモリセルキャパシタCｓのストレージノードSNおよび/SNに対向する電極(セルプレート電極)には、セルプレート電圧Vcｐが与えられる。このセルプレート電圧Vcｐは、中間電圧Vccｓ/2である。」 「【0074】メモリセルユニットMUに対してはワード線WLaおよびWLbが配設される。第1の記憶素子1のアクセストランジスタMTがワード線WLaに接続され、第2の記憶素子2のアクセストランジスタMTがワード線WLbに接続される。次に、図2に示す構成の動作について図3および図4を参照して説明する。 【0075】まず、図3を参照して、ストレージノードSNにHデータが格納されているときのセンス動作について図3を参照して説明する。スタンバイ状態時においては、ワード線WLaおよびWLbはともにLレベル(接地電圧レベル)であり、第1および第2の記憶素子1および2のアクセストランジスタMTは、ともにオフ状態にある。また、センスアンプ活性化信号SAEもLレベルの非活性状態にあり、センス活性化トランジスタMT3はオフ状態にある。 【0076】一方、ビット線イコライズ指示信号BLEQは、高電圧Vｐｐレベルであり、ビット線プリチャージ/イコライズ回路6が活性化され、MOSトランジスタNT4およびNT5を介して、センス電源電圧Vccｓが、これらのMOSトランジスタNT4およびNT5のしきい値電圧の損失を伴うことなく、ビット線BLおよび/BLに伝達される。 【0077】行選択を行なうためのアクティブサイクルが始まると、まずビット線イコライズ指示信号BLEQが、高電圧Vｐｐレベルから接地電圧レベルに低下する。これにより、ビット線プリチャージ/イコライズ回路6が非活性化され、ビット線BLおよび/BLがともに、センス電源電圧Vccレベルでフローティング状態となる。 【0078】次いで図示しないアドレス信号に従って行選択動作が行なわれ、ワード線WLaおよびWLbがともに選択状態へ駆動され、これらのワード線WLaおよびWLbの電圧が、高電圧Vｐｐレベルとなる。ワード線WLaおよびWLbの電圧レベルが上昇すると、記憶素子1および2において、アクセストランジスタMTが導通し、ストレージノードSNおよび/SNが、ビット線BLおよび/BLにそれぞれ結合される。ストレージノードSNにはHデータが格納されており、ストレージノード/SNには、Lデータが格納されている。ストレージノードSNは、センス電源電圧Vccレベルに保持されていたため、アクセストランジスタMTが導通してもその電圧レベルは変化せず、電源電圧Vccｓレベルを維持し、ビット線BLもセンス電源電圧Vccｓレベルを維持する。一方、ビット線/BLは、ストレージノード/SNのLレベルデータにより、その電圧レベルが低下する。このビット線/BLの電圧V(/BL)は次式で表わされる。 【0079】V(/BL)=(1-1/(1+Cb/Cｓ))・Vccｓビット線BLおよび/BLの電圧差が大きくなると、所定のタイミングでセンスアンプ活性化信号SAEが、活性化されてセンス電源電圧Vccｓレベルに立上がり、センス活性化トランジスタNT3が導通する。センスアンプ4においてMOSトランジスタNT1およびNT2により、ビット線/BLの電圧レベルが、接地電圧レベルに放電される。このセンスアンプ4においては、ビット線BLの電圧レベルは、MOSトランジスタPT1およびPT2により、センス電源電圧Vccｓレベルに保持される(ビット線/BLの電圧レベルの低下により、MOSトランジスタPT1のゲート電圧が低下し、ビット線BLが、センス電源ノード4aに結合される。」 「【0107】図9は、行選択回路の構成の一例を示す図である。図9においては、対をなすワード線WLaおよびWLbに対する行選択回路8を代表的に示す。ワード線WLaおよびWLbは、共通に、この行選択回路8からのワード線選択信号を受ける。これらのワード線WLaおよびWLbは、たとえば配線により相互接続されて、この行選択回路8からの行選択信号を受ける。」 「【0142】図19(A)は、Lポートへの連続アクセス時の動作を示す信号波形図である。図19(A)に示すように、スタンバイ状態時においては、Lポートビット線イコライズ指示信号BLEQLが、高電圧Vｐｐレベルであり、Lポートビット線プリチャージ/イコライズ回路6lにより、ビット線BLLおよび/BLLは、センス電源電圧Vccｓレベルにプリチャージされる。アクティブサイクルが始まると、まずLポートビット線イコライズ指示信号BLEQLがLレベルに立下がる。続いて、行選択動作が行なわれ、まずLポートワード線WL0が選択状態へ駆動される。図19(A)においては、ストレージノードSN0にHデータが格納され、ストレージノード/SN0に、Lデータが格納されている状態での読出波形を示す。このLポートワード線WLL0が電圧レベルがセンス電源電圧Vccｓ(+アクセストランジスタのしきい値電圧)以上となると、LポートアクセストランジスタTQ0およびTQ2ともにオン状態となり、ビット線BLLおよび/BLLに記憶素子の記憶データが伝達される。この場合においても、ビット線BLLおよび/BLLには、2・ΔVの読出電圧が現われる。この後、Lポートセンスアンプ活性化信号SOLを活性化して、Lポートセンスアンプ回路3lを活性化し、ビット線BLLおよび/BLLの電圧を差動増幅する。このセンス動作により、ビット線BLLは、センス電源電圧Vccｓレベルを維持し、一方、ビット線/BLLは、接地電圧レベルにまで放電される。 【0143】このワード線WL0へのアクセスが完了すると、Lポートワード線WL0が、非選択状態へ駆動される。続いて、Lポートセンスアンプ活性化信号SOLも非活性化され、電源電圧Vccｓレベルが接地電圧レベルに低下する。」 ここにおいて、0142段落及び0143段落における「ビット線BLL」、「ビット線/BLL」、「ワード線WL0」は、0069段落等における「ビット線BL」、「ビット線/BL」、「ワード線WLa」及び「ワード線WLb」に、それぞれ、相当することは明らかである。 以上によれば、引用例には、以下の発明(以下「引用発明」という。)が記載されているものと認められる。 「ダイナミック・ランダム・アクセス・メモリ(DRAM)の動作を制御する方法において、 記憶素子1においてアクセストランジスタMTはビット線BLに接続され、記憶素子2においてアクセストランジスタMTはビット線/BLに接続されており、センス電源電圧Vccｓが前記ビット線BLおよび/BLに伝達され、 前記記憶素子1の前記アクセストランジスタMTがワード線WLaに接続され、前記記憶素子2の前記アクセストランジスタMTがワード線WLbに接続され、前記ワード線WLaおよびWLbは配線により相互接続されており、前記ワード線WLaおよびWLbがともに選択状態へ駆動され、 前記ビット線BLおよび/BLの電圧差が大きくなると、センスアンプ4において前記ビット線/BLの電圧レベルが、接地電圧レベルに放電され、 前記ビット線BLは、センス電源電圧Vccｓレベルを維持し、一方、前記ビット線/BLは、接地電圧レベルにまで放電され、前記ワード線WLaおよびWLbへのアクセスが完了すると、前記ワード線WLaおよびWLbが、非選択状態へ駆動されることを特徴とするダイナミック・ランダム・アクセス・メモリ(DRAM)。」 4.対比 (1)以下に本願発明と引用発明とを対比する。 引用発明の「記憶素子1」の「アクセストランジスタMT」、「記憶素子2」の「アクセストランジスタMT」、「ビット線BL」、「ビット線/BL」、「センス電源電圧Vccｓ」、「ワード線WLaおよびWLb」は、それぞれ、本願発明の「第1セルトランジスタ」、「第2セルトランジスタ」、「第1ビットライン」、「第2ビットライン」、「第1電圧」、「ワードライン」に相当する。 よって、引用発明の「記憶素子1においてアクセストランジスタMTはビット線BLに接続され、記憶素子2においてアクセストランジスタMTはビット線/BLに接続されており、センス電源電圧Vccｓが前記ビット線BLおよび/BLに伝達され」は、本願発明の「第1セルトラジスタに連結された第1ビットラインと第2セルトランジスタに連結された第2ビットラインを第1電圧に充電する段階」に、 引用発明の「前記記憶素子1の前記アクセストランジスタMTがワード線WLaに接続され、前記記憶素子2の前記アクセストランジスタMTがワード線WLbに接続され、前記ワード線WLaおよびWLbは配線により相互接続されており、前記ワード線WLaおよびWLbがともに選択状態へ駆動され」は、本願発明の「前記第1セルトランジスタと前記第2セルトランジスタに共通連結されたワードラインを活性化させる段階」に、 引用発明の「前記ビット線BLおよび/BLの電圧差が大きくなると、センスアンプ4において前記ビット線/BLの電圧レベルが、接地電圧レベルに放電され」は、本願発明の「前記第1ビットライン上の電圧と前記第2ビットライン上の電圧との間の差を感知増幅する段階」に、それぞれ、相当する。 また、引用発明の「前記ビット線BLは、センス電源電圧Vccｓレベルを維持し、一方、前記ビット線/BLは、接地電圧レベルにまで放電され、前記ワード線WLaおよびWLbへのアクセスが完了すると、前記ワード線WLaおよびWLbが、非選択状態へ駆動される」段階は、引用例の図19の記載を参酌すれば、「接地電圧レベル」(すなわち、本願発明の「前記第1電圧より低い第2電圧」に相当。)に到達している状態の時に、「非選択状態」(すなわち、本願発明の「前記活性化されたワードラインを非活性化」することに相当。)にするものである。したがって、引用発明の「前記ビット線BLは、センス電源電圧Vccｓレベルを維持し、一方、前記ビット線/BLは、接地電圧レベルにまで放電され、前記ワード線WLaおよびWLbへのアクセスが完了すると、前記ワード線WLaおよびWLbが、非選択状態へ駆動されること」は、本願発明の「前記第1及び第2ビットラインのうちいずれか一つの電圧が前記第1電圧より低い第2電圧に到達する時に、前記活性化されたワードラインを非活性化させる段階」に対応し、本願発明と引用発明とは、本願発明では、活性化されたワードラインを非活性化させるのが、「前記第1及び第2ビットラインのうちいずれか一つの電圧が前記第1電圧より低い第2電圧に到達する時」である点は別にして、前記第1及び第2ビットラインのうちいずれか一つの電圧が前記第1電圧より低い第2電圧に到達した状態で、前記活性化されたワードラインを非活性化させることで共通する。 そして、引用発明の「ダイナミック・ランダム・アクセス・メモリ(DRAM)」と本願発明の「擬似スタティックランダムアクセスメモリ装置」とは、「ランダムアクセスメモリ装置」である点で共通している。 (2)したがって、本願発明と引用発明とは、 「ランダムアクセスメモリ装置の動作を制御する方法において、 第1セルトラジスタに連結された第1ビットラインと第2セルトランジスタに連結された第2ビットラインを第1電圧に充電する段階と、 前記第1セルトランジスタと前記第2セルトランジスタに共通連結されたワードラインを活性化させる段階と、 前記第1ビットライン上の電圧と前記第2ビットライン上の電圧との間の差を感知増幅する段階と、 前記第1及び第2ビットラインのうちいずれか一つの電圧が前記第1電圧より低い第2電圧に到達した状態で、前記活性化されたワードラインを非活性化させる段階とを含むことを特徴とするランダムアクセスメモリ装置の動作制御方法。」 である点で一致し、以下の点で相違する。 (相違点1) 本願発明は、「ランダムアクセスメモリ装置」として、「擬似スタティックランダムアクセスメモリ装置」が用いられているのに対して、引用発明は、「ダイナミック・ランダム・アクセス・メモリ(DRAM)」が用いられている点。 (相違点2) 前記第1及び第2ビットラインのうちいずれか一つの電圧が前記第1電圧より低い第2電圧に到達した状態が、本願発明は、「前記第1電圧より低い第2電圧に到達する時」であるのに対し、引用発明は、「接地電圧レベル」に到達している状態の時である点。 5.相違点についての検討 (1)相違点1について 本願明細書の「ツインセル構造を採用した半導体メモリ装置において、代表的にはDRAM装置を挙げることができる。しかし、スタティックランダムアクセスメモリ装置(以下、SRAM装置という)もツインセル構造を利用して実現することができる。ツインセル構造を採用したSRAM装置が“2M×16 biｔ Uni-Tｒanｓiｓｔｏｒ Randｏm Memｏｒｙ”というタイトルで三星電子(登録商標)株式会社の製品番号“K1S321615M”(2001年5月)のデータシートに開示されており、いわゆるUｔRAMと呼ばれる。ツインセル構造を採用したSRAMセル装置は、内部的にDRAM装置と同一に構成される一方、外部から提供されるコマンドはSRAM装置と同一である。ツインセル構造を採用したSRAM装置はDRAM装置と異なり、リフレッシュ動作のための別途の外部命令を有しない。すなわち、ツインセル構造を採用したSRAM装置のリフレッシュ動作は外部のリフレッシュ命令なしに、内部に実現されたリフレッシュ制御手段を通じて自動的に実行される。よく知られたように、リフレッシュ動作は感知されたデータが外部に出力されないことを除いては、読み出し動作と実質的に同様である。」(0011段落)との記載によれば、本願発明の「擬似スタティックランダムアクセスメモリ装置」とは、リフレッシュ動作が外部のリフレッシュ命令なしに、内部に実現されたリフレッシュ制御手段を通じて自動的に実行されるDRAM装置である。 そして、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平3-290893号公報に、「この疑似SRAM装置は、DRAM装置と同一構成のメモリセルに、リフレッシュ回路や、バイト単位のデータ入出力回路を周辺回路として備えたものであり、」(第1ページ右欄第7行?第10行)と記載され、また、同じく特開平5-225777号公報に、「リフレッシュ回路を内蔵したダイナミック・ランダム・アクセス・メモリ(疑似SRAM)」(0002段落)と記載されるように、ダイナミック・ランダム・アクセス・メモリ(DRAM)から擬似スタティックランダムアクセスメモリ装置を構成することは周知技術である。 したがって、引用発明の「ダイナミック・ランダム・アクセス・メモリ(DRAM)」に、上記周知技術を適用し、「擬似スタティックランダムアクセスメモリ装置」とすることは、当業者が必要に応じてなし得たことである。 (2)相違点2について 一般に、ランダムアクセスメモリ装置は、メモリからのデータの読み出しやリフレッシュを行うに際して、メモリからデータを読み出し、その後、データをメモリに再度書き込む動作を行うために、ワードラインを活性化させておく必要がある。 そして、メモリへのアクセス期間(読み出し期間やリフレッシュ期間)を短くすることはランダムアクセスメモリ装置の分野において常に求められる課題であるから、引用発明の「前記ワード線WLaおよびWLb」を「非選択状態へ駆動」させるタイミングとして、ワード線WLaおよびWLbを非選択状態へ駆動させることが可能な最も早い時、すなわち、本願発明のように、メモリへのデータの再書き込みが終了した「前記第1及び第2ビットラインのうちいずれか一つの電圧が前記第1電圧より低い第2電圧に到達する時」とすることは、当業者が自然に着想することである。 以上検討したとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 6.むすび 以上のとおりであるから、他の請求項に係る発明について検討するまでもなく、本願は拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2010-02-15 |
| 結審通知日 | 2010-02-16 |
| 審決日 | 2010-03-25 |
| 出願番号 | 特願2003-28823(P2003-28823) |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 園田 康弘 |
| 特許庁審判長 |
廣瀬 文雄 |
| 特許庁審判官 |
相田 義明 高橋 宣博 |
| 発明の名称 | ユニ・トランジスタランダムアクセスメモリ装置及びそれの制御方法 |
| 代理人 | 村山 靖彦 |
| 代理人 | 渡邊 隆 |
| 代理人 | 実広 信哉 |
| 代理人 | 志賀 正武 |