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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1221955
審判番号 不服2007-11255  
総通号数 130 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-10-29 
種別 拒絶査定不服の審決 
審判請求日 2007-04-19 
確定日 2010-08-12 
事件の表示 特願2002-213542「半導体集積回路およびそのレイアウト方法」拒絶査定不服審判事件〔平成16年 2月19日出願公開,特開2004- 55954〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由
第1.手続の経緯
本願は,平成14年7月23日の出願であって,平成17年10月31日付けの拒絶理由通知に対して,同年12月22日に手続補正書及び意見書が提出されたが,平成19年3月16日付けで拒絶査定がされ,これに対し,同年4月19日に審判請求がされるとともに,同日に手続補正書が提出され,その後当審において,平成21年10月19日付けで審尋がされ,同年12月21日に回答書が提出されたものである。


第2.平成19年4月19日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定

[補正却下の決定の結論]
本件補正を却下する。

[理由]
1.本件補正の内容
本件補正は,特許請求の範囲の補正を含むものであるところ,本件補正前後の特許請求の範囲の記載は,次のとおりである。

(補正前)
「【請求項1】EMIノイズ低減のためのデカップリング容量となる電源容量セルと,
機能ブロックセルと,
配線層の変更により機能ブロックとなるリワーク用のフィルセルとを備え,
前記フィルセルがチップの中央に配置されていること,
を特徴とする半導体集積回路。
【請求項2】
前記電源容量セルが,ゲート容量からなる請求項1記載の半導体集積回路。
【請求項3】
内部セルにマクロが配置された場合,このマクロの配置に重ならない領域に前記電源容量セルが配置された請求項1または2記載の半導体集積回路。
【請求項4】
前記電源容量セルが,I/Oセルに添って周回して配置された請求項1,2または3記載の半導体集積回路。
【請求項5】リワーク用のフィルセルがチップの中央に配置された半導体集積回路。
【請求項6】複数のリワーク用のフィルセルがチップの中央に対して互いに点対称の位置に配置されていることを特徴とする半導体集積回路。
【請求項7】電源容量セルがさらに設けられていることを特徴とする請求項5若しくは請求項6に記載の半導体集積回路。
【請求項8】前記リワーク用のフィルセルが,前記チップの中央に集中して配置されていることを特徴とする請求項1もしくは請求項5に記載の半導体集積回路。」

(補正後)
「【請求項1】EMIノイズ低減のためのデカップリング容量となる電源容量セルと,
機能ブロックセルと,
配線層の変更により機能ブロックとなるリワーク用のフィルセルとを備え,
前記フィルセルがチップの中央のみに配置されていること,
を特徴とする半導体集積回路。
【請求項2】
前記電源容量セルが,ゲート容量からなる請求項1記載の半導体集積回路。
【請求項3】
内部セルにマクロが配置された場合,このマクロの配置に重ならない領域に前記電源容量セルが配置された請求項1または2記載の半導体集積回路。
【請求項4】
前記電源容量セルが,I/Oセルに添って周回して配置された請求項1,2または3記載の半導体集積回路。
【請求項5】リワーク用のフィルセルがチップの中央のみに配置された半導体集積回路。」

2.補正事項の整理
(1)補正事項1
補正前の請求項6?8を削除すること。
(2)補正事項2
補正前の請求項1の「前記フィルセルがチップの中央に配置されている」を,補正後の請求項1の「前記フィルセルがチップの中央のみに配置されている」と補正すること。
(3)補正事項3
補正前の請求項5の「リワーク用のフィルセルがチップの中央に配置された」を,補正後の請求項5の「リワーク用のフィルセルがチップの中央のみに配置された」と補正すること。

3.補正目的の適否
(1)補正事項1について
補正事項1は,請求項6?8を削除するものであるから,平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。
(2)補正事項2及び3について
補正事項2及び3は,それぞれ,補正前の請求項1の「前記フィルセル」及び補正前の請求項5の「リワーク用のフィルセル」が「配置され」る箇所に関して,補正前の「チップの中央に」を,補正後の「チップの中央のみに」と限定するものであるから,平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当する。
(3)補正目的の適否のまとめ
したがって,本件補正は,平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定を満たすから,適法になされたものである。
そこで,次に,本件補正の内容が,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する特許法第126条第5項の規定(独立特許要件)を満たすかどうかについて,以下の4.で検討する。

4.独立特許要件(容易想到性)
4-1.補正発明
本件補正後の特許請求の範囲の請求項1を再掲すると,次のとおりである(以下,本件補正後の請求項1に係る発明を「補正発明」という。)。

「EMIノイズ低減のためのデカップリング容量となる電源容量セルと,
機能ブロックセルと,
配線層の変更により機能ブロックとなるリワーク用のフィルセルとを備え,
前記フィルセルがチップの中央のみに配置されていること,
を特徴とする半導体集積回路。」

4-2.引用例の記載と引用発明
4-2-1.引用例とその記載内容
(1)引用例1:特開2000-277618号公報
原査定の拒絶の理由に引用され,本願の出願前に日本国内において頒布された刊行物である,特開2000-277618号公報(以下「引用例1」という。)には,図1?2とともに,次の記載がある。(下線は当審で付加したものである。以下同じ。)
ア.「【0002】
【従来の技術】近年の,LSIの消費電流の増大に伴い,LSIの電源ノイズは増大する傾向にある。また,省電力化に対する市場の要請によってLSIの低電圧化も進展し,それに伴い,LSI内部回路の電源ノイズに対する動作マージンも劣化傾向にある。
【0003】このようなLSIの電源ノイズの増大は,LSIの内部回路に対して,(1)動作速度の劣化,(2)回路の誤動作,(3)EMI(Electro Magnetic Inter-ference)ノイズによるシステムの誤動作といった悪影響を及ぼす懸念がある。」
イ.「【0011】本発明は,上記課題を解決すべく,標準セル方式のLSI設計において,十分な電源ノイズ抑制効果を有し,十分な電源安定化の実現が可能なLSI配置方法を提供することを目的とする。
【0012】
【課題を解決するための手段】上記目的を達成するために本発明にかかるLSI配置方法は,標準セルの自動配置配線によるLSI設計において,電源容量セルを標準セルの一つとして備え,電源容量セルについて,標準セルの一つである各ロジックゲートセルの駆動負荷容量値に応じて容量値を定め,各ロジックゲートセルの近傍に配置することを特徴とする。」
ウ.「【0016】次に,上記目的を達成するために本発明にかかるLSI配置方法は,標準セルの自動配置配線によるLSI設計において,電源容量セルを標準セルの一つとして備え,自動配置配線された各ブロックにおける標準セル未配置領域に,電源容量セルを配置することを特徴とする。
【0017】かかる構成により,各回路ブロックにおいて標準セルが配置されていない領域(デッドスペース)に電源容量を配置することで,ブロック面積を増やすことなく電源インピーダンスを下げることができ,電源ノイズを低減することが可能となる。」
エ.図1?3を参照して,
「【0018】
【発明の実施の形態】(実施の形態1)以下,本発明の実施の形態1にかかるLSI配置方法について,図面を参照しながら説明する。図1は一般的なLSIブロック図,図2はブロックAにおける自動配置配線図,図3は本発明の実施の形態1にかかるLSI配置方法における電源容量標準セルを備えた自動配置配線図である。
【0019】図1において,1はLSIを,11から13は標準セルを用いてブロックレイアウトした時の各回路ブロックを,それぞれ示す。各ブロックは,図2で示されるように,標準セルによりセル合成がなされ,各ブロックは長方形型にレイアウトされる。本発明においては,標準セルとして電源容量のみで構成される標準セル22が予め準備されているところに特徴がある。電源容量標準セル22は,各ロジックゲート標準セル21の負荷容量に応じて,図3に示すように,ロジックゲート標準セル21の近傍に配置される。
【0020】ロジックゲート標準セル21の近傍に電源容量標準セル22を配置することにより,各ロジックゲート標準セルがスイッチングした場合に生じる負荷容量への充電電流は,近傍に配置された電源容量から,その多くが供給されるため,電源インダクタ成分Lによる(数1)で示される電源ノイズは小さくなる。」
オ.図7,8を参照して,
「【0028】(実施の形態2)次に本発明の実施の形態2にかかるLSI配置方法について,図面を参照しながら説明する。図7は従来の標準セルを用いて自動配置配線された,ブロックである。図7に示されるように,従来構成においては,ブロックを構成する各電源ラインの標準セルによるブロック幅が,各々のブロックによって相異するため,ブロック内に標準セルを配置していない領域であるデッドスペース71が存在する。そこで,本実施の形態2においては,図8に示すように,当該デッドスペース71に電源容量標準セル22を配置した。かかる配置とすることで,従来構成のブロック11とブロック全体の面積を変えることなく,効果的に電源容量セルを配置させることができる。
【0029】一般に,電源容量が大きければ大きい程,電源インピーダンスが小さくなるため,電源ノイズを効果的に抑制するためには可能な限り電源容量セルを配置させた方が効果的である。しかし,一方ではブロック面積には物理的な限界がある。本実施の形態2においては,ブロック全体の面積を増やすことなく,電源容量セルを追加することが可能となる。これは,電源容量標準セル22という標準セルを準備し,電源のデッドスペースの幅と電源容量標準セル22の幅に基づいて配置可能な電源容量標準セル22の個数を計算し,可能な限り配置することで,簡単に実現することができる。」

(2)引用例2:特開平4-154158号公報
原査定の拒絶の理由に引用され,本願の出願前に日本国内において頒布された刊行物である,特開平4-154158号公報(以下「引用例2」という。)には,図1とともに,次の記載がある。
ア.「〔産業上の利用分野〕
本発明は半導体集積回路装置に関する。
〔従来の技術〕
従来の半導体集積回路装置は,半導体素子群で成る論理機能セルを半導体基板に複数個配置・形成し,セル内及びセル間を配線した構成,あるいは,上記構成に加えてセル間の空部分に特性調整用,セルが不能のときの代替用等として未配線のセル(以下リワーク用セルと記す)を配置した構成になっている。」(1頁左下欄15行?右下欄7行)
イ.「〔発明が解決しようとする課題〕
上述した従来の半導体集積回路装置は,セル列の空部分に同一パターンのリワーク用セルを単に配置するという構成をとっているため,実際のリワーク時(リワーク用セルを配線する時)にリワーク用セルまで長い配線を引かなければならず,さらには,リワーク用セルが変更したい回路に適するトランジスタ配置を有していない場合があるという欠点がある。
本発明の目的はリワークに最適のリワーク用セルを最適な位置に配置した半導体集積回路装置を提供することにある。」(1頁右下欄8?19行)
ウ.第1図を参照して,
「第1図は本発明の一実施例のセル配置図で,半導体素子群で成る基本論理機能セル2及び配線領域3を従来と同様に配置してある。このセル間の空部分にリワーク用セル(未配線のセル)を配置する。本実施例では素子配置が異る2種類のリワーク用セル1,4を用いている。この2種類のリワーク用セル1,4の中から,配置するセル2に適するリワーク用セル(機能が同じ,あるいは機能が似ているリワーク用セル)1,4が選択されて各セル間の最適な位置に配置されている。すなわち,セルと同じ機能のリワーク用セル,例えば順序回路のセルには順序回路のリワーク用セル,組合せ回路のセルには組合せ回路のリワーク用セルを,そのセルの隣,それが不可能ならばそのセルに最も近い位置に配置してある。この結果,リワーク時の配線長を短縮することが可能となる。」(2頁左上欄9行?右上欄4行)

4-2-2.引用発明
(1)上記4-2-1.(1)イによれば,「標準セルの自動配置配線によるLSI設計において,電源容量セルを標準セルの一つとして備え,」と記載されているから,引用例1には,標準セルの自動配置配線により設計されたLSIが開示されている。
(2)上記4-2-1.(1)エによれば,「本発明の実施の形態1にかかるLSI配置方法」について,「図1において,1はLSIを,11から13は標準セルを用いてブロックレイアウトした時の各回路ブロックを,それぞれ示す。各ブロックは,図2で示されるように,標準セルによりセル合成がなされ,各ブロックは長方形型にレイアウトされる。本発明においては,標準セルとして電源容量のみで構成される標準セル22が予め準備されているところに特徴がある。電源容量標準セル22は,各ロジックゲート標準セル21の負荷容量に応じて,図3に示すように,ロジックゲート標準セル21の近傍に配置される。」と記載されており,「標準セル」のうち「電源容量標準セル22」が,「電源容量のみで構成される標準セル」であるから,引用例1には,電源容量標準セル22と,ロジックゲート標準セル21が開示されている。
(3)上記4-2-1.(1)アによれば,「LSIの電源ノイズの増大は,LSIの内部回路に対して,(1)動作速度の劣化,(2)回路の誤動作,(3)EMI(Electro Magnetic Inter-ference)ノイズによるシステムの誤動作といった悪影響を及ぼす懸念がある。」と記載され,「EMI(Electro Magnetic Inter-ference)ノイズ」が「LSIの電源ノイズ」の一要素として挙げられている。また,上記4-2-1.(1)ウによれば,「各回路ブロックにおいて標準セルが配置されていない領域(デッドスペース)に電源容量を配置することで,ブロック面積を増やすことなく電源インピーダンスを下げることができ,電源ノイズを低減することが可能となる。」と記載されている。
よって,引用例1には,上記(2)の「電源容量標準セル22」が,EMI(Electro Magnetic Inter-ference)ノイズによる電源ノイズを低減するための電源容量となることが開示されている。
(4)したがって,引用例1には,次の発明(以下「引用発明」という。)が開示されている。
「EMI(Electro Magnetic Inter-ference)ノイズによる電源ノイズを低減するための電源容量となる電源容量標準セル22と,
ロジックゲート標準セル21と,
を備えることを特徴とする,標準セルの自動配置配線により設計されたLSI。」

4-3.対比
補正発明と引用発明とを対比する。
(1)引用発明の「EMI(Electro Magnetic Inter-ference)ノイズによる電源ノイズを低減するための電源容量」,「電源容量標準セル22」は,それぞれ,補正発明の「EMIノイズ低減のためのデカップリング容量」,「電源容量セル」に相当するから,引用発明の「EMI(Electro Magnetic Inter-ference)ノイズによる電源ノイズを低減するための電源容量となる電源容量標準セル22」は,補正発明の「EMIノイズ低減のためのデカップリング容量となる電源容量セル」に相当する。
(2)補正発明の「機能ブロックセル」は,ロジックゲートセル(本願明細書段落【0002】参照)であるから,引用発明の「ロジックゲート標準セル21」は,補正発明の「機能ブロックセル」に相当する。
(3)引用発明の「LSI」は,補正発明の「半導体集積回路」に相当する。
(4)そうすると,補正発明と引用発明の一致点及び相違点は,次のとおりとなる。
《一致点》
「EMIノイズ低減のためのデカップリング容量となる電源容量セルと,
機能ブロックセルと,
を備えることを特徴とする半導体集積回路。」
《相違点》
補正発明は,「配線層の変更により機能ブロックとなるリワーク用のフィルセルとを備え,前記フィルセルがチップの中央のみに配置されている」のに対し,引用発明は,補正発明の「フィルセル」に相当する構成を有していない点。

4-4.相違点についての検討
(1)まず,上記4-2-1.(2)アによれば,引用例2には,「従来の半導体集積回路装置は,半導体素子群で成る論理機能セルを半導体基板に複数個配置・形成し,セル内及びセル間を配線した構成,あるいは,上記構成に加えてセル間の空部分に特性調整用,セルが不能のときの代替用等として未配線のセル(以下リワーク用セルと記す)を配置した構成になっている。」と記載されているから,半導体素子群で成る論理機能セルを半導体基板に複数個配置・形成し,セル内及びセル間を配線した半導体集積回路装置において,特性調整用,セルが不能のときの代替用等としての未配線のセルからなるリワーク用セルを配置することが記載されている。ここで,上記「特性調整用,セルが不能のときの代替用等としての未配線のセルからなるリワーク用セル」は,補正発明の「配線層の変更により機能ブロックとなるリワーク用のフィルセル」に相当する。
そうすると,引用発明は,「ロジックゲート標準セル21」を備える「標準セルの自動配置配線により設計されたLSI」であって,引用例2に記載された発明と,「半導体素子群で成る論理機能セルを半導体基板に複数個配置・形成し,セル内及びセル間を配線した半導体集積回路装置」である点で共通するものであるから,引用発明においても,特性を調整する必要や,セルが不能のときに代替手段を用意する必要があることは,明らかである。
よって,引用発明において,引用例2に記載された「特性調整用,セルが不能のときの代替用等としての未配線のセルからなるリワーク用セル」を採用し,補正発明の「配線層の変更により機能ブロックとなるリワーク用のフィルセル」を備えたものとすることは,当業者が容易になし得ることである。

(2)次に,引用例2に記載された「リワーク用セル」を引用発明の「LSI」のどの箇所に配置するかについて,さらに検討する。
上記4-2-1.(2)イによれば,引用例2には,「セル列の空部分に同一パターンのリワーク用セルを単に配置するという構成をとっているため,実際のリワーク時(リワーク用セルを配線する時)にリワーク用セルまで長い配線を引かなければならず,さらには,リワーク用セルが変更したい回路に適するトランジスタ配置を有していない場合があるという欠点がある。」と記載され,実際のリワーク時にリワーク用セルまで引く配線が長いと問題となることが明記されている。
また,上記4-2-1.(2)ウによれば,引用例2には,実施例として,「セルと同じ機能のリワーク用セル」「を,そのセルの隣,それが不可能ならばそのセルに最も近い位置に配置してある。この結果,リワーク時の配線長を短縮することが可能となる。」と記載され,リワーク時の配線長を短縮するために,リワーク用セルを,セルの隣またはセルに最も近い位置に配置することが記載されている。
ここで,後の配線修正により論理変更等を行うためのリワーク用セル(未使用セル,冗長セル)を備えた半導体集積回路において,配線長が長くなることによる配線遅延を防ぐために,リワーク用セルを特定の範囲の領域の中央に集めて配置することは,以下の周知例1,2にも記載されているように,従来周知の技術である。そして,リワーク用セルの配置は,リワーク時の配線長を短縮することのみを考えれば,セルに近い方が好ましいものの,実際にどの程度近づけるかは,競合する他の様々な要請との優先順位の兼ね合いに配慮しつつ,配線遅延が問題とならない程度であればよいといえるから,リワーク用セルの配置を決めるために想定する上記特定の範囲の領域として,チップ自体を選択することは,当業者が必要により適宜採用すればよい技術的な設計事項と認められる。
よって,引用発明において,引用例2に記載された「リワーク用セル」を採用する際に,配線長が長くなることによる配線遅延の問題等に配慮して,チップの中央に配置することは,当業者が適宜なし得る技術的な設計事項である。

・周知例1:特開平8-186177号公報
本願の出願前に日本国内において頒布された刊行物である,特開平8-186177号公報(以下「周知例1」という。)には,図1,2とともに,次の記載がある。
ア.「【0001】
【産業上の利用分野】本発明は半導体集積回路に関し,特にスタンダード方式の半導体集積回路に関する。
【0002】
【従来の技術】従来のスタンダード方式の半導体集積回路は,図4に示すように,半導体チップ1上に形成する基本ゲートセルの情報と論理修正を配線変更のみで実現させるための基本ゲートセルと同じ機能を有する冗長ゲートセルの情報を予め含ませた回路接続情報を入力した自動レイアウトツールにより基本ゲートセル11と冗長ゲートセル14の配置を行っており,冗長ゲートセル14は基本ゲートセル11を配列したセル列21中に分散して配置される。
【0003】また,レイアウト手法の配置配線の前処理として回路接続情報に基づき回路階層構造を考慮してあるまとまった特定機能を構成する基本ゲートセルの集合からなる機能ブロック301,302,303を区分し各機能ブロック内の基本ゲートセルの配置設定により配線長を最適化するという手法は,近年のトランジスタの微細化に伴う高速動作のアドバンテージを機能ブロック単位あるいはチップ全体での高速動作も実現する上で一般的な手法である。このようにして得られた機能ブロック内における冗長ゲートセルの配置は図5に示すように,冗長ゲートの配置に何等制限がない場合,修正対象となる基本ゲートセル11aに対して冗長ゲート14aを用いる場合の配線は機能ブロック301内でかなり長くなり配線長による信号遅延が発生する。」
イ.「【0006】
【課題を解決するための手段】本発明の半導体集積回路は,半導体チップ上に形成した基本ゲートセル及び前記ゲートセルと同じ機能を有する冗長ゲートセルとを混在させて配列したセル列と,前記セル列相互間に設けた配線チャネルとを含んで構成される機能ブロックを有するスタンダードセル方式の半導体集積回路において,前記冗長ゲートセルが前記機能ブロックの中央部に一括して配置される。」
ウ.図1,2を参照して,
「【0009】図1に示すように,半導体チップ1上に形成した基本ゲートセル11を配列したセル列21と,セル列21の相互間に設けた配線チャネル22とを含んで構成される機能ブロック101,102,103と,これらの機能ブロック101,102,103とメガマクロ201を含む領域を取囲んで半導体チップ1の周縁部にI/Oセル領域2が形成されるスタンダードセル方式の半導体集積回路の各機能ブロック101,102,103の中央部のセル列中に基本ゲートセル11と同じ機能を有する冗長ゲートセル12をまとめて配置した冗長セル集中配置領域12aを備えて構成され,図2に示すように,機能ブロック101内の任意の位置の修正対象となる基本ゲートセル13に対しても配線長が極端に長くなることを抑制でき,配線遅延を低減できる。」

・周知例2:特開平5-275660号公報
本願の出願前に日本国内において頒布された刊行物である,特開平5-275660号公報(以下「周知例2」という。)には,図4とともに,次の記載がある。
ア.「【0001】
【産業上の利用分野】本発明は,半導体集積回路のチップ製造後,チップ上でFIB(集束イオンビ-ム),レ-ザCVD(化学気相成長)等を用いて配線の一部を修正加工して論理変更に対応する補修を行う際,変更論理の自由度を向上させるために設置される論理変更用未使用ゲ-トの埋込数と配置位置を決定する半導体集積回路配置方法に関する。」
イ.図4を参照して,
「【0026】次に論理変更用未使用ゲ-トセルの配置位置の決定方法について説明する。
【0027】一般的にセルの配置処理では,未配線を無くす最適化配置を行なうため,論理の結線に依存して,ある領域に集めて配置される場合が多い。このため,論理の結線情報が無い論理変更用未使用ゲ-トセルはチップの片隅に追いやられる結果となる。この場合の問題点として,例えばチップ中央の論理を変更する場合,チップ中央の論理変更位置から論理変更用未使用ゲ-トまでレ-ザCVDで配線を形成することになる。
【0028】この配線は一般の配線と異なり,配線抵抗が大きいため,長くなると抵抗値が大きくなり,遅延時間の制限等で動作上問題が生じる場合がある。この制約を守るため,配線長に制約が発生する。
【0029】この配線長の制約を厳守するた,図4に示すように,配線長制限を半径rとする円5に内接する正方形6でチップ1を分割し,円5の中心7付近に論理変更用未使用ゲ-トを配置する。
【0030】このように配置することにより,チップ1上のどの論理ゲ-トを変更してもレ-ザCVDで形成する配線は,配線長制限値を厳守できることになる。」

(3)したがって,引用発明において,引用例2に記載された「リワーク用セル」を採用し,当該「リワーク用セル」をチップの中央のみに配置することにより,補正発明のように,「配線層の変更により機能ブロックとなるリワーク用のフィルセルとを備え,前記フィルセルがチップの中央のみに配置されている」構成とすることは,当業者が容易になし得たことである。

4-5.小括
以上のとおり,補正発明は,引用例1,2に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができないものであり,独立特許要件を満たさない。

5.補正却下の結論
したがって,本件補正は,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する特許法第126条第5項の規定に適合しないので,特許法第159条第1項において読み替えて準用する特許法第53条第1項の規定により却下すべきものである。


第3.本願発明の容易想到性
1.本願発明
本件補正は前記のとおり却下されたので,本願発明は,本件補正前の特許請求の範囲の請求項1に記載された次のとおりのものとなる。

「EMIノイズ低減のためのデカップリング容量となる電源容量セルと,
機能ブロックセルと,
配線層の変更により機能ブロックとなるリワーク用のフィルセルとを備え,
前記フィルセルがチップの中央に配置されていること,
を特徴とする半導体集積回路。」

2.対比・判断
前記第2.3.(2)で検討したように,補正発明は,本願発明を限定したものに相当する。逆に言えば,本願発明は,補正発明からこの限定をなくしたものである。
そうすると,本願発明の構成要素をすべて含み,これをより限定したものである補正発明が,前記第2.4.で検討したとおり,引用例1,2に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから,本願発明も,同様の理由により,当業者が容易に発明をすることができたものである。

3.小括
以上のとおり,本願発明は,引用例1,2に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。


第4.結言
以上のとおりであるから,本願は,その余の請求項に係る発明について検討するまでもなく,拒絶をすべきものである。
よって,結論のとおり審決する。
 
審理終結日 2010-05-20 
結審通知日 2010-05-25 
審決日 2010-06-28 
出願番号 特願2002-213542(P2002-213542)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 北島 健次大嶋 洋一  
特許庁審判長 廣瀬 文雄
特許庁審判官 安田 雅彦
西脇 博志
発明の名称 半導体集積回路およびそのレイアウト方法  
代理人 家入 健  
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