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| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 G06F 審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1222124 |
| 審判番号 | 不服2007-27470 |
| 総通号数 | 130 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2010-10-29 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2007-10-05 |
| 確定日 | 2010-08-17 |
| 事件の表示 | 特願2003-302167「マルチプロセッサ・ホスト上でのマルチプロセッサ・アドレス変換の効率のよいエミュレーションのための方法およびシステム」拒絶査定不服審判事件〔平成16年 4月 8日出願公開、特開2004-110812〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成15年8月26日(パリ条約による優先権主張2002年9月17日、米国)の出願であって、平成18年11月1日付けで拒絶理由通知がなされ、平成19年2月14日付けで手続補正がなされ、同年3月20日付けで拒絶理由通知がなされ、同年6月29日付けで手続補正がなされたが、同年7月9日付けで拒絶査定がなされ、これに対し、同年10月5日に審判請求がなされるとともに、同日付けで手続補正がなされたものである。そして、平成19年12月10日付けで審査官から前置報告がなされ、平成21年8月25日付けで当審より審尋がなされ、同年11月16日付けで回答書が提出されたものである。 第2.平成19年10月5日付けの手続補正についての補正却下の決定 [補正却下の決定の結論] 平成19年10月5日付けの手続補正を却下する。 [理由] 1.補正の内容 平成19年10月5日付けの手続補正(以下、「本件補正」という。)の内容は、 平成19年6月29日付けの手続補正により補正された特許請求の範囲の請求項16に記載された発明 「【請求項16】 ターゲット・システムの動作を表現する1つまたは複数のスレッドの実行によりターゲット・nプロセッサ・システム(n≧1)の動作をエミュレートするためのホスト・マルチプロセッサ・システムにおいて、前記ホスト・マルチプロセッサ・システムのオペレーティング・システムの仮想/実メモリ・マッピング・メカニズムを使用して前記ターゲット・システムのメモリ・アドレス指定をエミュレートするための方法であって、 (a)ターゲット仮想メモリ・アドレス(ATV)を読み取るステップと、 (b)前記ATVをシミュレート済みのターゲット実アドレス(ATR)にマッピングするステップと、 (c)前記ATRをホスト仮想メモリ・アドレス(AHV)にマッピングするステップと、 (d)前記AHVをホスト実メモリ・アドレスにマッピングするステップとを含み、 前記ターゲット・システムのメモリ・アドレス指定のエミュレーションが前記ホスト・マルチプロセッサ・システム上で動作するアプリケーションとして取り扱われる、方法。」(以下、「補正前の発明」と言う。)を、 「【請求項16】 ターゲット・システムの動作を表現する1つまたは複数のスレッドの実行によりターゲット・nプロセッサ・システム(n≧1)の動作をエミュレートするためのホスト・マルチプロセッサ・システムにおいて、前記ホスト・マルチプロセッサ・システムのオペレーティング・システムの仮想メモリ/実メモリ・マッピング・メカニズムを使用して前記ターゲット・システムのメモリ・アドレス指定をエミュレートするための方法であって、 (a)ターゲット仮想メモリ・アドレス(ATV)を読み取るステップと、 (b)前記ATVをターゲット・ページ・マッピング・テーブルに入力してシミュレート済みのターゲット実アドレス(ATR)にマッピングするステップと、 (c)前記ATRをターゲット実/ホスト仮想マッパに入力してホスト仮想メモリ・アドレス(AHV)にマッピングするステップと、 (d)前記AHVをホスト・ページ・マッピング・テーブルに入力してホスト実メモリ・アドレスにマッピングするステップとを含み、 前記ターゲット・システムのメモリ・アドレス指定のエミュレーションが前記ホスト・マルチプロセッサ・システム上で動作するアプリケーションとして取り扱われる、方法。」(以下、「補正後の発明」という。) に補正することを含むものである。 2.補正の適否 2-1.新規事項の有無、補正の目的要件 上記補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内になされた補正であって、平成18年法律第55号改正附則第3条第1項によりなお従前の例とされる同法による改正前の特許法第17条の2第4項第2号の特許請求の範囲の減縮(請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の請求項に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるもの)を目的とするものであるから、本件補正は、特許法第17条の2第4項の規定に適合する。 2-2.独立特許要件 補正前の請求項16についてなされた補正は、特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とすることから、上記補正後の発明が、特許出願の際独立して特許を受けることができるものであるか、(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)以下に検討する。 (1)補正後の発明 前記補正前の請求項16についてする補正により、補正後の発明は、前記「1.補正の内容」の「補正後の請求項16」に記載された以下のものと認められる。 「ターゲット・システムの動作を表現する1つまたは複数のスレッドの実行によりターゲット・nプロセッサ・システム(n≧1)の動作をエミュレートするためのホスト・マルチプロセッサ・システムにおいて、前記ホスト・マルチプロセッサ・システムのオペレーティング・システムの仮想メモリ/実メモリ・マッピング・メカニズムを使用して前記ターゲット・システムのメモリ・アドレス指定をエミュレートするための方法であって、 (a)ターゲット仮想メモリ・アドレス(ATV)を読み取るステップと、 (b)前記ATVをターゲット・ページ・マッピング・テーブルに入力してシミュレート済みのターゲット実アドレス(ATR)にマッピングするステップと、 (c)前記ATRをターゲット実/ホスト仮想マッパに入力してホスト仮想メモリ・アドレス(AHV)にマッピングするステップと、 (d)前記AHVをホスト・ページ・マッピング・テーブルに入力してホスト実メモリ・アドレスにマッピングするステップとを含み、 前記ターゲット・システムのメモリ・アドレス指定のエミュレーションが前記ホスト・マルチプロセッサ・システム上で動作するアプリケーションとして取り扱われる、方法。」 (2)引用文献 原査定の拒絶の理由に引用された特開昭62-69339号公報(以下、「引用文献」という。)には、図面とともに次の事項が記載されている。 (ア)「2.特許請求の範囲 アドレス変換バッファを有する実プロセッサにより、複数の論理プロセッサからなるマルチプロセッサ構成の仮想計算機を稼動する計算機システムにおいて、 該アドレス変換バッファ(30)に保持する各論理アドレス(18)と絶対アドレス(19)のアドレス対ごとに対応して、該論理アドレスに対するアクセス要求を発生した、上記仮想計算機及び上記論理プロセッサを識別する情報(17、33)を保持するように構成されていることを特徴とするアドレス変換バッファ方式。」(1頁左欄。) (イ)「計算機システムにおいて、別の1以上の仮想的な計算機システム、いわゆる仮想計算機を稼動する方式はよく知られている。 その場合に各仮想計算機は、実計算機システムの仮想計算機制御プログラム(以下においてVMモニタという)の制御下にあり、VMモニタによって制御を渡された仮想計算機が、実計算機の中央処理装置(以下において実プロセッサという)で実行される。 仮想計算機の実行によって発生される論理アドレスは、絶対アドレスに変換して主記憶装置へのアクセスが行われるが、このアドレス変換処理を高速化するために、各実プロセッサには公知のアドレス変換バッファ(以下においてTLBという)を設けて、使用した論理アドレスと絶対アドレスの対を記憶する方式が採られる。」(1頁右欄15行目?2頁左上欄11行目。) (ウ)「複数の実プロセッサ1は、記憶制御装置2を経て主記憶装置3に接続し、主記憶装置3にロードされているプログラムを実行する。 公知のように、1以上の各仮想計算機は、実計算機システムの管理プログラムであるVMモニタの管理下にあり、VMモニタが1つの実プロセッサ1を選択して制御を渡すことにより、実行を開始する。 第3図は各実プロセッサ1のアドレス変換機構に関する構成を示すブロック図である。 仮想計算機に制御を渡すとき、VMモニタは実プロセッサの制御レジスタ10に仮想計算機識別名(以下においてVMIDという)を設定する。 又、制御レジスタ11に、その仮想計算機を構成する論理プロセッサの、論理プロセッサ識別アドレス(以下においてLPAという)を設定する。 仮想計算機の主記憶アクセスのために発生される論理アドレスが、レジスタ12に設定されると、例えばその下位部分のページ内変位をを除く、論理アドレスの上位部分(論理ページアドレス)と制御レジスタ10のVMIDとをTLB制御部13に入力して、TLB14によるアドレス変換を試みる。 TLB14の各項15は公知のように、項の内容の有効性を示す有効ビット16、VMIDを保持するVMID部17、論理ページアドレスを保持する論理アドレス部18、及びそれに対応する主記憶装置3上のページ領域のページアドレスを保持する絶対アドレス部19を有し、TLB制御部13はTLB14から、VMID及び論理ページアドレスに一致するVMID部17及び論理アドレス部18を持つ有効項15を検索する。 該当する項15があれば、その絶対アドレス部19をレジスタ20の上位部にセットして絶対ページアドレスとし、レジスタ12のページ内変位を下位につなぐことによりアドレス変換が完了する。 TLB制御部13の検索の結果、前記の意味で該当する項が無かった場合には、アドレス変換制御部21を起動して、主記憶装置3に保持されるアドレス変換テーブルを使用する公知の方法によってアドレス変換を行う。 このアドレス変換においては、例えば仮想計算機上の主記憶についての仮想実ページアドレスが先ず得られ、この仮想実ページアドレスをプレフィクス処理部22で、プレフィクス処理すると共に実計算機の主記憶装置3の絶対アドレスへ変換し、その結果がレジスタ20に設定され、前記と同様の変換アドレスを得る。」(2頁右上欄4行目?右下欄9行目。) (エ)「第2図」(4頁)には、計算機システムの一構成例として、複数の実プロセッサからなるマルチプロセッサ構成の実計算機が記載されている。 上記(ア)における記載「…複数の論理プロセッサからなるマルチプロセッサ構成の仮想計算機を稼動する計算機システム…」、(イ)における記載「…仮想計算機は、実計算機システムの仮想計算機制御プログラム(以下においてVMモニタという)の制御下にあり、VMモニタによって制御を渡された仮想計算機が、実計算機の中央処理装置(以下において実プロセッサという)で実行される。」、(イ)における記載「仮想計算機の実行によって発生される論理アドレスは、絶対アドレスに変換して主記憶装置へのアクセスが行われる…」、及び「第2図」(4頁)には、計算機システムの一構成例として、複数の実プロセッサからなるマルチプロセッサ構成の実計算機が記載されていることからすると、引用文献には、複数の論理プロセッサからなるマルチプロセッサ構成の仮想計算機を稼働(すなわちエミュレート)するためのマルチプロセッサ構成の実計算機において、仮想計算機の論理アドレス指定を実計算機上で実行(すなわちエミュレート)するための方法に関する発明が記載されていると解される。 そして、前記仮想計算機は、前記マルチプロセッサ構成の実計算機上(すなわち、実計算機のOS上)で動作する仮想計算機制御プログラムの制御下にあるプログラムであって、仮想計算機の論理アドレス指定を実計算機上で実行(すなわちエミュレート)させるためのプログラムであると解される。 なお、実計算機上で動作する前記仮想計算機を実現するプログラムが、実計算機上で1つ又は複数のスレッドとして実行されることは、当業者にとって自明である。 また、前記仮想計算機が、前記実計算機のOS上で動作するアプリケーションプログラムであることは、当業者にとって自明である。 (ウ)における記載「仮想計算機の主記憶アクセスのために発生される論理アドレスが、レジスタ12に設定されると、… アドレス変換を試みる。」及び(ウ)における記載「…アドレス変換制御部21を起動して、主記憶装置3に保持されるアドレス変換テーブルを使用する公知の方法によってアドレス変換を行う。 このアドレス変換においては、例えば仮想計算機上の主記憶についての仮想実ページアドレスが先ず得られ、この仮想実ページアドレスをプレフィクス処理部22で、プレフィクス処理すると共に実計算機の主記憶装置3の絶対アドレスへ変換し、その結果がレジスタ20に設定され、前記と同様の変換アドレスを得る。」からすると、前記仮想計算機の論理アドレスを実計算機の絶対アドレスに変換するための方法は、 仮想計算機の主記憶アクセスのために発生される論理アドレスを読み取るステップと、 前記論理アドレスを仮想計算機上の主記憶についての仮想実ページアドレスに変換するステップと、 前記仮想計算機上の主記憶についての仮想実ページアドレスを実計算機の主記憶装置の絶対アドレスに変換するステップとを含むと解される。 したがって、引用文献には、次の発明(以下、「引用発明」という。)が記載されていると認められる。 仮想計算機の動作を実現する1つ又は複数のスレッドの実行により複数の論理プロセッサからなるマルチプロセッサ構成の仮想計算機を稼働(すなわちエミュレート)するためのマルチプロセッサ構成の実計算機において、前記仮想計算機の論理アドレス指定を実計算機上で実行(すなわちエミュレート)するための方法であって、 仮想計算機の主記憶アクセスのために発生される論理アドレスを読み取るステップと、 前記論理アドレスを仮想計算機上の主記憶についての仮想実ページアドレスに変換するステップと、 前記仮想計算機上の主記憶についての仮想実ページアドレスを実計算機の主記憶装置の絶対アドレスに変換するステップとを含み、 前記仮想計算機の論理アドレス指定を実計算機上で実行(すなわちエミュレート)させる前記仮想計算機が、前記実計算機上で動作するアプリケーションプログラムとして取り扱われる、方法。 (3)対比 ここで、補正後の発明と引用発明とを比較する。 引用発明の「複数の論理プロセッサからなるマルチプロセッサ構成の仮想計算機」、「マルチプロセッサ構成の実計算機」、及び「仮想計算機」は、それぞれ、補正後の発明の「ターゲット・nプロセッサ・システム(n≧1)」、「ホスト・マルチプロセッサ・システム」、及び「ターゲット・システム」に相当する。 引用発明の「仮想計算機の動作を実現する1つ又は複数のスレッドの実行」は、補正後の発明の「ターゲット・システムの動作を表現する1つまたは複数のスレッドの実行」に相当する。 引用発明の「複数の論理プロセッサからなるマルチプロセッサ構成の仮想計算機を稼働(すなわちエミュレート)するためのマルチプロセッサ構成の実計算機」は、補正後の発明の「ターゲット・nプロセッサ・システム(n≧1)の動作をエミュレートするためのホスト・マルチプロセッサ・システム」に相当する。 引用発明の「仮想計算機の主記憶アクセスのために発生される論理アドレス」、「仮想計算機上の主記憶についての仮想実ページアドレス」、「実計算機の主記憶装置の絶対アドレス」、及び「変換する」は、それぞれ、補正後の発明の「ターゲット仮想メモリ・アドレス(ATV)」、「シミュレート済みのターゲット実アドレス(ATR)」、「ホスト実メモリ・アドレス」、及び「マッピングする」に相当する。 引用発明の「仮想計算機の論理アドレス指定を実計算機上で実行(すなわちエミュレート)する」は、補正後の発明の「ターゲット・システムのメモリ・アドレス指定をエミュレートする」に相当する。 引用発明の「仮想計算機の論理アドレス指定を実計算機上で実行(すなわちエミュレート)させる前記仮想計算機が、前記実計算機上で動作するアプリケーションプログラムとして取り扱われる」は、補正後の発明の「ターゲット・システムのメモリ・アドレス指定のエミュレーションが前記ホスト・マルチプロセッサ・システム上で動作するアプリケーションとして取り扱われる」に相当する。 引用発明の「仮想計算機上の主記憶についての仮想実ページアドレスを実計算機の主記憶装置の絶対アドレスに変換する」ステップと補正後の発明の「前記ATRをターゲット実/ホスト仮想マッパに入力してホスト仮想メモリ・アドレス(AHV)にマッピング」した後、「前記AHVをホスト・ページ・マッピング・テーブルに入力してホスト実メモリ・アドレスにマッピングする」ステップとは、ともに、シミュレート済みのターゲット実アドレス(ATR)をホスト実メモリ・アドレスにマッピングするステップである点で一致する。 よって、補正後の発明と引用発明とは、以下の点で一致し、また、相違している。 (一致点) ターゲット・システムの動作を表現する1つ又は複数のスレッドの実行によりターゲット・nプロセッサ・システム(n≧1)の動作をエミュレートするためのホスト・マルチプロセッサ・システムにおいて、前記ターゲット・システムのメモリ・アドレス指定をエミュレートするための方法であって、 ターゲット仮想メモリ・アドレス(ATV)を読み取るステップと、 前記ATVをシミュレート済みのターゲット実アドレス(ATR)にマッピングするステップと、 前記シミュレート済みのターゲット実アドレス(ATR)をホスト実メモリ・アドレスにマッピングするステップとを含み、 前記ターゲット・システムのメモリ・アドレス指定のエミュレーションが前記ホスト・マルチプロセッサ・システム上で動作するアプリケーションとして取り扱われる、方法。 (相違点1) 補正後の発明は、ホスト・マルチプロセッサ・システムのオペレーティング・システムの仮想メモリ/実メモリ・マッピング・メカニズムを使用するのに対して、引用発明は、実計算機のオペレーティング・システムの仮想メモリ/実メモリ・マッピング・メカニズムを使用するかどうか不明な点。 (相違点2) 「ターゲット仮想メモリ・アドレス」を「ホスト実メモリ・アドレス」に「マッピング」するステップについて、補正後の発明は、ターゲット仮想メモリ・アドレス(ATV)をターゲット・ページ・マッピング・テーブルに入力してシミュレート済みのターゲット実アドレス(ATR)にマッピングし、前記シミュレート済みのターゲット実アドレス(ATR)をターゲット実/ホスト仮想マッパに入力してホスト仮想メモリ・アドレス(AHV)にマッピングし、前記ホスト仮想メモリ・アドレス(AHV)をホスト・ページ・マッピング・テーブルに入力してホスト実メモリ・アドレスにマッピングするのに対して、引用発明は、仮想計算機の主記憶アクセスのために発生される論理アドレスを仮想計算機上の主記憶についての仮想実ページアドレスに変換し、前記仮想計算機上の主記憶についての仮想実ページアドレスを実計算機の主記憶装置の絶対アドレスに変換する点。 (4)判断 相違点1及び相違点2について検討する。 原査定の拒絶の理由に引用された特開平2-48750号公報に、 「〔従来の技術〕 仮想計算機システムにおける重要な技術課題の1つは、ゲストの主記憶の実現法、換言すれば、ゲストの仮想アドレスを、いかにして実計算機(ホスト)の実記憶にマッピングするかということである。 ・・・(中略)・・・ ゲストの仮想アドレス(GV)は、ゲスト・アドレス変換によりゲストの絶対アドレス(GA)に変換される。このGAに、ソフトウェアで指定する一定の値(MSO)を加算したものがホスト仮想アドレス(HV)となる。HVは、通常と同様のホスト・アドレス変換によりホスト絶対アドレス(HA)に変換される。」(1頁右下欄9行目?2頁左上欄7行目。)(なお、前記「通常と同様のホスト・アドレス変換」が、ホストのオペレーティング・システムの仮想メモリ/実メモリ・マッピング・メカニズムを使用するホスト・アドレス変換を意味することは、当業者にとって自明である。)と記載されているように、仮想計算機システムにおける実計算機(ホスト)が仮想記憶方式であること(すなわち、実計算機(ホスト)がホスト仮想アドレス(HV)をホスト絶対アドレス(HA)に変換する、仮想メモリ/実メモリ・マッピング・メカニズムを有すること)、そして、仮想計算機システムにおける、ゲストの仮想アドレスを、実計算機(ホスト)の実記憶にマツピングする方法において、 (a)ホスト仮想アドレス(HV)をホスト絶対アドレス(HA)に変換する際に、通常のホスト・アドレス変換(すなわち、ホストのオペレーティング・システムの仮想メモリ/実メモリ・マッピング・メカニズムを使用するホスト・アドレス変換)を使用すること、 (b)ゲストの仮想アドレス(GV)を、ゲスト・アドレス変換によりゲストの絶対アドレス(GA)に変換すること、 (c)ゲストの絶対アドレス(GA)に、一定の値(MSO)を加算することで、ホスト仮想アドレス(HV)に変換すること、 (d)ホスト仮想アドレス(HV)を、通常のホスト・アドレス変換によりホスト絶対アドレス(HA)に変換することは、当業者にとって周知(以下、「周知技術」と言う。)である。 そして、アドレス変換テーブルにより仮想アドレスから実アドレスへの変換を行うことは、当業者にとって自明の常識的・基礎的事項(例えば、特開平9-26914号公報の段落【0002】における記載「【従来の技術】メモリ上のアドレス変換テーブルにより仮想アドレスから実アドレスへの変換を行うマルチプロセッサシステムにおいて、…」等参照。)であり、また、明細書の段落【0057】に「…シミュレートしたターゲット実/ホスト仮想マッパ520を含むことができる。たとえば、連続してまとまったホスト仮想メモリがターゲットの実メモリ全体をマッピングするという、ありふれたケースでは、ターゲット実アドレスからホスト仮想アドレスへのマッピングは単純に一定のオフセットの追加を必要とするだけである。」と記載していることを参酌すると、引用発明における、「ゲストの絶対アドレス(GA)に、一定の値(MSO)を加算することで、ホスト仮想アドレス(HV)に変換する」関数は、仮想計算機実アドレスを実計算機仮想アドレスに変換する“マッパ”に相当すると解されることから、前記周知技術を引用発明の仮想計算機におけるアドレス変換に適用することによって、引用発明の仮想計算機におけるアドレス変換方法において、実計算機のオペレーティング・システムの仮想メモリ/実メモリ・マッピング・メカニズムを使用することとして、仮想計算機の主記憶アクセスのために発生される論理アドレスを仮想計算機のアドレス変換テーブルに入力して仮想計算機上の主記憶についての仮想実ページアドレスに変換し、仮想計算機上の主記憶についての仮想実ページアドレスを“仮想計算機実/実計算機仮想マッパ”に入力して実計算機の仮想メモリアドレスに変換し、実計算機の仮想メモリ・アドレスを実計算機のアドレス変換テーブルに入力して実計算機の主記憶装置の絶対アドレスに変換するように構成することは、当業者であれば、容易に想到し得たことである。 よって、上記相違点1及び相違点2は格別のものではない。 そして、補正後の発明の構成によってもたらされる効果も、当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。 したがって、補正後の発明は上記引用発明、及び周知技術に基づいて容易に発明できたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。 3.むすび 以上のとおり、補正後の発明は、特許出願の際独立して特許を受けることができるものではないから、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項の規定により準用する特許法第126条第5項の規定に適合していないから、前記補正前の請求項16についてする補正を含む本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3.本願発明について 平成19年10月5日付けの手続補正は上記のとおり却下されたので、本願の請求項16に係る発明(以下、同項記載の発明を「本願発明」という。)は、平成19年6月29日付け手続補正書の特許請求の範囲の請求項16に記載された事項により特定される、以下のとおりのものである。 「ターゲット・システムの動作を表現する1つまたは複数のスレッドの実行によりターゲット・nプロセッサ・システム(n≧1)の動作をエミュレートするためのホスト・マルチプロセッサ・システムにおいて、前記ホスト・マルチプロセッサ・システムのオペレーティング・システムの仮想/実メモリ・マッピング・メカニズムを使用して前記ターゲット・システムのメモリ・アドレス指定をエミュレートするための方法であって、 (a)ターゲット仮想メモリ・アドレス(ATV)を読み取るステップと、 (b)前記ATVをシミュレート済みのターゲット実アドレス(ATR)にマッピングするステップと、 (c)前記ATRをホスト仮想メモリ・アドレス(AHV)にマッピングするステップと、 (d)前記AHVをホスト実メモリ・アドレスにマッピングするステップとを含み、 前記ターゲット・システムのメモリ・アドレス指定のエミュレーションが前記ホスト・マルチプロセッサ・システム上で動作するアプリケーションとして取り扱われる、方法。」 (1)引用文献 原査定の拒絶の理由に引用された、引用文献およびその記載事項は、前記「第2.平成19年10月5日付けの手続補正についての補正却下の決定」の「2.補正の適否」の「2-2.独立特許要件」の「(2)引用文献」に記載したとおりである。 (2)対比・判断 本願発明は、前記「第2.平成19年10月5日付けの手続補正についての補正却下の決定」の「2.補正の適否」の「2-2.独立特許要件」の「(1)補正後の発明」に記載された、補正後の発明の発明特定事項「ホスト・マルチプロセッサ・システムのオペレーティング・システムの仮想メモリ/実メモリ・マッピング・メカニズム」を「ホスト・マルチプロセッサ・システムのオペレーティング・システムの仮想/実メモリ・マッピング・メカニズム」とし、補正後の発明の発明特定事項「(b)前記ATVをターゲット・ページ・マッピング・テーブルに入力してシミュレート済みのターゲット実アドレス(ATR)にマッピングするステップ」から、「ターゲット・ページ・マッピング・テーブルに入力して」を省いて「(b)前記ATVをシミュレート済みのターゲット実アドレス(ATR)にマッピングするステップ」とし、補正後の発明の発明特定事項「(c)前記ATRをターゲット実/ホスト仮想マッパに入力してホスト仮想メモリ・アドレス(AHV)にマッピングするステップ」から、「ターゲット実/ホスト仮想マッパに入力して」を省いて「(c)前記ATRをホスト仮想メモリ・アドレス(AHV)にマッピングするステップ」とし、補正後の発明の発明特定事項「(d)前記AHVをホスト・ページ・マッピング・テーブルに入力してホスト実メモリ・アドレスにマッピングするステップ」から、「ホスト・ページ・マッピング・テーブルに入力して」を省いて「(d)前記AHVを入力してホスト実メモリ・アドレスにマッピングするステップ」としたものである。 そうすると、本願発明の構成要件を全て含み、さらに特定の構成要件に限定要件を付加したものに相当する補正後の発明が、前記「第2.平成19年10月5日付けの手続補正についての補正却下の決定」の「2.補正の適否」の「2-2.独立特許要件」の「(4)判断」に記載したとおり、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。 (3)むすび 以上のとおり、本願の請求項16に係る発明は、その出願前日本国内又は外国において頒布された刊行物に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2010-03-18 |
| 結審通知日 | 2010-03-19 |
| 審決日 | 2010-04-05 |
| 出願番号 | 特願2003-302167(P2003-302167) |
| 審決分類 |
P
1
8・
575-
Z
(G06F)
P 1 8・ 121- Z (G06F) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 清木 泰 |
| 特許庁審判長 |
赤川 誠一 |
| 特許庁審判官 |
久保 光宏 冨吉 伸弥 |
| 発明の名称 | マルチプロセッサ・ホスト上でのマルチプロセッサ・アドレス変換の効率のよいエミュレーションのための方法およびシステム |
| 代理人 | 坂口 博 |
| 復代理人 | 松井 光夫 |
| 代理人 | 市位 嘉宏 |
| 代理人 | 上野 剛史 |