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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
管理番号 1222480
審判番号 不服2008-7934  
総通号数 130 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-10-29 
種別 拒絶査定不服の審決 
審判請求日 2008-04-02 
確定日 2010-08-26 
事件の表示 特願2002-127552「半導体記憶装置、およびその制御方法」拒絶査定不服審判事件〔平成15年11月14日出願公開、特開2003-323798〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成14年4月26日の出願であって、平成19年11月26日付けで手続補正がなされ、平成20年2月29日付けで拒絶査定がなされ、これに対し、同年4月2日に審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成22年1月15日付けで審尋がなされ、同年3月18日に回答書が提出されたものである。

第2 平成20年4月2日付けの手続補正について
[補正の却下の決定の結論]
平成20年4月2日付けの手続補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
本件補正は、補正前の特許請求の範囲の請求項1?9を補正後の特許請求の範囲の請求項1?9と補正するものであって、そのうち、補正前後の請求項3及び請求項9の記載は以下のとおりである。

(補正前)
「【請求項3】 アクセスごとにアクセス対象となる第1アドレスが指定されてアクセス動作を行なう第1動作モードと、前記第1動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第2アドレスが指定されてアクセス動作を行なう第2動作モードとを備える半導体記憶装置において、
内部アドレスバスに接続され、次回の前記第2動作モードに先立つ制御信号により次回の前記第2動作モードにおける前記第2アドレスを格納するアドレス保持部と、
冗長判定結果バスに接続され、次回の前記第2動作モードに先立つ制御信号により次回の前記第2動作モードにおける前記第2アドレスの冗長判定結果を格納する冗長判定結果保持部と、
前記第1または第2動作モードでのアクセスの際、
前記内部アドレスバスまたは前記アドレス保持部を選択する第1切り替え部と、
前記冗長判定結果バスまたは前記冗長判定結果保持部を選択する第2切り替え部と、
前記第2動作モードを実行するか否かを判定する判定部とを備え、
前記判定部が、前記第2動作モードの実行をしないと判定する場合に、前記アドレス保持部へ前記第2アドレスを格納することが禁止され、冗長判定結果保持部へ第2アドレスの冗長判定結果を格納することが禁止されることを特徴とする半導体記憶装置。」
「【請求項9】 アクセスごとにアクセス対象となる第1アドレスが指定されてアクセス動作を行なう第1動作モードと、前記第1動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第2アドレスが指定されてアクセス動作を行なう第2動作モードとを備える半導体記憶装置の制御方法において、
前記第1または第2動作モードにおけるアクセス対象として、前記第1アドレスおよび該第1アドレスの冗長判定結果、または予め保持されている前記第2アドレスおよび該第2アドレスの冗長判定結果を選択するアクセス対象選択ステップと、
前記第2動作モードの実行をするか否かを判定する判定ステップと、
前記アクセス対象選択ステップのうち、前記第2動作モードの選択以後、次回の前記第2動作モードにおけるアクセス対象として、前記第2アドレスと該第2アドレスの冗長判定結果とを予め保持する動作対象保持ステップとを有し、
前記判定ステップにおいて、前記第2動作モードを実行しないと判定した場合に、前記動作対象保持ステップにおいて、前記第2アドレスと該第2アドレスの冗長判定結果とを予め保持することを禁止することを特徴とする半導体記憶装置の制御方法。」

(補正後)
「【請求項3】 アクセスごとにアクセス対象となる第1アドレスが指定されてアクセス動作を行なう第1動作モードと、前記第1動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第2アドレスが指定されてアクセス動作を行なう第2動作モードとを備える半導体記憶装置において、
内部アドレスバスに接続され、次回の前記第2動作モードに先立つ制御信号により次回の前記第2動作モードにおける前記第2アドレスを格納するアドレス保持部と、
冗長判定結果バスに接続され、次回の前記第2動作モードに先立つ制御信号により次回の前記第2動作モードにおける前記第2アドレスの冗長判定結果を格納する冗長判定結果保持部と、
前記第1または第2動作モードでのアクセスの際、
前記内部アドレスバスまたは前記アドレス保持部を選択する第1切り替え部と、
前記冗長判定結果バスまたは前記冗長判定結果保持部を選択する第2切り替え部と、
前記第2動作モードを実行するか否かを判定する判定部とを備え、
前記判定部が、前記第2動作モードの実行をしないと判定する場合に、前記アドレス保持部に保持されている前記第2アドレスを維持して前記アドレス保持部へ他の第2アドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果を維持して前記冗長判定結果保持部へ前記他の第2アドレスの冗長判定結果を格納することが禁止されることを特徴とする半導体記憶装置。」
「【請求項9】 アクセスごとにアクセス対象となる第1アドレスが指定されてアクセス動作を行なう第1動作モードと、前記第1動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第2アドレスが指定されてアクセス動作を行なう第2動作モードとを備える半導体記憶装置の制御方法において、
前記第1または第2動作モードにおけるアクセス対象として、前記第1アドレスおよび該第1アドレスの冗長判定結果、または予め保持されている前記第2アドレスおよび該第2アドレスの冗長判定結果を選択するアクセス対象選択ステップと、
前記第2動作モードの実行をするか否かを判定する判定ステップと、
前記アクセス対象選択ステップのうち、前記第2動作モードの選択以後、次回の前記第2動作モードにおけるアクセス対象として、前記第2アドレスと該第2アドレスの冗長判定結果とを予め保持する動作対象保持ステップとを有し、
前記判定ステップにおいて、前記第2動作モードを実行しないと判定した場合に、前記動作対象保持ステップにおいて、保持されている前記第2アドレスおよび前記第2アドレスの冗長判定結果を維持して他の第2アドレスと前記他の第2アドレスの冗長判定結果とを予め保持することを禁止することを特徴とする半導体記憶装置の制御方法。」

2 補正事項の整理
本件補正の補正事項を整理すると、以下のとおりである。

(補正事項1)
補正前の請求項3の「前記判定部が、前記第2動作モードの実行をしないと判定する場合に、前記アドレス保持部へ前記第2アドレスを格納することが禁止され、冗長判定結果保持部へ第2アドレスの冗長判定結果を格納することが禁止されること」を、
補正後の請求項3の「前記判定部が、前記第2動作モードの実行をしないと判定する場合に、前記アドレス保持部に保持されている前記第2アドレスを維持して前記アドレス保持部へ他の第2アドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果を維持して前記冗長判定結果保持部へ前記他の第2アドレスの冗長判定結果を格納することが禁止されること」と補正すること。

(補正事項2)
補正前の請求項9の「前記判定ステップにおいて、前記第2動作モードを実行しないと判定した場合に、前記動作対象保持ステップにおいて、前記第2アドレスと該第2アドレスの冗長判定結果とを予め保持することを禁止すること」を、
補正後の請求項9の「前記判定ステップにおいて、前記第2動作モードを実行しないと判定した場合に、前記動作対象保持ステップにおいて、保持されている前記第2アドレスおよび前記第2アドレスの冗長判定結果を維持して他の第2アドレスと前記他の第2アドレスの冗長判定結果とを予め保持することを禁止すること」と補正すること。

3 補正の目的の適否及び新規事項の追加の有無についての検討
(1)補正事項1について
この補正は、補正前の請求項3の「前記アドレス保持部」及び「冗長判定結果保持部」の機能に技術的限定を加えると共に、補正前の請求項3の「アドレス保持部」及び「冗長判定結果保持部」に格納が禁止される「第2アドレス」を「他の第2アドレス」と限定するものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、補正後の請求項3の「前記判定部が、前記第2動作モードの実行をしないと判定する場合に、前記アドレス保持部に保持されている前記第2アドレスを維持して前記アドレス保持部へ他の第2アドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果を維持して前記冗長判定結果保持部へ前記他の第2アドレスの冗長判定結果を格納することが禁止される」ことは、本願の願書に最初に添付した明細書の0076段落の「ただし、各保持部11、12のスイッチ部SW3は非道通となるので、不定情報が格納されることはなく、次回のリフレッシュ動作の対象であるアドレス(0001)および冗長判定結果(Jｕdge=1)が保持されている。」に記載されているものと認められるから、本件補正は本願の願書に最初に添付した明細書又は図面(以下「当初明細書等」という。)のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。よって、この補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすものである。

(2)補正事項2について
この補正は、補正前の請求項9の「前記動作対象保持ステップにおいて、前記第2アドレスと該第2アドレスの冗長判定結果とを予め保持することを禁止すること」を、補正後の請求項9の「前記動作対象保持ステップにおいて、保持されている前記第2アドレスおよび前記第2アドレスの冗長判定結果を維持して他の第2アドレスと前記他の第2アドレスの冗長判定結果とを予め保持すること」とするものであるから、この補正は、補正前の請求項3の「動作対象保持ステップ」に技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、補正後の請求項9の「前記判定ステップにおいて、前記第2動作モードを実行しないと判定した場合に、前記動作対象保持ステップにおいて、保持されている前記第2アドレスおよび前記第2アドレスの冗長判定結果を維持して他の第2アドレスと前記他の第2アドレスの冗長判定結果とを予め保持することを禁止すること」は、本願の願書に最初に添付した明細書の0076段落の「ただし、各保持部11、12のスイッチ部SW3は非道通となるので、不定情報が格納されることはなく、次回のリフレッシュ動作の対象であるアドレス(0001)および冗長判定結果(Jｕdge=1)が保持されている。」に記載されているものと認められるから、本件補正は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。よって、この補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たすものである。

したがって、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものであり、かつ、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものである。
よって、本件補正による補正後の特許請求の範囲の請求項3に係る発明が、特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討を進める。

4 独立特許要件の検討
(1)補正後の発明
本件補正後の請求項3の記載を再掲すると、以下のとおりである。以下、補正後の請求項3に係る発明を「補正発明」という。

「【請求項3】 アクセスごとにアクセス対象となる第1アドレスが指定されてアクセス動作を行なう第1動作モードと、前記第1動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第2アドレスが指定されてアクセス動作を行なう第2動作モードとを備える半導体記憶装置において、
内部アドレスバスに接続され、次回の前記第2動作モードに先立つ制御信号により次回の前記第2動作モードにおける前記第2アドレスを格納するアドレス保持部と、
冗長判定結果バスに接続され、次回の前記第2動作モードに先立つ制御信号により次回の前記第2動作モードにおける前記第2アドレスの冗長判定結果を格納する冗長判定結果保持部と、
前記第1または第2動作モードでのアクセスの際、
前記内部アドレスバスまたは前記アドレス保持部を選択する第1切り替え部と、
前記冗長判定結果バスまたは前記冗長判定結果保持部を選択する第2切り替え部と、
前記第2動作モードを実行するか否かを判定する判定部とを備え、
前記判定部が、前記第2動作モードの実行をしないと判定する場合に、前記アドレス保持部に保持されている前記第2アドレスを維持して前記アドレス保持部へ他の第2アドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果を維持して前記冗長判定結果保持部へ前記他の第2アドレスの冗長判定結果を格納することが禁止されることを特徴とする半導体記憶装置。」

(2)引用例に記載された発明
引用例:特開2002-32986号公報
(2-1)本願の出願日前に日本国内において頒布され、原査定の拒絶の理由に引用された特開2002-32986号公報(平成14年1月31日出願公開、以下「引用例」という。)には、図1,2,11?14と共に、次の記載がある。(なお、下線は当合議体にて付加したものである。)

「【0014】一方、後者の半導体記憶装置は汎用SRAM仕様であるためにリフレッシュ動作が半導体記憶装置の外部からは見えないが、半導体記憶装置内部ではリフレッシュ動作を定期的に行う必要がある。そのための一実現例として、外部アドレスの変化をトリガとしてリフレッシュ動作とこれに続くRead/Wｒiｔe動作を1メモリサイクル中で時分割により行うことが考えられる。こうした構成では、1つのメモリサイクル中にリフレッシュ動作及びRead/Wｒiｔe動作という2つの動作が行われ、それに伴ってデコード動作,リフレッシュアドレス/外部アドレスの選択動作がそれぞれ2度行われることになる。
【0015】つまり、汎用DRAM等と比べた場合、後者の半導体記憶装置では単純計算で2倍の内部動作が行われることになり、タイミング的により厳しい条件が課されることになる。かかる半導体記憶装置においてメモリサイクルを短縮し高速化を図るには、リフレッシュ動作やRead/Wｒiｔe動作の高速化のみならず、これら動作以外の各種動作(例えばデコード動作)に要する時間をできる限り削減してゆく必要がある。」

「【0037】
【発明の実施の形態】以下、図面を参照して本発明の各実施形態について説明する。ここで、本発明は汎用のDRAMへ適用できるばかりでなく、外部から見たときに汎用のSRAMとおおむね同様の仕様で動作する既存の疑似SRAMに適用することも可能である。しかしながら本発明は、本発明者らが先に提案している完全SRAM互換の半導体記憶装置(特願平11-345345号;以下「関連発明」という)へ適用した場合にさらに効果的である。」

「【0039】こうしたことから本明細書では関連発明による半導体記憶装置を「MSRAM(Mｏbile Sｐecified RAM)」又は「SRAM仕様のDRAM」と呼ぶ。MSRAMの詳細な機能については後述するが、MSRAMでは外部から与えられるアクセスアドレス及びチップセレクト信号の変化を検出して読み出し又は書き込み要求を検出している。そして、これらの変化をトリガとしてまずリフレッシュを行い、このリフレッシュに続いて外部から要求のあった読み出し又は書き込み(以下、リフレッシュと区別するために「ノーマルアクセス」または「Read/Wｒiｔe動作」と呼ぶことがある)を行っている。
【0040】つまり、MSRAMでは上述したように1メモリサイクル内でリフレッシュ及びノーマルアクセスを連続して行うようにしている。このようにすることで、アクセスアドレスにスキューがあってその値がまだ確定していない期間をリフレッシュ動作のために充てることができる。しかも、この期間は汎用SRAMにおいて内部動作の行われない待機期間に相当するため、ノーマルアクセスを遅らせることなく待機期間の有効利用を図ることができる。
【0041】なお、リフレッシュは全てのメモリサイクルで行われるわけではなく間欠的に行われるリフレッシュ方法が多いことから、リフレッシュが行われないメモリサイクルではノーマルアクセスだけが行われることになる。ちなみに、MSRAMでは汎用のDRAMと同じくノーマルアクセスに付随するリフレッシュだけでなく、MSRAM内部でリフレッシュアドレスを生成して自動的にリフレッシュを行うセルフリフレッシュ機能も備えている。」

「【0075】また本実施形態では、図2に示したように、外部アドレスの変化をトリガとしてリフレッシュが連続するメモリサイクルで継続して行われる場合を例に挙げて説明した。しかし、本発明はこうしたリフレッシュの形態に限定されるものではなく、リフレッシュがリフレッシュタイマで計時される所定の時間間隔で行われる形態等にも当然適用可能であって、このことはこれ以後に説明する実施形態においても同様である。」

「【0091】次に、アドレスAddress はノーマルアクセスのために外部から与えられるアクセスアドレスであって行アドレス及び列アドレスを含んでいる。次に、リフレッシュカウンタ104はメモリセルアレイ101をリフレッシュするためのリフレッシュアドレスR_ADD を生成するものであって、ノーマルセルアレイ102の構成に対応して例えば“0”,“1”,“2”,…,“4095”,“0”,…,のように“1”ずつ増加させながら順次生成する。なお、リフレッシュアドレスR_ADD はアドレスAddress 中の行アドレスと同じビット幅を持っている。」

「【0164】(構成の説明)さて、図11は本実施形態による半導体記憶装置の構成を示したブロック図であって、図7(第3実施形態)又は図9(第4実施形態)に示したものと同じ構成要素については同一の符号を付してある。本実施形態では図9に示したプリデコーダ123ｒ及びデコーダ124は設けられていない。その代わりとして、アドレスAddｒeｓｓ(内部アドレスL_ADD)がATD回路112に供給されるノードよりも後ろにスイッチ回路161を設けている。」

「【0166】次に、制御信号CBは内部アドレスL_ADD又はリフレッシュアドレスR_ADDの何れかを選択するための信号である。そして、スイッチ回路161は制御信号CBによって導通状態が制御されるTｒ162,Tｒ163を備えており、前者がnチャネル,後者がｐチャネルのMOSトランジスタである。制御信号CBが“H”のときにはTｒ162,Tｒ163がそれぞれオン,オフして内部アドレスL_ADDを後段に伝える。一方、制御信号CBが“L”のときにはTｒ162,Tｒ163がそれぞれオフ,オンしてリフレッシュアドレスR_ADDを後段に伝える。
【0167】次に、マルチプレクサ164n,164ｒdは全く同一の構成であることから、図11ではマルチプレクサ164nのみについて詳細な回路例を図示してある。マルチプレクサ164nはラッチ165,ラッチ166,Tｒ167,Tｒ168で構成されており、これら2つのトランジスタは何れもnチャネルのMOSトランジスタである。ここで、制御信号Aはメモリセルアレイ101へノーマルアクセスする期間に“H”となり、それ以外の期間で“L”となる。そして、ラッチ165はこの制御信号Aの立ち上がりをトリガとしてプリデコード信号PDnを取り込む。次に、Tｒ167は制御信号Aが“H”となるノーマルアクセス期間中にラッチ165の保持内容をプリデコード信号PDmとして出力する。
【0168】次に、制御信号Bはメモリセルアレイ101をリフレッシュする期間に“H”となり、それ以外の期間で“L”となる。そして、ラッチ166は制御信号CBの立ち上がりをトリガとしてプリデコード信号PDnを取り込む。次に、Tｒ168は制御信号Bが“H”となるリフレッシュ期間中にラッチ166の保持内容をプリデコード信号PDmとして出力する。次いで、制御回路169はアドレス変化検出信号ATDの立ち上がりをトリガとして制御信号A,B,CBを生成する。制御回路169のそれ以外の機能は図7の制御回路113と同じである。なお、制御回路169がこれら制御信号を如何なるタイミングで生成するかは次の動作説明で述べる。なお、制御信号A,Bはそれぞれ図1に示した外部アドレス伝達信号EXTR,リフレッシュアドレス伝達信号RFTRに相当している。
【0169】(動作の説明)次に、図12のタイミングチャートを参照して本実施形態による半導体記憶装置の動作を説明する。いま、マルチプレクサ164n,164ｒd内のラッチ166にはリフレッシュアドレスR_ADD に対応したプリデコード信号PDn,リダンダンシ選択信号RDnがそれぞれ取り込まれているものとする。ここで、各ラッチ166への取り込み動作は後述する時刻ｔ68のときと同じであって、ここでは図12に示したメモリサイクルよりも前のメモリサイクルでラッチ166への取り込みが行われている。
【0170】また、この時点では制御信号A,B,CBがそれぞれ“L”,“L”,“H”であるため、スイッチ回路161はアドレスAddｒeｓｓ 側を選択し、マルチプレクサ164n,164ｒd内の2個のラッチの出力はメインデコーダ125,スペア側ワードドライバに供給されていない。そしてまず時刻ｔ61でアドレスAddｒeｓｓが変化し始めると、ATD回路112が時刻ｔ62でアドレス変化検出信号ATDにワンショットパルスを発生させる。すると、制御回路169はこのワンショットパルスの立ち上がりをトリガとして時刻ｔ63で制御信号Bを立ち上げる。」

「【0174】この後にリフレッシュが終了すると、制御回路169はアドレス変化検出信号ATDの立ち上がりをトリガとして時刻ｔ65で制御信号Bを立ち下げてプリデコード信号PDmの供給をやめる。次いで、制御回路169は制御信号Bの立ち下がりをトリガとして時刻ｔ66で制御信号Aを立ち上げる。これにより、マルチプレクサ164n,164ｒd内の各ラッチ165はそれぞれアドレスAddｒeｓｓに対応したプリデコード信号PDn,リダンダンシ選択信号RDnを取り込み、これらをプリデコード信号PDm,リダンダンシ選択信号RDmとしてそれぞれメインデコーダ125,スペア側ワードドライバに入力する。」

「【0177】こうして各ラッチ166に取り込まれた信号は、次にリフレッシュが行われるメモリサイクルで制御信号Bが“H”となった期間中に使用されることになる。この後にノーマルアクセスが終了して、制御回路169が制御信号Bの立ち下がりをトリガとして時刻ｔ69で制御信号Aを立ち下げると、時刻ｔ61と同じ状態に戻って時刻ｔ70で新たなメモリサイクルに移行する。したがって、この後はこれまでに述べたのと同じ動作が繰り返されてゆく。」

「【0179】〔第6実施形態〕本実施形態では第5実施形態の変形例であって第5実施形態と同様の機能を実現することができる。すなわち本実施形態では、各メモリサイクルのリフレッシュ期間中において、次にリフレッシュが行われるときに使用されるプリデコード信号及びリダンダンシ選択信号を生成してマルチプレクサ内の第1のラッチへ取り込むようにしている。また、当該リフレッシュ期間中に使用されるプリデコード信号及びリダンダンシ選択信号は、リフレッシュ開始時に第1のラッチからこれとは別の第2のラッチへ転送するようにして、当該リフレッシュ期間中はこの第2のラッチの出力を用いるようにする。
【0180】こうすることで、当該リフレッシュ期間中に第1のラッチが取り込み動作を行ったとしても、当該リフレッシュ期間中にメモリセルアレイ101側へ供給されるプリデコード信号及びリダンダンシ選択信号は影響を受けなくなる。また、リフレッシュが完了するとすぐにノーマルアクセスが始まるため、本実施形態ではリフレッシュの完了時点よりも前にリフレッシュアドレス側から外部アドレス側へ切り替えを行っている。そして、外部アドレスに対応したプリデコード信号及びリダンダンシ選択信号を生成してマルチプレクサの入力端まで伝達しておき、ノーマルアクセスが始まった時点でこれらプリデコード信号及びリダンダンシ選択信号をノーマルアクセスのためにすぐに使用可能としている。
【0181】さて、図13は本実施形態による半導体記憶装置の構成を示したブロック図であって、図11(第5実施形態)に示したものと同じ構成要素については同一の符号を付してある。図示から分かるように本実施形態ではマルチプレクサの構成が図11に示した構成と異なっている。ここで、マルチプレクサ171n,171ｒdは全く同一の構成であって、マルチプレクサ171ｒdがプリデコード信号の代わりにリダンダンシ選択信号を入出力する点だけがマルチプレクサ171ｒdと相違してる。したがって、ここではマルチプレクサ171nについてその詳細な構成を説明する。
【0182】まず、ノーマルアクセスの場合には制御信号Aが“H”となるため、マルチプレクサ171nはTｒ167を通じてプリデコード信号PDnをそのままプリデコード信号PDmとして出力する。一方、リフレッシュの場合にはラッチ165,166及びTｒ168が使用される。ラッチ165は次のリフレッシュに使用されるプリデコード信号PDnをリフレッシュ期間中に制御信号CBの立ち上がりで取り込むためのものであって、リフレッシュ開始時における制御信号Bの立ち上がりでその内容がラッチ166に転送される。一方、ラッチ166はリフレッシュ期間中に制御信号Bが“H”となっているときに、Tｒ168を通じてプリデコード信号を後段へ送出する。なお、制御回路172は制御信号A,B,CBの生成タイミングが図12の制御回路169と異なっているだけであって、その他の機能については制御回路69と同じである。
【0183】次に、図14のタイミングチャートを参照しつつ、上記構成による半導体記憶装置の動作を第5実施形態との相違点を中心に説明する。まず、時刻ｔ81以前における制御信号A,B,CBのレベルは第5実施形態と同じである。このため、スイッチ回路161は内部アドレスL_ADD側を選択しており、マルチプレクサ171n,171ｒd内の2個のラッチの出力は何れもメインデコーダ125,スペア側ワードドライバには供給されていない。
【0184】そして時刻ｔ81でアドレスAddｒeｓｓが変化を始めると、時刻ｔ82でアドレス変化検出信号ATDにワンショットパルスが生成される。これにより、制御回路172はアドレス変化検出信号ATDの立ち上がりをトリガとして時刻ｔ83で制御信号Bを立ち上げる。すると、マルチプレクサ171n内のラッチ166がラッチ165の内容を取り込み、リフレッシュアドレスR_ADD に対応したプリデコード信号PDmとしてTｒ168を介しメインデコーダ125に送出する。
【0185】マルチプレクサ171ｒdでもマルチプレクサ171nと同様の動作が行われて、リフレッシュアドレスR_ADDに対応したリダンダンシ選択信号RDmがスペア側ワードドライバへ送出される。そしていま例えばリフレッシュアドレスR_ADDに対応したノーマルセルアレイ102上のワード線が正常であるとすると、プリデコード信号PDmがプリデコードされてノーマルセルアレイ102のワード線がリフレッシュされる。次に、時刻ｔ84において、制御回路172はアドレス変化検出信号ATDの立ち上がりをトリガとして制御信号CBを立ち下げる。
【0186】これにより、スイッチ回路161がリフレッシュアドレスR_ADDを選択するようになり、プリデコーダ123nがリフレッシュアドレスR_ADDをプリデコードしてプリデコード信号PDnを生成し、これと並行してプログラム回路106nがリフレッシュアドレスR_ADDに対応したキラー信号KLn及びリダンダンシ選択信号RDnを生成する。第5実施形態と同じく、これらの動作は、制御回路172がアドレス変化検出信号ATDの立ち上がりをトリガとして時刻ｔ86で制御信号CBを立ち上げるまでには終了する。
【0187】そして制御信号CBが立ち上がることによって、マルチプレクサ171n,171ｒdでは各ラッチ165がそれぞれリフレッシュアドレスR_ADDに対応したプリデコード信号PDn,リダンダンシ選択信号RDnを取り込む。また、制御信号CBが立ち上がることでスイッチ回路161はアドレスAddｒeｓｓ側を選択するようになる。その結果、アドレスAddｒeｓｓに対応するプリデコード信号PDn,リダンダンシ選択信号RDnが生成されてそれぞれマルチプレクサ171n,171ｒdに入力されるようになる。
【0188】この後にリフレッシュが終了し、制御回路172がアドレス変化検出信号ATDの立ち上がりをトリガとして時刻ｔ87で制御信号Bを立ち下げる。次いで、制御回路172が制御信号Bの立ち下がりをトリガとして時刻ｔ88で制御信号Aを立ち上げると、アドレスAddｒeｓｓに対応したプリデコード信号PDn,リダンダンシ選択信号RDnがそれぞれマルチプレクサ171n,171ｒd内のTｒ167をスルーで通過し、プリデコード信号PDm,リダンダンシ選択信号RDmとしてそれぞれメインデコーダ125,スペア側ワードドライバに供給される。
【0189】このため、例えばアドレスAddｒeｓｓに対応したノーマルセルアレイ102上のワード線が正常であれば、ノーマルセルアレイ102上のワード線に対するノーマルアクセスが行われる。この後にノーマルアクセスが終了すると、制御回路172は制御信号Bの立ち下がりをトリガとして時刻ｔ89で制御信号Aを立ち下げる。これによって、時刻ｔ81と同じ状態に戻るので、時刻ｔ90で次のメモリサイクルに移行したあとはこれまでに述べたのと同じ動作が繰り返される。」

「【0194】また、上述した第3実施形態及び第4実施形態では、ATD信号によりマルチプレクサを切り替えていたが、第1実施形態(図1)と同様に、図5に示す構成のマルチプレクサを用いて外部アドレス伝達信号EXTR及びリフレッシュアドレス伝達信号RFTRにより切り替えを制御するようにしても良い。以上、本発明の各実施形態の動作を図面を参照して詳述してきたが、本発明はこれら実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。」

(2-2)ここにおいて、0014段落の「一方、後者の半導体記憶装置は汎用SRAM仕様であるためにリフレッシュ動作が半導体記憶装置の外部からは見えないが、半導体記憶装置内部ではリフレッシュ動作を定期的に行う必要がある。そのための一実現例として、外部アドレスの変化をトリガとしてリフレッシュ動作とこれに続くRead/Wｒiｔe動作を1メモリサイクル中で時分割により行うことが考えられる。こうした構成では、1つのメモリサイクル中にリフレッシュ動作及びRead/Wｒiｔe動作という2つの動作が行われ、それに伴ってデコード動作,リフレッシュアドレス/外部アドレスの選択動作がそれぞれ2度行われることになる。」の記載から、図13に示される「半導体記憶装置」は、「外部アドレスの変化をトリガとしてリフレッシュ動作とこれに続くRead/Wｒiｔe動作を1メモリサイクル中で時分割により行ない、1つのメモリサイクル中にリフレッシュ動作及びRead/Wｒiｔe動作という2つの動作が行われる半導体記憶装置」であることは明らかである。

(2-3)また、0182段落の「まず、ノーマルアクセスの場合には制御信号Aが“H”となるため、マルチプレクサ171nはTｒ167を通じてプリデコード信号PDnをそのままプリデコード信号PDmとして出力する。」の記載における「ノーマルアクセスの場合」は、0039段落の「以下、リフレッシュと区別するために「ノーマルアクセス」または「Read/Wｒiｔe動作」と呼ぶことがある」の記載から、「アクセスごとにアクセス対象となるアドレスAddｒeｓｓが指定されるRead/Wｒiｔe動作モード」であるといえる。
また、0091段落に「リフレッシュカウンタ104はメモリセルアレイ101をリフレッシュするためのリフレッシュアドレスR_ADD を生成するものであって、ノーマルセルアレイ102の構成に対応して例えば“0”,“1”,“2”,…,“4095”,“0”,…,のように“1”ずつ増加させながら順次生成する。」と記載されるように、リフレッシュアドレスは予め定められた所定順序に従って生成されているから、0182段落の「一方、リフレッシュの場合にはラッチ165,166及びTｒ168が使用される。」の記載における「リフレッシュの場合」は、「予め定められた所定順序に従い、アクセスごとにアクセス対象となるリフレッシュアドレスが指定されてアクセス動作を行なうリフレッシュ動作モード」であるといえる。

(2-4)また、0182段落の「まず、ノーマルアクセスの場合には制御信号Aが“H”となるため、マルチプレクサ171nはTｒ167を通じてプリデコード信号PDnをそのままプリデコード信号PDmとして出力する。」に記載されている「プリデコード信号PDn」は、「プリデコーダ123n」と「マルチプレクサ171n」とを結ぶ「内部アドレスバス」によって伝達されていることは明らかである。
そして、0182段落の「ラッチ165は次のリフレッシュに使用されるプリデコード信号PDnをリフレッシュ期間中に制御信号CBの立ち上がりで取り込むためのものであって、リフレッシュ開始時における制御信号Bの立ち上がりでその内容がラッチ166に転送される。」の記載から、「マルチプレクサ171n」内の「ラッチ165」は、「内部アドレスバス」に接続され、次回の「リフレッシュ動作モード」に先立つ「制御信号CB」の立ち上がりにより次回の「リフレッシュ動作モード」における「リフレッシュアドレス」を格納している。

(2-5)また、0186段落の「これにより、スイッチ回路161がリフレッシュアドレスR_ADDを選択するようになり、プリデコーダ123nがリフレッシュアドレスR_ADDをプリデコードしてプリデコード信号PDnを生成し、これと並行してプログラム回路106nがリフレッシュアドレスR_ADDに対応したキラー信号KLn及びリダンダンシ選択信号RDnを生成する。」に記載されている「プログラム回路106n」から出力される「リダンダンシ選択信号RDn」は、「リフレッシュ動作モード」における「リフレッシュアドレス」の「冗長判定結果信号」であるといえる。
そして、0167段落の「次に、マルチプレクサ164n,164ｒdは全く同一の構成であることから、図11ではマルチプレクサ164nのみについて詳細な回路例を図示してある。」の記載から、「マルチプレクサ171ｒd」内には、「マルチプレクサ171n」内の「ラッチ165」と同様の「ラッチ」が備えられていることは明らかであり、また、「冗長判定結果信号」は、「プログラム回路106n」と「マルチプレクサ171ｒd」とを結ぶ「冗長判定結果バス」によって伝達されることは明らかであるから、「マルチプレクサ171ｒd」内の「ラッチ165」は、「冗長判定結果バス」に接続され、次回の「リフレッシュ動作モード」に先立つ「制御信号CB」の立ち上がりにより次回の「リフレッシュ動作モード」における「リフレッシュアドレス」の「冗長判定結果信号」を格納している。

(2-6)また、0182段落の「まず、ノーマルアクセスの場合には制御信号Aが“H”となるため、マルチプレクサ171nはTｒ167を通じてプリデコード信号PDnをそのままプリデコード信号PDmとして出力する。一方、リフレッシュの場合にはラッチ165,166及びTｒ168が使用される。ラッチ165は次のリフレッシュに使用されるプリデコード信号PDnをリフレッシュ期間中に制御信号CBの立ち上がりで取り込むためのものであって、リフレッシュ開始時における制御信号Bの立ち上がりでその内容がラッチ166に転送される。一方、ラッチ166はリフレッシュ期間中に制御信号Bが“H”となっているときに、Tｒ168を通じてプリデコード信号を後段へ送出する。」の記載から、「マルチプレクサ171n」内の「Tｒ167」は、「Read/Wｒiｔe動作モード」でのアクセスの際に、「内部アドレスバス」を選択する選択手段であることは明らかであり、また、「マルチプレクサ171n」内の「Tｒ168」は、「リフレッシュ動作モード」でのアクセスの際に、「ラッチ166」を介して、「ラッチ165」の出力を選択する選択手段であることは明らかである。
また、0167段落の「次に、マルチプレクサ164n,164ｒdは全く同一の構成であることから、図11ではマルチプレクサ164nのみについて詳細な回路例を図示してある。」の記載から、「マルチプレクサ171ｒd」内の「Tｒ167」は、「Read/Wｒiｔe動作モード」でのアクセスの際に、「冗長判定結果バス」を選択する選択手段であることは明らかであり、また、「マルチプレクサ171ｒd」内の「Tｒ168」は、「リフレッシュ動作モード」でのアクセスの際に、「ラッチ166」を介して、「ラッチ165」の出力を選択する選択手段であることは明らかである。

(2-7)また、「制御信号CB」は、図14の記載から、「リフレッシュ動作モード」期間内の時刻ｔ84でLレベルに立ち下がることは明らかであり、0187段落の「そして制御信号CBが立ち上がることによって、マルチプレクサ171n,171ｒdでは各ラッチ165がそれぞれリフレッシュアドレスR_ADDに対応したプリデコード信号PDn,リダンダンシ選択信号RDnを取り込む。」の記載から、「各ラッチ165」は、「リフレッシュ動作モード」の時だけデータの書き込みが行われること、すなわち、引用例において、「リフレッシュ動作モード」の実行をしない場合に、前記「マルチプレクサ171n」内の「ラッチ165」に保持されている前記「リフレッシュアドレス」を維持して前記「マルチプレクサ171n」内の「ラッチ165」へ他の「リフレッシュアドレス」を格納することが禁止され、前記「マルチプレクサ171ｒd」内の「ラッチ165」に保持されている前記「冗長判定結果信号」を維持して前記「マルチプレクサ171ｒd」内の「ラッチ165」へ前記他の「リフレッシュアドレス」の「冗長判定結果信号」を格納することが禁止されることは明らかである。

(2-8)よって、引用例には以下の発明(以下「引用発明」という。)が記載されているものと認められる。
「アクセスごとにアクセス対象となるアドレスAddｒeｓｓが指定されるRead/Wｒiｔe動作モードと、アクセスごとにアクセス対象となるリフレッシュアドレスが指定されてアクセス動作を行なうリフレッシュ動作モードとを備え、
外部アドレスの変化をトリガとして前記リフレッシュ動作モードとこれに続く前記Read/Wｒiｔe動作モードを1メモリサイクル中で時分割により行ない、1つのメモリサイクル中にリフレッシュ動作及びRead/Wｒiｔe動作という2つの動作が行われる半導体記憶装置において、
内部アドレスバスに接続され、次回の前記リフレッシュ動作モードに先立つ制御信号CBにより次回の前記リフレッシュ動作モードにおける前記リフレッシュアドレスを格納するマルチプレクサ171n内のラッチ165と、
冗長判定結果バスに接続され、次回の前記リフレッシュ動作モードに先立つ制御信号CBにより次回の前記リフレッシュ動作モードにおける前記リフレッシュアドレスの冗長判定結果信号を格納するマルチプレクサ171ｒd内のラッチ165と、
前記Read/Wｒiｔe動作モードまたは前記リフレッシュ動作モードでのアクセスの際、
前記内部アドレスバスまたはマルチプレクサ171n内のラッチ165に記憶されている前記リフレッシュアドレスをラッチ166を介して選択するマルチプレクサ171n内のTｒ167及びTｒ168と、
前記冗長判定結果バスまたはマルチプレクサ171ｒd内のラッチ165に記憶されている前記冗長判定結果信号をラッチ166を介して選択するマルチプレクサ171ｒd内のTｒ167及びTｒ168と、
前記リフレッシュ動作モードの実行をしない場合に、前記アドレス保持部に保持されている前記リフレッシュアドレスを維持して前記アドレス保持部へ他のリフレッシュアドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果信号を維持して前記冗長判定結果保持部へ前記他のリフレッシュアドレスの冗長判定結果信号を格納することが禁止されることを特徴とする半導体記憶装置。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「アドレスAddｒeｓｓ」及び「Read/Wｒiｔe動作モード」は、それぞれ「第1アドレス」及び「第1動作モード」であるといえ、また、引用発明の「リフレッシュアドレス」及び「リフレッシュ動作モード」は、それぞれ「第2アドレス」及び「第2動作モード」であるといえるから、引用発明の「アクセスごとにアクセス対象となるアドレスAddｒeｓｓが指定されるRead/Wｒiｔe動作モードと、予め定められた所定順序に従い、アクセスごとにアクセス対象となるリフレッシュアドレスが指定されてアクセス動作を行なうリフレッシュ動作モードとを備え、 外部アドレスの変化をトリガとして前記リフレッシュ動作モードとこれに続く前記Read/Wｒiｔe動作モードを1メモリサイクル中で時分割により行ない、1つのメモリサイクル中にリフレッシュ動作及びRead/Wｒiｔe動作という2つの動作が行われる半導体記憶装置」は、補正発明の「アクセスごとにアクセス対象となる第1アドレスが指定されてアクセス動作を行なう第1動作モードと、前記第1動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第2アドレスが指定されてアクセス動作を行なう第2動作モードとを備える半導体記憶装置」に対応しており、両者は、「アクセスごとにアクセス対象となる第1アドレスが指定されてアクセス動作を行なう第1動作モードと、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第2アドレスが指定されてアクセス動作を行なう第2動作モードとを備える半導体記憶装置」である点で共通する。

(3-2)引用発明の「内部アドレスバスに接続され、次回の前記リフレッシュ動作モードに先立つ制御信号CBにより次回の前記リフレッシュ動作モードにおける前記リフレッシュアドレスを格納するマルチプレクサ171n内のラッチ165」は、補正発明の「内部アドレスバスに接続され、次回の前記第2動作モードに先立つ制御信号により次回の前記第2動作モードにおける前記第2アドレスを格納するアドレス保持部」に相当する。

(3-3)引用発明の「冗長判定結果バスに接続され、次回の前記リフレッシュ動作モードに先立つ制御信号CBにより次回の前記リフレッシュ動作モードにおける前記リフレッシュアドレスの冗長判定結果信号を格納するマルチプレクサ171ｒd内のラッチ165」は、補正発明の「冗長判定結果バスに接続され、次回の前記第2動作モードに先立つ制御信号により次回の前記第2動作モードにおける前記第2アドレスの冗長判定結果信号を格納する冗長判定結果保持部」に相当する。

(3-4)引用発明の「前記内部アドレスバスまたはマルチプレクサ171n内のラッチ165の前記リフレッシュアドレスをラッチ166を介して選択するマルチプレクサ171n内のTｒ167及びTｒ168」における「マルチプレクサ171n内のTｒ167及びTｒ168」は、「前記内部アドレスバス」又は「前記マルチプレクサ171n内のラッチ165に記憶されている前記リフレッシュアドレス」のいずれかを選択的に出力するものであるから、「第1切り替え部」であるといえ、また、引用発明の「前記冗長判定結果バスまたはマルチプレクサ171ｒd内のラッチ165に記憶されている前記冗長判定結果信号をラッチ166を介して選択するマルチプレクサ171ｒd内のTｒ167及びTｒ168」における「前記マルチプレクサ171ｒd内のTｒ167及びTｒ168」は、「前記冗長判定結果バス」又は「前記マルチプレクサ171ｒd内のラッチ165に記憶されている前記冗長判定結果信号」のいずれかを選択的に出力するものであるから、「第2切り替え部」であるといえる。したがって、引用発明の「前記Read/Wｒiｔe動作モードまたは前記リフレッシュ動作モードでのアクセスの際、 前記内部アドレスバスまたはマルチプレクサ171n内のラッチ165に記憶されている前記リフレッシュアドレスをラッチ166を介して選択するマルチプレクサ171n内のTｒ167及びTｒ168と、 前記冗長判定結果バスまたはマルチプレクサ171ｒd内のラッチ165に記憶されている前記冗長判定結果信号をラッチ166を介して選択するマルチプレクサ171ｒd内のTｒ167及びTｒ168」は、補正発明の「前記第1または第2動作モードでのアクセスの際、 前記内部アドレスバスまたは前記アドレス保持部を選択する第1切り替え部と、 前記冗長判定結果バスまたは前記冗長判定結果保持部を選択する第2切り替え部」に相当する。

(3-5)引用発明の「前記リフレッシュ動作モードの実行をしない場合に、前記アドレス保持部に保持されている前記リフレッシュアドレスを維持して前記アドレス保持部へ他のリフレッシュアドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果信号を維持して前記冗長判定結果保持部へ前記他のリフレッシュアドレスの冗長判定結果信号を格納すること」は、補正発明の「前記第2動作モードを実行するか否かを判定する判定部とを備え、 前記判定部が、前記第2動作モードの実行をしないと判定する場合に、前記アドレス保持部に保持されている前記第2アドレスを維持して前記アドレス保持部へ他の第2アドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果を維持して前記冗長判定結果保持部へ前記他の第2アドレスの冗長判定結果を格納することが禁止されること」に対応しており、両者は、「前記第2動作モードの実行をしない」場合、「前記アドレス保持部に保持されている前記第2アドレスを維持して前記アドレス保持部へ他の第2アドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果を維持して前記冗長判定結果保持部へ前記他の第2アドレスの冗長判定結果を格納することが禁止される」点で共通する。

(3-6)以上によれば、補正発明と引用発明とは、
「アクセスごとにアクセス対象となる第1アドレスが指定されてアクセス動作を行なう第1動作モードと、アクセスごとにアクセス対象となる第2アドレスが指定されてアクセス動作を行なう第2動作モードとを備える半導体記憶装置において、
内部アドレスバスに接続され、次回の前記第2動作モードに先立つ制御信号により次回の前記第2動作モードにおける前記第2アドレスを格納するアドレス保持部と、
冗長判定結果バスに接続され、次回の前記第2動作モードに先立つ制御信号により次回の前記第2動作モードにおける前記第2アドレスの冗長判定結果を格納する冗長判定結果保持部と、
前記第1または第2動作モードでのアクセスの際、
前記内部アドレスバスまたは前記アドレス保持部を選択する第1切り替え部と、
前記冗長判定結果バスまたは前記冗長判定結果保持部を選択する第2切り替え部と、
前記第2動作モードの実行をしない時、前記アドレス保持部に保持されている前記第2アドレスを維持して前記アドレス保持部へ他の第2アドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果を維持して前記冗長判定結果保持部へ前記他の第2アドレスの冗長判定結果を格納することが禁止されることを特徴とする半導体記憶装置。」

である点で一致し、以下の点で相違する。

(相違点1)
補正発明は、「第2動作モード」が「第1動作モードとは非同期に実行され」るものであるのに対して、引用発明は、「外部アドレスの変化をトリガとして前記リフレッシュ動作モードとこれに続く前記Read/Wｒiｔe動作モードを1メモリサイクル中で時分割により行ない、1つのメモリサイクル中にリフレッシュ動作及びRead/Wｒiｔe動作という2つの動作が行われる」ものである点。

(相違点2)
補正発明は、「前記第2動作モードを実行するか否かを判定する判定部」「を備え、前記判定部が、前記第2動作モードの実行をしないと判定する場合に」応じて、アドレス保持部及び冗長判定結果保持部を制御しているのに対して、引用発明は、「前記第2動作モードを実行するか否かを判定する判定部」を備えていない点。

(4)当審の判断
(4-1)相違点1について
相違点1について検討すると、引用例の0041段落には「ちなみに、MSRAMでは汎用のDRAMと同じくノーマルアクセスに付随するリフレッシュだけでなく、MSRAM内部でリフレッシュアドレスを生成して自動的にリフレッシュを行うセルフリフレッシュ機能も備えている。」と記載されており、また、0075段落には「また本実施形態では、図2に示したように、外部アドレスの変化をトリガとしてリフレッシュが連続するメモリサイクルで継続して行われる場合を例に挙げて説明した。しかし、本発明はこうしたリフレッシュの形態に限定されるものではなく、リフレッシュがリフレッシュタイマで計時される所定の時間間隔で行われる形態等にも当然適用可能であって、このことはこれ以後に説明する実施形態においても同様である。」と記載されている。そして、「リフレッシュがリフレッシュタイマで計測される所定の時間間隔で行われる形態」を採用した場合には、「リフレッシュ動作モード」が「Read/Wｒiｔe動作モード」とは非同期に実行されることは当業者にとって自明であるから、引用例には、引用発明の「外部アドレスの変化をトリガとして前記リフレッシュ動作モードとこれに続く前記Read/Wｒiｔe動作モードを1メモリサイクル中で時分割により行ない、1つのメモリサイクル中にリフレッシュ動作及びRead/Wｒiｔe動作という2つの動作が行われる」形式に代えて、「アクセスごとにアクセス対象となるRead/Wｒiｔeアドレスが指定されてアクセス動作を行なうRead/Wｒiｔe動作モードと、前記Read/Wｒiｔe動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となるリフレッシュアドレスが指定されてアクセス動作を行なうリフレッシュ動作モード」を行う動作形式としても良い旨の示唆がなされていると認められる。
よって、引用発明において、補正発明のごとく、「前記第1動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第2アドレスが指定されてアクセス動作を行なう第2動作モード」とすることは、当業者が容易に想到し得た事項である。

(4-2)相違点2について
相違点2について検討すると、相違点1で検討したように、引用発明において、リフレッシュ動作モードをRead/Wｒiｔe動作モードとは非同期に実行することは当業者が用に想到し得る事項であるが、「リフレッシュ動作モード」と「Read/Wｒiｔe動作モード」とを非同期に実行する場合においては、下記周知文献1及び下記周知文献2に記載されているように、「リフレッシュ動作モード」を実行をさせるか否かを判定する「モード判定回路」を備えなければならないことは当業者ならば自明である。
よって、引用発明において、リフレッシュ動作モードをRead/Wｒiｔe動作モードとは非同期に実行するに際して、「リフレッシュ動作モード」を実行をさせるか否かを判定する「モード判定回路」を備えることにより、本願発明のごとく、「前記第2動作モードを実行するか否かを判定する判定部とを備え、 前記判定部が、前記第2動作モードの実行をしないと判定する場合に」応じて制御を行うようにすることは、当業者が容易に想到し得た事項である。

(4-2-1)周知文献1:特開平11-265579号公報
「【0011】クロックジェネレータ86は、ロウアドレスストローブ信号/RASに基づいて制御信号RASXをモード判定回路87に出力すると共に、制御信号RASXを遅延回路88を介して前記各バッファセル81A?81Cのアドレスラッチ回路84に出力する。モード判定回路87は、ロウアドレスストローブ信号/RASがLレベル(低レベル)となった時、コラムアドレスストローブ信号/CASがHレベル(高レベル)であると、通常の読出し書込み動作であると判定し、モード信号MODEをHレベルに、また、モード信号/MODEをLレベルに保持する。また、モード判定回路87は、ロウアドレスストローブ信号/RASがLレベルとなった時、コラムアドレスストローブ信号/CASがLレベルであると、メモリセルアレイ(図2中のコア部110に含まれている)のリフレッシュ動作であると判定し、モード信号MODEをHレベルに、また、モード信号/MODEをLレベルに保持する。」

(4-2-2)周知文献2:特開2001-250384号公報
「【0037】そして、モード判定回路39は、ロウアドレスストローブ信号/RASがLレベルに遷移した時、コラムアドレスストローブ信号/CASがHレベルであると、通常の読出し書込み動作と判定してモード信号MODEをHレベルとし、モード信号/MODEをLレベルとする。すなわち、ロウアドレスストローブ信号/RASがLレベルに遷移した時点ではNAND回路44の出力はHレベル、且つ、NAND回路45の出力はLレベルとなる。このとき、クロックジェネレータ38の制御信号RASXはまだHレベルであるため、nMOSトランジスタ46,47がオンし、NAND回路44,45の出力がラッチ回路48,49に転送されてラッチされ、そして、モード信号MODEはHレベル、モード信号/MODEはLレベルとなる。
【0038】また、モード判定回路39は、ロウアドレスストローブ信号/RASがLレベルに遷移した時、コラムアドレスストローブ信号/CASがLレベルであると、メモリセルアレイ21のリフレッシュ動作であると判定してモード信号MODEをLレベルとし、モード信号/MODEをHレベルとする。すなわち、クロックジェネレータ38の制御信号RASXがLレベルとなる直前には、NAND回路44の出力はLレベル、且つ、NAND回路45の出力はHレベルとなるため、NAND回路44,45の出力がラッチ回路48,49に転送されてラッチされ、そして、モード信号MODEはLレベル、モード信号/MODEはHレベルとなる。」

したがって、補正発明は、当業者における周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
以上のとおりであるから、本件補正は、本件補正後の特許請求の範囲の請求項3に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであり、特許法第17条の2第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項をいう。以下同じ。)において準用する同法第126条第5項の規定に適合しない。

5 本件補正についてのむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないので、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
平成20年4月2日付けの手続補正は上記のとおり却下されたので、本願の請求項1?9に係る発明は、平成19年11月26日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?9に記載されている事項により特定されるとおりのものであり、そのうちの請求項3に係る発明(以下「本願発明」という。)は、請求項3に記載されている事項により特定される以下のとおりのものである。

「【請求項3】 アクセスごとにアクセス対象となる第1アドレスが指定されてアクセス動作を行なう第1動作モードと、前記第1動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第2アドレスが指定されてアクセス動作を行なう第2動作モードとを備える半導体記憶装置において、
内部アドレスバスに接続され、次回の前記第2動作モードに先立つ制御信号により次回の前記第2動作モードにおける前記第2アドレスを格納するアドレス保持部と、
冗長判定結果バスに接続され、次回の前記第2動作モードに先立つ制御信号により次回の前記第2動作モードにおける前記第2アドレスの冗長判定結果を格納する冗長判定結果保持部と、
前記第1または第2動作モードでのアクセスの際、
前記内部アドレスバスまたは前記アドレス保持部を選択する第1切り替え部と、
前記冗長判定結果バスまたは前記冗長判定結果保持部を選択する第2切り替え部と、
前記第2動作モードを実行するか否かを判定する判定部とを備え、
前記判定部が、前記第2動作モードの実行をしないと判定する場合に、前記アドレス保持部へ前記第2アドレスを格納することが禁止され、冗長判定結果保持部へ第2アドレスの冗長判定結果を格納することが禁止されることを特徴とする半導体記憶装置。」

一方、本願の出願日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開2002-32986号公報(「引用例」)には、上記第2.(2)に記載したとおりの事項、及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.(4)において検討したとおり、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
以上検討したとおり、本願発明は、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第4 むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2010-06-23 
結審通知日 2010-06-29 
審決日 2010-07-12 
出願番号 特願2002-127552(P2002-127552)
審決分類 P 1 8・ 575- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 北島 健次
特許庁審判官 西脇 博志
加藤 俊哉
発明の名称 半導体記憶装置、およびその制御方法  
代理人 田中 裕人  

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