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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1223593 |
| 審判番号 | 不服2007-20406 |
| 総通号数 | 131 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2010-11-26 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2007-07-23 |
| 確定日 | 2010-09-15 |
| 事件の表示 | 特願2002- 15373「強誘電体メモリの参照装置及びその駆動方法」拒絶査定不服審判事件〔平成15年 1月24日出願公開、特開2003- 22669〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成14年1月24日(パリ条約による優先権主張2001年6月29日、大韓民国)に出願した特願2002-15373号であって、平成19年4月16日付けで拒絶査定がなされ、これに対して同年7月23日に拒絶査定に対する審判請求がなされるとともに手続補正がなされ、その後当審において、平成21年11月5日付けで審尋がなされ、平成22年2月17日に回答書が提出されたものである。 2.平成19年7月23日付けの手続補正(以下「本件補正」という。)について [補正の却下の決定の結論] 平成19年7月23日付けの手続補正を却下する。 [理由] (1)本件補正の内容 本件補正は、補正前の特許請求の範囲の請求項1?7を、補正後の特許請求の範囲の請求項1?7と補正するものであって、補正後の特許請求の範囲の請求項1?7(以下「補正後請求項1」?「補正後請求項7」という。)は以下のとおりである。 「【請求項1】 複数の単位セルを含むセルブロックに対応して、互いに隣接して第1方向に構成される参照プレートラインと参照ワードライン; 前記単位セルに連結され、第2方向に構成される複数のビットライン; 第1電極が前記参照プレートラインに連結され、第2電極が参照セルのストレージノードSNに連結され、互いに並列に構成される複数の参照キャパシタであって、前記ビットラインのすべてに対して共通に利用される前記参照キャパシタ; 前記ストレージノードSNに連結され、参照セルのレベルを初期化する初期化部; 前記ビットラインに対応して、ビットラインとストレージノードSNとの間に構成され、前記参照ワードラインに印加される信号により制御されるスイッチング部; を含んで構成されることを特徴とする強誘電体メモリの参照装置。 【請求項2】 スイッチング部は各々のビットラインに対応して一方の電極が連結され、他方の電極はストレージノードSNに連結され、ゲートが参照ワードラインREF_W/Lに共通に連結される複数のNMOSトランジスタから構成されることを特徴とする請求項1記載の強誘電体メモリの参照装置。 【請求項3】 レベル初期化部はゲートに参照セル制御信号REF_EQが印加され、一方の電極は接地端子GNDに、他方の電極はストレージノードSNに連結されるNMOSトランジスタから構成されることを特徴とする請求項1記載の強誘電体メモリの参照装置。 【請求項4】 複数の単位セルを各々包含するセルブロック; 各々のセルブロック内に一方向に形成される複数のビットライン; 前記各々のセルブロックに一対一に対応して、ビットラインに垂直の方向に形成される参照ワードライン; 前記参照ワードラインと同一の方向に形成され、全セルブロックが共有している参照プレートライン; 前記すべてのセルブロックに共通に設けられ、第1電極が前記参照プレートラインに連結され、第2電極が全セルブロックが共有しているストレージノードSNに連結されて、互いに並列に構成される参照キャパシタ; 前記ストレージノードSNに連結され、参照セルのレベルを初期化する初期化部; 前記ビットラインに対応して、ビットラインとストレージノードSNとの間に構成され、各々の該参照ワードラインに印加する信号により制御されるスイッチング部; を含むことを特徴とする強誘電体メモリの参照装置。 【請求項5】 SNノードと参照プレートラインとを全セルブロックが共有していて、参照キャパシタの容量を決定する際に、他のセルブロックの参照キャパシタを共通に使用して調整することを特徴とする請求項4記載の強誘電体メモリの参照装置。 【請求項6】 複数の単位セルを含むセルブロックに対応して、互いに隣接して第1方向に構成される参照プレートラインと参照ワードラインと;前記単位セルに連結され、第2方向に構成される複数のビットラインと;第1電極が前記参照プレートラインに連結され、第2電極が参照セルのストレージノードSNに連結され、互いに並列に構成される複数の参照キャパシタであって、前記ビットラインのすべてに対して共通に利用される前記参照キャパシタと;前記ストレージノードSNに連結され、参照セルのレベルを初期化する初期化部と;前記ビットラインに対応して、ビットラインとストレージノードSNとの間に構成され、前記参照ワードラインに印加される信号により制御されるスイッチング部とを有する強誘電体メモリの前記参照セルの駆動方法において、 チップイネーブル信号CEBｐadをハイレベルからローレベルに遷移させ、チップを活性化する段階; 活性化区間の始まる時点で参照プレートラインの印加信号をローレベルに遷移させ、この区間の時間を調整して、参照キャパシタに充電されるリニアチャージ(Qnｓ)量を調整する段階; 参照キャパシタの充電終了の時点で参照ワードラインと参照プレートラインの印加信号を同時にハイレベルに遷移させ、参照セルデータを各々のビットラインに放電する段階; ビットラインに放電する電荷量を参照ワードラインのハイレベル維持区間の時間を用いて調整し、参照ワードラインの印加信号をローレベルに遷移する段階; 参照ワードラインのレベルがローに遷移する時点でビットラインのセンスアンプの活性化信号をハイレベルに遷移する段階; を備えていることを特徴とする強誘電体メモリの参照装置の駆動方法。 【請求項7】 活性化区間の終了時点でチップイネーブル信号がハイレベルに遷移し、この時点でプリチャージ区間が始まることを特徴とする請求項6記載の強誘電体メモリの参照装置の駆動方法。」 (2)補正事項の整理 本件補正による補正事項を整理すると以下のとおりである。 [補正事項1] 補正前の請求項1の「第1電極が前記参照プレートラインに連結され、第2電極が参照セルのストレージノードSNに連結され、互いに並列に構成される複数の参照キャパシタ」を、 補正後請求項1の「第1電極が前記参照プレートラインに連結され、第2電極が参照セルのストレージノードSNに連結され、互いに並列に構成される複数の参照キャパシタであって、前記ビットラインのすべてに対して共通に利用される前記参照キャパシタ」と補正すること。 [補正事項2] 補正前の請求項6の「強誘電体メモリの参照セルの駆動方法において」を、 補正後請求項6の「複数の単位セルを含むセルブロックに対応して、互いに隣接して第1方向に構成される参照プレートラインと参照ワードラインと;前記単位セルに連結され、第2方向に構成される複数のビットラインと;第1電極が前記参照プレートラインに連結され、第2電極が参照セルのストレージノードSNに連結され、互いに並列に構成される複数の参照キャパシタであって、前記ビットラインのすべてに対して共通に利用される前記参照キャパシタと;前記ストレージノードSNに連結され、参照セルのレベルを初期化する初期化部と;前記ビットラインに対応して、ビットラインとストレージノードSNとの間に構成され、前記参照ワードラインに印加される信号により制御されるスイッチング部とを有する強誘電体メモリの前記参照セルの駆動方法において」と補正すること。 (3)補正の目的、及び新規事項追加の有無 (3-1)補正事項1について 補正事項1についての補正は、補正前の請求項1に係る発明における発明特定事項である「参照キャパシタ」の機能を限定する補正であるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、当該補正が、願書に最初に添付した明細書及び願書に最初に添付した図面(以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。)に記載された事項の範囲内においてなされたものであることは明らかである。 したがって、当該補正は、特許法17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)及び第4項に規定する要件を満たすものである。 (3-2)補正事項2について 補正事項2についての補正は、補正前の請求項6に係る発明における「駆動方法」を行うための参照セルの構成を限定する補正であるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、当該補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。 したがって、当該補正は、特許法17条の2第3項及び第4項に規定する要件を満たすものである。 (4)独立特許要件について (4-1)補正後の発明 補正後の請求項1?7に係る発明は、平成19年7月23日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?7に記載された事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正後の発明」という。)は、請求項1に記載された事項により特定される上記2.(1)の請求項1の箇所に記載されたとおりのものである。 (4-2)引用刊行物に記載された発明 本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平10-209387号公報(以下「引用例」という。)には、図3及び図4とともに、以下の事項が記載されている。 なお、以下の検討において、各引用箇所の下線は当審で付した。 「【0001】 【発明の属する技術分野】本発明は半導体メモリ、特に強誘電体メモリのメモリセルアレイ構造及びデータ感知方法に関する。」 「【0011】上記のメモリセルを多数配列するとともにセンスアンプに基準電圧を提供する基準セルを多数配列したメモリセルアレイについて、読出/書込のための周辺回路とともに図3に示してある。 【0012】図示のように、このメモリセルアレイはセンスアンプを中心に対称的なオープンビットライン構造を採用しており、センスアンプ300,310と、基準セル及びパスゲートを多数配置した基準セル部20,21と、データを記憶するためのメモリセルを多数配置したメインセル部30,31と、ビットラインをプリチャージ及び等化するためのプリチャージ及び等化部10,11と、を備えている。プリチャージ及び等化部10,11は、2本のビットラインBLa1,BLa2の間に設けられた等化用トランジスタQ1及びプリチャージ用トランジスタQ2,Q3から構成される。図中の基準セルRC1?RC21とメモリセルMC1?MC21は同一工程で製造されるので、例えば基準セルRC1及びメモリセルMC1の中にそれぞれ存在する強誘電体キャパシタ2,2は互いに同じ分極量をもつ。 【0013】センスアンプ300の図中上側に位置したメインセル部30内のメモリセルMC1から記憶データを読出す場合を例にして説明する。 【0014】この場合、基準セルRC1,RC2の動作は抑止され、ビットラインBLb1に感知用基準電圧を提供するために、センスアンプ300の図中下側に位置した基準セルRC11,RC21が動作する。この基準セル動作のために、基準セルデータ入力端PFPRS*(=反転),PFPRS,RDIN*,RDINにはそれぞれ論理レベル“ハイ”、“ロウ”、“ハイ”、“ロウ”が一定のパルス幅を有する信号として提供され、また、基準セルプレートラインRPL2には0Vが印加される。なお、この例では論理ハイ=5V、論理ロウ=0Vとする。」 「【0023】 【発明の実施の形態】以下、本発明の実施形態につき添付図面を参照して詳細に説明する。 【0024】図4及び図5には、強誘電体メモリのメモリセルアレイの等価回路図を2例示している。 【0025】まず、図4を参照すると、オープンビットラインタイプのビットラインにセンスアンプ300,310が設置されている。これらセンスアンプ300,310には、例えば図8に示すような構成を採用することができる。図8に示すのはインバータラッチタイプのセンシング構造で、それぞれクロスカップルされてインバータをなすP形及びN形MOSトランジスタP1-N1,P2-N2から構成される。信号SAPEN,SANENは、それぞれ感知イネーブルのための制御信号である。 【0026】アクセストランジスタ1及び強誘電体キャパシタ2を有してなるメモリセルMCはセンスアンプを中心に対称的に配置され、ビットラインBLとプレートラインMPLの間に多数連結される。このメインセル部200,210を構成するメモリセルMC1,MC2,MC11,MC21の各メモリセルキャパシタ2は、同じ分極量を有するように製造されている。一方、同じくアクセストランジスタ1及び強誘電体キャパシタ3を有してなる本例の基準セルRCはセンスアンプを中心に対称的に配置され、メインメモリセルMCの外側でビットラインBLに連結される。この基準セル部100,110をなす基準セルRC1,RC2,RC11,RC21の各基準セルキャパシタ3は、メモリセルキャパシタ2の半分相当の分極量を有するように製造される。すなわち、例えば読出対象のメモリセルMC1の反対側にある基準セルRC11だけで感知用基準電圧をビットラインBLb1に提供するためである。 【0027】本例では、基準セルキャパシタ3のキャパシタンスをメモリセルキャパシタ2のキャパシタンスとは変えて製造することにより、従来構造で必須としてあったプリチャージ及び等化部10,11、そしてパスゲートPGが除去されるものである。これにより、基準セルに対するデータ入力及び等化動作が不要になって高速化を図れることになる。」 「【0033】図4の例を用いて読出動作について説明する。なお、センスアンプ300で感知されるメインセル部200内のメモリセルMC1から記憶データを読出すものとし、基準セルの開口Dのサイズを縮小してある構造とする。 【0034】この場合、基準セルRC1,RC2の動作は抑止され、(他方の)ビットラインBLb1に感知用基準電圧を提供するために基準セルRC11のみが動作する。そして、基準セル部110内の基準セル信号RDIN2をハイとした後、基準セルワードラインRWL2をイネーブルさせると、ビットラインBLb1には反転分極量の変化に起因した電圧が現れ2. 5Vの基準電圧が設定される。すなわち、基準セルキャパシタ3の分極量はメモリセルキャパシタ2の半分なので、メモリセルのデータ電圧である0V-5Vの中間値として2. 5Vの基準電圧が等化動作を使用せずとも提供される。 【0035】一方、メインセル部200のワードラインMWL1とプレートラインMPL1にハイ印加されると、メモリセルMC1がデータ“1”を記憶していれば分極方向が変わるため、これに従う電圧がプリチャージ済みの(一方の)ビットラインBLa1にデベロープされる。このデベロープ電圧と基準電圧とを図8の構造としたセンスアンプ300が比較してその差を増幅する結果、ビットラインBLa1のデータ電圧が感知増幅される。そして、イネーブル信号Cdｔaのハイ印加で伝送トランジスタS1がオンすれば、データラインD/O1へデータが出力される。データがデータラインD/O1を通じて読出された後は、センスアンプ300の制御によりプリチャージが実行される。すなわち、センスアンプ300にパルス形態の信号を印加してビットラインBLa1をハーフレベルやグランドレベルとする。 【0036】このように、ビットラインごとに指定した従来のような基準セルデータの入力や等化作業は一切必要ないため、それだけ高速化を図ることができる。」 ここにおいて、0014段落、図3及び図4に注目すると、図3の「RPL2」は「基準セルプレートラインRPL2」(0014段落)と記載されていることから、図3の「RPL2」と同様な構成である図4の「RPL2」についても、「基準セルプレートラインRPL2」であり、また、図4から、「基準セルプレートラインRPL2」と「基準セルワードラインRWL2」が互いに隣接して第1方向(図面の左右方向)に構成され、「メインセル部210」及び「基準セル部110」に対応していることは明らかである。 また、図4の「BLb1」が「ビットラインBLb1」(0034段落)であることから、図4の「BLb2」はビットラインBLb2であり、図4から、ビットラインBLb1、BLb2は第2方向(図面の上下方向)に構成されていることは明らかである。 また、「基準セルキャパシタ3」の第1電極が「基準セルプレートラインRPL2」に連結され、第2電極は「アクセストランジスタ1」に接続されていることが図4に示されている。 さらに、図4から、複数の「基準セルキャパシタ3」の第1電極は「基準セルプレートラインRPL2」によって共通に接続され、第2電極は「基準セル信号RDIN2」が供給されるラインによって共通に接続されていることから、複数の「基準セルキャパシタ3」は互いに並列に構成されており、第2電極が「基準セル信号RDIN2」が供給されるラインによって共通に接続されていることから、「基準セルキャパシタ3」はビットラインBLb1、BLb2に対して共通に利用されることは明らかである。 また、図4から、「基準セル信号RDIN2」は、「基準セルキャパシタ3」の第2電極と「アクセストランジスタ1」との間に連結されたラインに供給されていることは自明である。 そして、「アクセストランジスタ1」は、ビットラインBLb1、BLb2に対応して、ビットラインBLb1、BLb2と「基準セルキャパシタ3」の第2電極との間に構成されており、「アクセストランジスタ1」のゲートに「基準セルワードラインRWL2」が接続されていることから、「基準セルワードラインRWL2」に印加される信号により制御されることも明らかである。 以上を総合すると、引用例には、以下の発明(以下「引用発明」という。)が記載されているものと認められる。 「メモリセルMC11,MC21から構成されるメインセル部210及び基準セル部110に対応して、互いに隣接して第1方向に構成される基準セルプレートラインRPL2と基準セルワードラインRWL2、 前記メモリセルMC11,MC21に連結され、第2方向に構成されるビットラインBLb1、BLb2、 第1電極が前記基準セルプレートラインRPL2に連結され、第2電極がアクセストランジスタ1に連結され、互いに並列に構成される複数の基準セルキャパシタ3であって、前記ビットラインBLb1、BLb2に対して共通に利用される基準セルキャパシタ3、 前記基準セルキャパシタ3の前記第2電極とアクセストランジスタ1との間に連結され、基準セル信号RDIN2が供給されるライン、 前記ビットラインBLb1、BLb2に対応して、前記ビットラインBLb1、BLb2と前記基準セルキャパシタ3の前記第2電極との間に構成され、前記基準セルワードラインRWL2に印加される信号により制御される前記アクセストランジスタ1、 を含んで構成されることを特徴とする強誘電体メモリの基準セル部110。」 (4-3)対比 以下に補正後の発明と引用発明とを対比する。 引用発明の「メモリセルMC11,MC21」、「メインセル部210及び基準セル部110」、「基準セルプレートラインRPL2」、「基準セルワードラインRWL2」、「ビットラインBLb1、BLb2」、「基準セルキャパシタ3」、「アクセストランジスタ1」は、それぞれ、補正後の発明の「複数の単位セル」、「セルブロック」、「参照プレートライン」、「参照ワードライン」、「複数のビットライン」、「参照キャパシタ」、「スイッチング部」に相当する。 そして、引用発明の「メインセル部210」は「メモリセルMC11,MC21から構成」されているのであるから、「メインセル部210及び基準セル部110」は「メモリセルMC11,MC21」を含んでいると認められる。 また、引用発明の「前記ビットラインBLb1、BLb2に対して共通に利用される基準セルキャパシタ3」は、補正後の発明の「前記ビットラインのすべてに対して共通に利用される前記参照キャパシタ」に相当する。 さらに、補正後の発明の「参照セルのストレージノードSN」は、「参照キャパシタ」の「第2電極」及び「スイッチング部」の間のノードを示していることから、引用発明の「第2電極がアクセストランジスタ1に連結され」、「前記基準セルキャパシタ3の前記第2電極とアクセストランジスタ1との間に連結され」、「前記ビットラインBLb1、BLb2と前記基準セルキャパシタ3の前記第2電極との間」は、それぞれ、補正後の発明の「第2電極が参照セルのストレージノードSNに連結され」、「前記ストレージノードSNに連結され」、「ビットラインとストレージノードSNとの間」に相当する。 したがって、補正後の発明と引用発明とは、 「複数の単位セルを含むセルブロックに対応して、互いに隣接して第1方向に構成される参照プレートラインと参照ワードライン、 前記単位セルに連結され、第2方向に構成される複数のビットライン、 第1電極が前記参照プレートラインに連結され、第2電極が参照セルのストレージノードSNに連結され、互いに並列に構成される複数の参照キャパシタであって、前記ビットラインのすべてに対して共通に利用される前記参照キャパシタ、 前記ビットラインに対応して、ビットラインとストレージノードSNとの間に構成され、前記参照ワードラインに印加される信号により制御されるスイッチング部; を含んで構成されることを特徴とする強誘電体メモリの参照装置。」 である点で一致し、以下の点で相違する。 (相違点) 補正後の発明は、「参照セルのレベルを初期化する初期化部」を備え、当該「初期化部」が「前記ストレージノードSNに連結され」ているのに対して、引用発明は、補正後の発明の「初期化部」に相当するものを備えることが特定されておらず、「基準セル信号RDIN2が供給されるライン」が「前記基準セルキャパシタ3の前記第2電極とアクセストランジスタ1との間に連結され」ている点。 (4-4)判断 (4-4-1)相違点について 引用例には、「基準セル部110内の基準セル信号RDIN2をハイとした後、基準セルワードラインRWL2をイネーブルさせると、ビットラインBLb1には反転分極量の変化に起因した電圧が現れ2. 5Vの基準電圧が設定される。」(0034段落)と記載されており、引用発明は、「基準セルワードラインRWL2をイネーブルさせる」前に、「基準セル信号RDIN2をハイ」とした信号を「基準セル信号RDIN2が供給されるライン」に出力することで、参照セルのレベルを初期化することを行っているものと認められる。 したがって、引用発明において、参照セルのレベルを初期化するための「基準セル信号RDIN2」を作成する初期化部を設けること、すなわち、補正後の発明のように「前記ストレージノードSNに連結され、参照セルのレベルを初期化する初期化部」を設けることは当業者であれば容易に想到し得た事項である。 (4-4-2)判断についてのまとめ 以上検討したとおり、補正後の発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。 (4-5)独立特許要件についてのまとめ 本件補正は、補正後の特許請求の範囲により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第17条の2第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項をいう。以下同じ。)において準用する同法第126条第5項の規定に適合しないものである。 (5)補正却下の決定についてのむすび 以上のとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。 3.本願発明 本件補正は上記のとおり却下されたので、本願の請求項1?7に係る発明は、平成14年1月24日付けの明細書及び図面の記載からみて、その特許請求の範囲1?7に記載された事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載された事項により特定される以下のとおりのものである。 「【請求項1】 複数の単位セルを含むセルブロックに対応して、互いに隣接して第1方向に構成される参照プレートラインと参照ワードライン; 前記単位セルに連結され、第2方向に構成される複数のビットライン; 第1電極が前記参照プレートラインに連結され、第2電極が参照セルのストレージノードSNに連結され、互いに並列に構成される複数の参照キャパシタ; 前記ストレージノードSNに連結され、参照セルのレベルを初期化する初期化部; 前記ビットラインに対応して、ビットラインとストレージノードSNとの間に構成され、前記参照ワードラインに印加される信号により制御されるスイッチング部; を含んで構成されることを特徴とする強誘電体メモリの参照装置。」 4.引用刊行物に記載された発明 引用刊行物に記載された発明は、上記2.(4-2)において引用発明として認定したとおりのものである。 5.判断 本願発明は、補正後の発明から、上記2.(2)に記載した補正事項1についての補正によりなされた技術的限定を省いたものである。 そうすると、2.(4-4)において検討したとおり、補正後の発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明についても、当然に、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。 したがって、本願発明1は特許法第29条第2項の規定により特許を受けることができない。 6.むすび 以上のとおり、本願の請求項1に係る発明は特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2010-04-01 |
| 結審通知日 | 2010-04-13 |
| 審決日 | 2010-04-28 |
| 出願番号 | 特願2002-15373(P2002-15373) |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 高野 芳徳 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
河口 雅英 高橋 宣博 |
| 発明の名称 | 強誘電体メモリの参照装置及びその駆動方法 |
| 代理人 | 黒川 弘朗 |
| 代理人 | 山川 政樹 |
| 代理人 | 西山 修 |
| 代理人 | 山川 茂樹 |