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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
管理番号 1223693
審判番号 不服2008-13609  
総通号数 131 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-11-26 
種別 拒絶査定不服の審決 
審判請求日 2008-05-30 
確定日 2010-09-16 
事件の表示 特願2000-137098「半導体記憶装置」拒絶査定不服審判事件〔平成13年11月16日出願公開、特開2001-319472〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成12年5月10日の特許出願であって、平成19年12月17日付けで手続補正がなされたが、平成20年4月22日付けで拒絶査定がなされ、それに対して、同年5月30日に拒絶査定不服審判が請求されるとともに、同年6月30日付けで手続補正がなされ、その後、平成22年1月15日付けで審尋がなされ、それに対して、同年3月19日に回答書が提出されたものである。

第2.補正の却下の決定
[補正の却下の決定の結論]
平成20年6月30日付けの手続補正を却下する。

[理由]
1.本件補正の内容
平成20年6月30日付けの手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?6を、補正後の特許請求の範囲の請求項1?6と補正するものであり、補正前後の請求項1は、各々以下のとおりである。

(補正前)
「【請求項1】 強誘電体キャパシタとトランジスタとからなるメモリセルが配列され、前記メモリセルを選択するワード線、前記メモリセルの強誘電体キャパシタの一端に駆動電圧を印加するためのプレート線及び、前記メモリセルの強誘電体キャパシタの他端からセルデータが読み出されるビット線が配設されたメモリセルアレイと、
前記強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路と
を備え、
前記ビット線電圧制御回路は、ビット線との容量結合によりビット線の電圧を引き下げるための少なくとも一つのキャパシタを有し、
データ読み出し時前記センスアンプ回路の動作前に、前記プレート線を前記駆動電位に駆動して前記メモリセルのデータを前記ビット線に読み出しつつ、前記ビット線電圧制御回路により、前記キャパシタの一端を、前記動作時において、前記ビット線の振幅電圧のHigh側の電位からLｏｗ側の電位に引き下げる
ことを特徴とする半導体記憶装置。」

(補正後)
「【請求項1】 強誘電体キャパシタとトランジスタとからなるメモリセルが配列され、前記メモリセルを選択するワード線、前記メモリセルの強誘電体キャパシタの一端に駆動電圧を印加するためのプレート線及び、前記メモリセルの強誘電体キャパシタの他端からセルデータが読み出されるビット線が配設されたメモリセルアレイと、
前記強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
データが読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路と
を備え、
前記ビット線電圧制御回路は、ビット線との容量結合により、データが読み出される前記ビット線の電圧を引き下げるための少なくとも一つのキャパシタを有し、
データ読み出し時前記センスアンプ回路の動作前に、前記プレート線を前記駆動電位に駆動して前記メモリセルのデータを前記ビット線に読み出しつつ、前記ビット線電圧制御回路により、前記キャパシタの一端を、前記動作時において、前記ビット線の振幅電圧のHigh側の電位からLｏｗ側の電位に引き下げる
ことを特徴とする半導体記憶装置。」

2.補正事項の整理
本件補正による補正事項を整理すると、以下のとおりである。

(補正事項1)
補正前の請求項1の「前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」を、補正後の請求項1の「データが読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」と補正すること。

(補正事項2)
補正前の請求項1の「前記ビット線電圧制御回路は、ビット線との容量結合によりビット線の電圧を引き下げるための少なくとも一つのキャパシタを有し、」を、補正後の請求項1の「前記ビット線電圧制御回路は、ビット線との容量結合により、データが読み出される前記ビット線の電圧を引き下げるための少なくとも一つのキャパシタを有し、」と補正すること。

(補正事項3)
補正前の請求項2の「前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」を、補正後の請求項2の「データが読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」と補正すること。

(補正事項4)
補正前の請求項3の「前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」を、補正後の請求項3の「データが読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」と補正すること。

(補正事項5)
補正前の請求項4の「前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」を、補正後の請求項4の「データが読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」と補正すること。

(補正事項6)
補正前の請求項5の「前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」を、補正後の請求項5の「データが読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」と補正すること。

3.補正の目的の適否、及び新規事項の追加の有無について
補正事項1?6は、いずれも補正前の請求項1?6に係る発明の発明特定事項である「ビット線電圧制御回路」について、補正前においては「前記ビット線の電圧を引き下げる」という制御を行う構成であったものを、補正後においては「データが読み出される前記ビット線の電圧を引き下げる」という制御を行う構成に補正することにより、制御の対象となるビット線を限定するものであるから、これらの補正は、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

また、「ビット線電圧制御回路」が「データが読み出される前記ビット線の電圧を引き下げる」という制御を行うことは、本願の願書に最初に添付した明細書の0038段落(「【0038】センスアンプ回路2のセンスノードBLSA,/BLSAには、データ読み出し時にビット線電圧をコントロールするためのビット線電圧制御回路3が設けられている。ビット線電圧制御回路3は、読み出し時に選択ビット線に結合されてその電位を引き下げるためのカップリング用キャパシタC(容量C)と、その一端Nを選択的にセンスノード/BLSA,BLSAに接続するためのNMOSトランジスタQ11,Q12を有する。キャパシタCの他端は駆動信号線CSDRVに接続されている。MOSトランジスタQ11,Q12は制御信号線OSWL0,OSWL1により制御される。キャパシタCのノードNにはまた、このノードNをリセットするためのリセット用NMOSトランジスタQ13が設けられている。キャパシタCの容量Cは好ましくは、ビット線容量CBの10%以上とする。この条件は、後に説明する全ての実施の形態について同様である。」)に記載されているものと認められるから、補正事項1?6は、いずれも本願の願書に最初に添付した明細書又は図面(以下「当初明細書等」という。)のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。
したがって、補正事項1?6は、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。

以上のとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たし、かつ、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち本件補正のいわゆる独立特許要件につき、以下において更に検討する。

4.独立特許要件について
(1)補正後の発明
本件補正による補正後の請求項1?6に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?6に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、以下のとおりのものである。
「【請求項1】 強誘電体キャパシタとトランジスタとからなるメモリセルが配列され、前記メモリセルを選択するワード線、前記メモリセルの強誘電体キャパシタの一端に駆動電圧を印加するためのプレート線及び、前記メモリセルの強誘電体キャパシタの他端からセルデータが読み出されるビット線が配設されたメモリセルアレイと、
前記強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
データが読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路と
を備え、
前記ビット線電圧制御回路は、ビット線との容量結合により、データが読み出される前記ビット線の電圧を引き下げるための少なくとも一つのキャパシタを有し、
データ読み出し時前記センスアンプ回路の動作前に、前記プレート線を前記駆動電位に駆動して前記メモリセルのデータを前記ビット線に読み出しつつ、前記ビット線電圧制御回路により、前記キャパシタの一端を、前記動作時において、前記ビット線の振幅電圧のHigh側の電位からLｏｗ側の電位に引き下げる
ことを特徴とする半導体記憶装置。」

(2)引用刊行物に記載された発明
(2-1)本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平11-16377号公報(以下「引用例」という。)には、強誘電体メモリ装置に関して、図1、2、4、7?12及び17とともに以下の記載がある(なお、下線は当合議体にて付加したものである。また、特許庁におけるシステムの都合上、丸つき数字は「○」とそれに続く数字で代用する。)。
(2-1-1)「【0001】
【発明の属する技術分野】本発明は、強誘電体を用いたメモリ装置に関する。
【0002】
【従来の技術】近年、ジルコンチタン酸鉛(PTZ)などのヒステリシス特性を有する強誘電体材料をメモリセルに用い、電源を切断しても記憶を保持する機能を持つ不揮発性メモリが実現されている。まず、一般的な強誘電体を用いた不揮発性メモリ装置(以下、強誘電体メモリと呼ぶ)の動作について説明する。
【0003】図9に、1つのトランジスタと1つの強誘電体キャパシタで構成されるメモリセル回路(以下、1T/1C型メモリセルと呼ぶ)の例を示す。ここで、メモリセルMCのトランジスタTCのゲート端子にはワード線WL、ソース端子には強誘電体キャパシタFCの一方の端子、ドレイン端子にはビット線WLがそれぞれ接続され、強誘電体キャパシタFCの他方の端子にはプレート線PLが接続されている。ワード線WLの電圧によって、トランジスタTCの導通または非導通が制御されることにより、当該メモリセルの選択または非選択が決定される。強誘電体キャパシタFCには、ビット線を経由して、データの書き込み/読み出しが行われる。
【0004】図10に、強誘電体キャパシタFCの両電極間の電圧Vに対する、自発分極電荷Qの関係を示す。例えば、強誘電体キャパシタFCの分極が、それぞれA,Bの状態にある場合をデータ”1”、データ”0”というように対応させる。このとき、強誘電体キャパシタFCの両電極間にVeの電圧をかけると、データ”1”の場合は強誘電体キャパシタFCから図10に示すQ_(1)の電荷がビット線BL上に出力される。一方、データ”0”の場合には、強誘電体キャパシタFCから図10に示すQ_(0)の電荷がビット線BL上に出力される。この出力された電荷Q_(1)と電荷Q_(0)の差を判別することにより、2値情報の記憶が実現できる。このように、強誘電体キャパシタを用いたメモリ装置では、強誘電体キャパシタ間にかかる外部電圧が0になっても、強誘電体の内部に生じている分極がデータを保持しているため、電源が切断されても記憶を保つ、いわゆる不揮発性記憶動作が可能であるという特徴がある。
【0005】上述の図9に示したような1T/1C型メモリセルを用いたメモリセルアレイの部分回路列を図11に示す。図11において、MC11?MCn1,MC12?MCn2はメモリセル、TC11はメモリセルMC11に含まれるトランジスタ、FC11はメモリセルMC11に含まれる強誘電体キャパシタ、PC1,PC2はビット線プリチャージ回路、DC11,DC21,DC12,DC22はリファレンス電圧発生回路、SAMP2は差動増幅回路であるところのセンスアンプ回路である。また、WL1?WLnはワード線、PL1?PLnはプレート線、BL1,/BL1,BL2,/BL2はビット線、PBLはビット線プリチャージ制御信号線、VBPはビットプリチャージ電圧線、DWL1,DWL2はリファレンス電圧発生回路制御信号線、SEはセンスアンプ回路制御信号線である。
【0006】メモリセルからの信号電圧は、例えばメモリセルMC11が選択された場合には、ビット線BL11上に現れる。このビット線BL11上に現れた信号電圧が”0”に相当するか”1”に相当するかについては、リファレンス電圧となる電圧を、対となるビット線/BL1上に発生させることで、センスアンプ回路のような差動増幅回路で判定することができる。リファレンス電圧は、通常、データ”0”に対応する読み出し信号電圧とデータ”1”に対応する読み出し電圧の中間の電圧値に設定する。
【0007】図12に、図11に示したメモリセルアレイの動作タイミングチャートを示す。この動作タイミングチャートは、1994年2月の固体素子回路国際会議(International Solid-State Circuits Conference, ISSCC)予稿集268頁?269頁に述べられている方式に基づいている。以下、図11および図12を参照して、ワード線WL1が選択され、メモリセルMC11に注目した場合の、当該強誘電体メモリの読み出し動作および書き込み動作について説明する。なお、後述する他の図における動作タイミングチャートにおいて、特にことわりのない限り、ハイレベル”H”に相当するレベルは、メモリ装置外部から供給される電源電圧、またはメモリ装置内部に設けた電圧発生回路で発生される電圧のいずれかとし、ロウレベル”L”に相当するレベルは接地電圧とする。また、参考として、図12の○1?○6の各期間終了時点での、強誘電体キャパシタFC11の分極を同図中の最下部に示す。」

(2-1-2)「【0044】図1は本発明の強誘電体メモリ装置の一実施形態を示す回路図である。図1において、IOC1、IOC2はデータ入出力回路、PC1、PC2はビット線プリチャージ回路、DC1、DC2はリファレンス電圧発生回路、DTC11?42はダミーメモリセル選択トランジスタ、DFC11?42はダミーメモリセルキャパシタである。また、ION、IOTはデータ入出力信号線、YSW1、YSW2はカラム選択信号線、DWL1?4はダミーワード線、DPL1?2はダミープレート線である。図2に、図1に示した回路の動作タイミングチャートを示す。以下、図1および図2を参照して、ワード線WL1が選択され、メモリセルMC11に注目した場合の、読み出し動作および書き込み動作について説明する。
【0045】ダミーメモリセルDFC11,DFC21,DFC12,DF22には、データ”0”があらかじめ書き込まれている。また、DFC31,DFC41,DFC32,DFC42の両端子間電圧はゼロとする。
【0046】まず、○1の期間でビット線プリチャージ制御信号PBLをロウレベルにすることにより、ビット線プリチャージを解除する。ここで、ビット線プリチャージ電圧VBPは接地電位とされている。次に、○2の期間で、ワード線およびプレート線PL1をハイレベルに上げ、メモリセルMC11からビット線BL1上にデータ出力する。続いて、○3の期間で、リファレンス電圧発生回路DC1において、ダミーメモリセルのワード線DWL2およびプレート線PL1をそれぞれハイレベルとし、ダミーメモリセルからビット線/BL1にデータ”0”に対応する信号電荷を出力する。上記の○1?○3の期間の動作後に、ビット線BL1に現れる電圧VBL1は、図17に示される電圧の記号を用いて、
データ”1”の場合 V_(BL1)=V_(1) ・・・(2a)
データ”0”の場合 V_(BL1)=V_(0) ・・・(2b)
一方、ビット線/BL1に現れる電圧V_(/BL1)は、
V_(/BL1)=V_(0) ・・・(3)
となる。
【0047】続いて、○4の期間において、ワード線DWL4をハイレベルとし、さらにプレート線DPL2もハイレベルとする。これにより、プレート線DPL2とビット線/BL1とがキャパシタDFC41を介して容量結合しているため、ビット線/BL1の電圧が少し上がり、
V_(/BL1)=V_(0)+ΔV ・・・(4)
となる。ΔVの大きさは、(1)プレート線DPL2のハイレベルを調節する、あるいは(2)キャパシタDFC41の容量値を調節する、のいずれかの方法により、センスアンプの感度を上回るように設定しておく。ここでは、便宜上、ワード線WL1,DWL2,DWL4をシーケンシャルに活性化することとしたが、これらの活性化タイミングは相前後してもよく、特にその順番に限らなくてよい。
【0048】この状態で、ビット線BL1,/BL1間に差電位が生じているので、○5の期間において、センスアンプ回路制御信号SAP,SANをそれぞれハイレベル、ロウレベルとすることにより、ビット線BL1,/BL1間電圧を差動増幅して、メモリセルからの読み出しデータの”0”/”1”ができる。」

(2-1-3)「【0062】また、上述した各実施形態では、リファレンス電圧を与える側のビット線に、まずV_(0)を出力し、しかるのちにΔVを加えるという方式をとっていたが、一方で、V_(0)はリファレンス電圧を与える側のビット線に、ΔVは選択されたメモリセル側のビット線から引くようにしてもよい。この場合の、動作を図7および図8に示す。図7および図8の動作において、上述の図2等のタイミングチャートと異なるところは、ΔVをビット線BL1から引いている点である。具体的には、図7に示すように、プレート線DPL2を待機時にハイレベル、活性時にロウレベルというように、図2における動作とは逆に動作することによって実現できる。または、図4に示した回路を用いて、図8に示す動作のように、メモリセル内部節点の電圧を、メモリセル側のビット線電圧が下がるほうに設定することによっても実現できる。」

(2-1-4)「【図面の簡単な説明】
(略)
【図7】図1に示す強誘電体メモリ装置の動作の一例を示すタイミングチャートである。
(略)
【符号の説明】
WL,WL1,WL2 ワード線BL,BL1,/BL1,BL2,/BL2 ビット線PL,PL1,PL2 プレート線PBL ビット線プリチャージ制御信号線
VBP ビット線プリチャージ電源線
SE,SAP,SAN センスアンプ制御信号線
DWL1,DWL2,DWL3,DWL4 ダミーメモリセル用ワード線
DPL1,DPL2 ダミーメモリセル用プレート線YSW1,YSW2 カラム選択信号線
ION,IOT データ信号線
DCN1,DCN2,DCN3,DCN4 ダミーメモリセル内部節点電位補償制御信号線
VDCN1,VDCん2(審決注:「VDCN2」の誤記) ダミーメモリセル内部節点電位線
GND 接地電位線
MC,MC11,MC12,MC21,MC22 強誘電体メモリセル
TC,TC11 メモリセルトランジスタ
FC,FC11 強誘電体キャパシタ
DC1,DC2 ダミーメモリセル
DTC11,DTC12,DTC21,DTC22,DTC31,DTC32,DTC41,DTC42 ダミーメモリセルトランジスタ
DFC11,DFC12,DFC21,DFC22,DFC31,DFC32,DFC41,DFC42 ダミーメモリセルキャパシタ
PC1,PC2 ビット線プリチャージ回路
SAMP1,SAMP2 センスアンプ回路」

(2-2)ここにおいて、「【符号の説明】」の記載から、図1の「強誘電体メモリセルMC11」は、「強誘電体キャパシタFC11」と「メモリセルトランジスタTC11」から構成されていることは明らかである。
また、「【図面の簡単な説明】」の「【図7】図1に示す強誘電体メモリ装置の動作の一例を示すタイミングチャートである。」という記載からみて、図7のタイミングチャートは、図1に記載された「メモリセルアレイ部」の動作時における各部位の電圧波形を示していることは明らかである。

(2-3)0062段落の「また、上述した各実施形態では、リファレンス電圧を与える側のビット線に、まずV_(0)を出力し、しかるのちにΔVを加えるという方式をとっていたが、一方で、V_(0)はリファレンス電圧を与える側のビット線に、ΔVは選択されたメモリセル側のビット線から引くようにしてもよい。この場合の、動作を図7および図8に示す。図7および図8の動作において、上述の図2等のタイミングチャートと異なるところは、ΔVをビット線BL1から引いている点である。具体的には、図7に示すように、プレート線DPL2を待機時にハイレベル、活性時にロウレベルというように、図2における動作とは逆に動作することによって実現できる。」という記載から、図7に記載された実施形態においては、「リファレンス電圧発生回路DC1」が、データが読み出される側の「ビット線BL1」の電圧を引き下げる制御を行っていることは明らかである。
また、0062段落の「具体的には、図7に示すように、プレート線DPL2を待機時にハイレベル、活性時にロウレベルというように、図2における動作とは逆に動作することによって実現できる。」という記載を勘案しつつ、0047段落の「続いて、○4の期間において、ワード線DWL4をハイレベルとし、さらにプレート線DPL2もハイレベルとする。これにより、プレート線DPL2とビット線/BL1とがキャパシタDFC41を介して容量結合しているため、ビット線/BL1の電圧が少し上がり、 V_(/BL1)=V_(0)+ΔV ・・・(4) となる。ΔVの大きさは、(1)プレート線DPL2のハイレベルを調節する、あるいは(2)キャパシタDFC41の容量値を調節する、のいずれかの方法により、センスアンプの感度を上回るように設定しておく。ここでは、便宜上、ワード線WL1,DWL2,DWL4をシーケンシャルに活性化することとしたが、これらの活性化タイミングは相前後してもよく、特にその順番に限らなくてよい。」という記載をみると、図7に記載された実施形態においては、「リファレンス電圧発生回路DC1」は、「ビット線BL1」との容量結合によってデータが読み出される「ビット線BL1」の電圧を引き下げるための「ダミーメモリセルキャパシタDFC31」を備えていることが明らかである。

(2-4)0046段落の「次に、○2の期間で、ワード線およびプレート線PL1をハイレベルに上げ、メモリセルMC11からビット線BL1上にデータ出力する。」という記載、及び0048段落の「この状態で、ビット線BL1,/BL1間に差電位が生じているので、○5の期間において、センスアンプ回路制御信号SAP,SANをそれぞれハイレベル、ロウレベルとすることにより、ビット線BL1,/BL1間電圧を差動増幅して、メモリセルからの読み出しデータの”0”/”1”ができる。」という記載から、図7に記載された実施形態においては、データ読み出し時に、「センスアンプ回路SAMP1」の動作前に、「プレート線PL1」を駆動電位に駆動して、「メモリセルMC11」のデータを「ビット線BL1」に読み出していることは明らかである。
また、図1及び図7の記載から、図7に記載された実施形態においては、「リファレンス電圧発生回路DC1」により、「ダミーメモリセルキャパシタDFC31」の「プレート線DPL2」と接続されている側の端子の電位を、データの読み出し動作時において、「ハイレベル」から「ロウレベル」に引き下げていることが明らかである。

(2-5)以上を総合すると、引用例には以下の発明(以下「引用発明」という。)が記載されているものと認められる。
「強誘電体キャパシタFC11とメモリセルトランジスタTC11とからなる強誘電体メモリセルMC11が配列され、前記強誘電体メモリセルMC11を選択するワード線WL1、前記強誘電体メモリセルMC11の強誘電体キャパシタFC11の一端に駆動電圧を印加するためのプレート線PL1及び、前記強誘電体メモリセルMC11の前記強誘電体キャパシタFC11の他端からセルデータが読み出されるビット線BL1が配設されたメモリセルアレイと、
前記強誘電体キャパシタFC11から前記ビット線BL1に読み出される信号を検知増幅するセンスアンプ回路SAMP1と、
データが読み出される前記ビット線BL1の電圧を引き下げる制御を行うリファレンス電圧発生回路DC1とを備え、
前記リファレンス電圧発生回路DC1は、前記ビット線BL1との容量結合により、データが読み出される前記ビット線BL1の電圧を引き下げるためのダミーメモリセルキャパシタDFC31を有し、
データ読み出し時において、前記センスアンプ回路SAMP1の動作前に、前記プレート線PL1を前記駆動電位に駆動して、前記メモリセルMC11のデータを前記ビット線BL1に読み出しつつ、前記リファレンス電圧発生回路DC1により、前記ダミーメモリセルキャパシタDFC31のプレート線DPL2と接続されている側の端子の電位を、データの読み出し動作時において、ハイレベルからロウレベルに引き下げる
ことを特徴とする強誘電体メモリ装置。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「強誘電体キャパシタFC11とメモリセルトランジスタTC11とからなる強誘電体メモリセルMC11が配列され、前記強誘電体メモリセルMC11を選択するワード線WL1、前記強誘電体メモリセルMC11の強誘電体キャパシタFC11の一端に駆動電圧を印加するためのプレート線PL1及び、前記強誘電体メモリセルMC11の前記強誘電体キャパシタFC11の他端からセルデータが読み出されるビット線BL1が配設されたメモリセルアレイ」が、補正発明の「強誘電体キャパシタとトランジスタとからなるメモリセルが配列され、前記メモリセルを選択するワード線、前記メモリセルの強誘電体キャパシタの一端に駆動電圧を印加するためのプレート線及び、前記メモリセルの強誘電体キャパシタの他端からセルデータが読み出されるビット線が配設されたメモリセルアレイ」に相当することは明らかである。

(3-2)引用発明の「前記強誘電体キャパシタFC11から前記ビット線BL1に読み出される信号を検知増幅するセンスアンプ回路SAMP1」は、補正発明の「前記強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路」に相当し、引用発明の「データが読み出される前記ビット線BL1の電圧を引き下げる制御を行うリファレンス電圧発生回路DC1」は、補正発明の「前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」に相当する。
また、引用発明の「ダミーメモリセルキャパシタDFC31」は、補正発明の「キャパシタ」に相当し、補正発明の「前記リファレンス電圧発生回路DC1は、前記ビット線BL1との容量結合により、データが読み出される前記ビット線BL1の電圧を引き下げるためのダミーメモリセルキャパシタDFC31を有し」という構成は、補正発明の「前記ビット線電圧制御回路は、ビット線との容量結合によりビット線の電圧を引き下げるための少なくとも一つのキャパシタを有し」という構成に相当することは明らかである。

(3-3)引用発明の「前記ダミーメモリセルキャパシタDFC31のプレート線DPL2と接続されている側の端子」は、補正発明の「前記キャパシタの一端」に相当する。
また、引用発明の「ハイレベル」及び「ロウレベル」と、補正発明の「前記ビット線の振幅電圧のHigh側の電位」及び「前記ビット線の振幅電圧の」「Lｏｗ側の電位」とは、各々高電圧及び低電圧である点で一致することは明らかである。
したがって、引用発明の「データ読み出し時において、前記センスアンプ回路SAMP1の動作前に、前記プレート線PL1を前記駆動電位に駆動して、前記メモリセルMC11のデータを前記ビット線BL1に読み出しつつ、前記リファレンス電圧発生回路DC1により、前記ダミーメモリセルキャパシタDFC31のプレート線DPL2と接続されている側の端子の電位を、データの読み出し動作時において、ハイレベルからロウレベルに引き下げる」という構成は、補正発明の「データ読み出し時前記センスアンプ回路の動作前に、前記プレート線を前記駆動電位に駆動して前記メモリセルのデータを前記ビット線に読み出しつつ、前記ビット線電圧制御回路により、前記キャパシタの一端を、前記動作時において、前記ビット線の振幅電圧のHigh側の電位からLｏｗ側の電位に引き下げる」という構成に対応しており、両者は「データ読み出し時前記センスアンプ回路の動作前に、前記プレート線を前記駆動電位に駆動して前記メモリセルのデータを前記ビット線に読み出しつつ、前記ビット線電圧制御回路により、前記キャパシタの一端を、前記動作時において、高電圧から低電圧に引き下げる」構成である点で一致する。
また、引用発明の「強誘電体メモリ装置」が、補正発明の「半導体記憶装置。」に相当することは、当業者にとって自明である。

(3-4)以上のことを踏まえると、補正発明と引用発明とは、
「強誘電体キャパシタとトランジスタとからなるメモリセルが配列され、前記メモリセルを選択するワード線、前記メモリセルの強誘電体キャパシタの一端に駆動電圧を印加するためのプレート線及び、前記メモリセルの強誘電体キャパシタの他端からセルデータが読み出されるビット線が配設されたメモリセルアレイと、
前記強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路と
を備え、
前記ビット線電圧制御回路は、ビット線との容量結合によりビット線の電圧を引き下げるための少なくとも一つのキャパシタを有し、
データ読み出し時前記センスアンプ回路の動作前に、前記プレート線を前記駆動電位に駆動して前記メモリセルのデータを前記ビット線に読み出しつつ、前記ビット線電圧制御回路により、前記キャパシタの一端を、前記動作時において、高電圧から低電圧に引き下げる
ことを特徴とする半導体記憶装置。」

である点で一致し、以下の点で相違する。

(相違点)
「高電圧」及び「低電圧」が、補正発明では「前記ビット線の振幅電圧のHigh側の電位」及び「前記ビット線の振幅電圧の」「Lｏｗ側の電位」であるのに対して、引用発明では「ハイレベル」及び「ロウレベル」である点。

(4)相違点についての当審の判断
(4-1)引用例においては、「プレート線DPL2」の電圧及び「ビット線BL1」の電圧をはじめとする各部位の電圧に関して、高電圧及び低電圧が、各々「ハイレベル」及び「ロウレベル」と記述されている。
そして、引用例の「なお、後述する他の図における動作タイミングチャートにおいて、特にことわりのない限り、ハイレベル”H”に相当するレベルは、メモリ装置外部から供給される電源電圧、またはメモリ装置内部に設けた電圧発生回路で発生される電圧のいずれかとし、ロウレベル”L”に相当するレベルは接地電圧とする。」(0007段落)という記載を勘案すると、「プレート線DPL2」及び「ビット線BL1」は、「ハイレベル」が「メモリ装置外部から供給される電源電圧、またはメモリ装置内部に設けた電圧発生回路で発生される電圧のいずれか」であり、「ロウレベル」が「接地電圧」であることが明らかである。

したがって、「ビット線BL1」の「ロウレベル」及び「プレート線DPL2」の「ロウレベル」は、共に「接地電圧」であって相等しいから、「ビット線BL1」及び「プレート線DPL2」の「ハイレベル」の電圧について以下に検討する。

(4-2)まず、「ビット線BL1」の「ハイレベル」の電圧について検討すると、一般に、半導体メモリ装置を実現するに当たり、ビット線の「ハイレベル」の電圧、すなわち、ビット線の振幅電圧のHigh側の電圧をほぼ電源電圧(通常「Vdd」、「Vcc」等と記述される。)とすることは、例えば、本願の出願前に日本国内において頒布された以下の周知文献1及び2に記載されているように、当業者における慣用技術である。

(周知文献1:特開平10-40688号公報)
「【0007】動作について図21および図22を参照しながら説明する。まず、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L”にプリチャージされている。このとき、強誘電体キャパシタC21およびC22の初期状態は図22の点H211と点L211である。時間ｔ211でビット線BLと/BLをフローティング状態とし、時間ｔ212でワード線WLを論理電圧“H”、時間ｔ213でセルプレート信号CPを論理電圧“H”とする。ここでは、ワード線WLの論理電圧“H”の電位レベルは電源電圧VCC以上に昇圧した電圧である。このとき、強誘電体キャパシタC21およびC22の両電極に電界がかかり強誘電体キャパシタとビット線容量の容量比で決まる電位がビット線BLと/BLに読み出される。強誘電体キャパシタC21およびC22の状態は図22の点H213と点L213である。時間ｔ214でセンスアンプ制御信号SAEを論理電圧“H”としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧VDDと接地電圧VSSまでに増幅される。強誘電体キャパシタC21およびC22の状態は図22の点H214と点L214である。時間ｔ215で再書き込み動作としてセルプレート信号CPを論理電圧“L”とする。強誘電体キャパシタC21およびC22の状態は図22の点H215と点L215である。この後センスアンプを停止し、ビット線プリチャージ信号BPによってビット線BLと/BLは論理電圧“L”にプリチャージする。強誘電体キャパシタC21およびC22の状態は図22の点H211と点L211である。」

(周知文献2:特開平11-260066号公報)
「【0027】時刻ｔ4 において、準安定正帰還(metastable positive-feedback)検知増幅器はオンとなり線BLとBL(バー)は蓄積データを示す相補的論理レベル(Vccと接地)に発散する。(この特定の例では時計計測(clocked)の検知増幅器と仮定しているが、勿論この技術分野で周知の如く、各種の自己計時(self-timing)の検知構成が使用できる。」

したがって、引用発明において、「ビット線BL1」の「ハイレベル」を電源電圧とすることは、当業者が適宜なし得たことである。

(4-3)次に、「プレート線DPL2」の「ハイレベル」の電圧について検討すると、引用発明において、「プレート線DPL2」を「ハイレベル」から「ロウレベル」まで変化させる理由は、ビット線の電圧を一時的に低下させるためであることは、引用例の「また、上述した各実施形態では、リファレンス電圧を与える側のビット線に、まずV_(0)を出力し、しかるのちにΔVを加えるという方式をとっていたが、一方で、V_(0)はリファレンス電圧を与える側のビット線に、ΔVは選択されたメモリセル側のビット線から引くようにしてもよい。」(0062段落)という記載等から明らかであるが、電圧をどの程度低下させるかは、引用例の「ΔVの大きさは、(1)プレート線DPL2のハイレベルを調節する、あるいは(2)キャパシタDFC41の容量値を調節する、のいずれかの方法により、センスアンプの感度を上回るように設定しておく。」(0047段落)という記載からみて、「プレート線DPL2」の「ハイレベル」の電圧、又は「ダミーメモリセルキャパシタDFC31」の容量のいずれかを調節することにより、変更可能であることが明らかである。

そして、「プレート線DPL2」の「ハイレベル」の電圧を調節するためには、メモリ回路内に何らかの昇圧回路又は降圧回路を設ける必要があるところ、そのような回路を設けることは、スペース及び消費電力の両面で不利であることが当業者における技術常識であるから、引用発明において、「ビット線BL1」の電圧を所望の量だけ低下させるに当たり、わざわざ昇圧回路又は降圧回路を設けることなく、「プレート線DPL2」の「ハイレベル」の電圧を電源電圧とし、「ダミーメモリセルキャパシタDFC31」の容量を調節することにより所望の電圧低下量を得るようにすることは、当業者であれば容易に想到し得たことである。

(4-4)以上検討したとおりであるから、引用発明において、「ビット線BL1」及び「プレート線DPL2」の「ハイレベル」を電源電圧とするとともに、「ビット線BL1」及び「プレート線DPL2」の「ロウレベル」を接地電圧とすることは当業者が容易に想到し得たことである。
そして、引用発明において、「ビット線BL1」及び「プレート線DPL2」の「ハイレベル」を電源電圧とするとともに、「ビット線BL1」及び「プレート線DPL2」の「ロウレベル」を接地電圧とすれば、本願発明のように、「前記キャパシタの一端を、前記動作時において、前記ビット線の振幅電圧のHigh側の電位からLｏｗ側の電位に引き下げる」構成となることは当業者にとって自明であるから、引用発明において、「ビット線BL1」及び「プレート線DPL2」の「ハイレベル」を電源電圧とするとともに、「ビット線BL1」及び「プレート線DPL2」の「ロウレベル」を接地電圧とすることが当業者が容易に想到し得たことであることと同様に、引用発明において、補正発明のように「データ読み出し時において、前記センスアンプ回路SAMP1の動作前に、前記プレート線PL1を前記駆動電位に駆動して、前記メモリセルMC11のデータを前記ビット線BL1に読み出しつつ、前記リファレンス電圧発生回路DC1により、ハイレベルであった前記ダミーメモリセルキャパシタDFC31が接続されているプレート線DPL2を、前記センスアンプ回路SAMP1が動作する時点ではロウレベルとなるように引き下げる」構成とすることは、当業者が容易に想到し得たことである。

したがって、補正発明と補正発明との相違点は、周知技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものであるから、補正発明は、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものである。

以上のとおりであるから、補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定についてのむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成20年6月30日付けの手続補正は上記のとおり却下されたので、本願の請求項1?6に係る発明は、平成19年12月17日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?6に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。
一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平11-16377号公報(引用例)には、上記第2.(2)に記載したとおりの事項、及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.(4)において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2010-07-09 
結審通知日 2010-07-13 
審決日 2010-08-02 
出願番号 特願2000-137098(P2000-137098)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 高野 芳徳  
特許庁審判長 北島 健次
特許庁審判官 西脇 博志
加藤 俊哉
発明の名称 半導体記憶装置  
代理人 伊丹 勝  
代理人 田村 和彦  

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