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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1224549 |
| 審判番号 | 不服2007-27534 |
| 総通号数 | 131 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2010-11-26 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2007-10-09 |
| 確定日 | 2010-10-07 |
| 事件の表示 | 平成10年特許願第365885号「マルチポートSRAM」拒絶査定不服審判事件〔平成12年 9月 8日出願公開、特開2000-243087〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成10年12月24日(パリ条約による優先権主張1997年12月27日、大韓民国)に出願した特願平10-365885号であって、拒絶理由通知に応答して平成19年4月3日付けで手続補正がなされたが、同年7月3日付けで拒絶査定がなされ、これに対し、同年10月9日に拒絶査定に対する審判請求がなされるとともに、同年11月7日付けで手続補正がなされ、その後当審において、平成21年12月3日付けで審尋がなされたものである。 2.平成19年11月7日付けの手続補正(以下「本件補正」という。)について [補正の却下の決定の結論] 平成19年11月7日付けの手続補正を却下する。 [理由] (1)本件補正の内容 本件補正は、特許請求の範囲を補正するとともに、明細書の0016段落及び0018段落?0020段落を補正するものであって、補正後の特許請求の範囲の請求項1及び2(以下「補正後請求項1」及び「補正後請求項2」という。)は以下のとおりである。 「【請求項1】 外部のライトワードラインドライバーの出力信号に応じて、ライトビットライン及びライトビットバーラインから入力したデータ信号をラッチするデータラッチ部と、 前記データラッチ部にラッチされた前記データ信号を伝達する第1ドライバトランジスタ及び第2ドライバトランジスタを有する駆動部と、 外部のリードワードラインドライバーの出力信号に応じて、前記駆動部から伝達される前記データ信号を複数のリードビットライン及び複数のリードビットバーラインにそれぞれ出力する少なくとも2つ以上のリードポートと、を備え、 前記リードポートの各々は、 外部の前記リードワードラインドライバーの出力信号がゲート端子に印加され、ドレイン端子が前記リードビットラインに連結された第5NMOSトランジスタと、 外部の前記リードワードラインドライバーの出力信号がゲート端子に印加され、ドレイン端子が前記リードビットバーラインに連結された第6NMOSトランジスタと、から構成され、前記リードポートのそれぞれの入力端子が前記駆動部に共通に接続され、 前記駆動部は、 ソース端子に接地電圧が印加し、ドレイン端子が前記リードポートの各々の第5NMOSトランジスタのソース端子に共通に連結され、前記ライトビットバーラインの信号に従属して駆動する、前記第1ドライバトランジスタとしての第7NMOSトランジスタと、 ソース端子に接地電圧が印加し、ドレイン端子が前記リードポートの各々の第6NMOSトランジスタのソース端子に共通に連結され、前記ライトビットラインの信号に従属して駆動する、前記第2ドライバトランジスタとしての第8NMOSトランジスタと、から構成されることを特徴とするマルチポートSRAM。 【請求項2】 前記データラッチ部は、 ソース端子に電源電圧が印加する第1PMOSトランジスタと、該第1PMOSトランジスタのドレイン端子にドレイン端子が連結され、ソース端子に接地電圧が印加する第1NMOSトランジスタと、を備えた第1CMOSインバータと、 ソース端子に電源電圧が印加する第2PMOSトランジスタと、該第2PMOSトランジスタのドレイン端子にドレイン端子が連結され、ソース端子に接地電圧が印加する第2NMOSトランジスタと、を備えた第2CMOSインバータと、 ゲート端子に前記ライトワードラインドライバーの出力信号が印加し、ソース端子に前記第1CMOSインバータの出力信号が印加し、ドレイン端子が前記ライトビットラインに連結された第3NMOSトランジスタと、 ゲート端子に前記ライトワードラインドライバーの出力信号が印加し、ソース端子に前記第2CMOSインバータの出力信号が印加し、ドレイン端子が前記ライトビットバーラインに連結された第4NMOSトランジスタと、から構成され、 前記第1CMOSインバータの出力端は、前記第2CMOSインバータの入力端に連結され、前記第1CMOSインバータの入力端は、前記第2CMOSインバータの出力端に連結されたことを特徴とする請求項1記載のマルチポートSRAM。」 (2)補正事項の整理 本件補正による補正事項を整理すると以下のとおりである。 [補正事項1] 補正前の請求項1を引用する補正前の請求項3を補正後の請求項1とすること。 [補正事項2] 補正前の請求項1、請求項4及び請求項5を削除すること。 [補正事項3] 補正前の明細書の0016段落を補正後の明細書の0016段落と補正すること。 [補正事項4] 補正前の明細書0018段落?0020段落を削除すること。 (3)補正の目的、及び新規事項追加の有無 (3-1)補正事項1について 補正事項1についての補正は、補正前の請求項3に係る発明における発明特定事項である「第1ドライバトランジスタ」及び「第2ドライバトランジスタ」の機能を限定する補正であるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、当該補正が、願書に最初に添付した明細書及び願書に最初に添付した図面(以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。)に記載された事項の範囲内においてなされたものであることは明らかである。 したがって、当該補正は、特許法17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)及び第4項に規定する要件を満たすものである。 (3-2)補正事項2について 補正事項2についての補正は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。また、当該補正が当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。 したがって、当該補正は、特許法17条の2第3項及び第4項に規定する要件を満たすものである。 (3-3)補正事項3及び4について 補正事項3及び4についての補正は、特許請求の範囲の補正と整合を取るためのものであり、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかである。 したがって、当該補正は、特許法17条の2第3項に規定する要件を満たすものである。 次に、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かについて以下に検討する。 (4)独立特許要件について (4-1)補正後の発明 補正後の請求項1及び2に係る発明は、平成19年11月7日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1及び2に記載された事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正後の発明」という。)は、請求項1に記載された事項により特定される上記2.(1)の請求項1の箇所に記載されたとおりのものである。 (4-2)引用刊行物に記載された発明 (4-2-1)引用刊行物1 本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平6-28865号公報(以下「引用例1」という。)には、図2とともに、以下の事項が記載されている。 「【0005】 【発明が解決しようとする課題】上述したように、従来の半導体記憶装置(SRAM)では、セルのデータ保持ノードがトランジスタを介してビット線に接続されているため、前サイクルのライトデータやリードデータがビット線に残っていると、当該サイクルのセルデータに干渉してセルデータの破壊が起こることがある。そこで、従来の半導体記憶装置では、前サイクルのライトデータやリードデータがビット線に残らないようにビット線のリセット期間が必要となっている。しかしながら、この前サイクルデータのビット線リセット期間は、高速動作の妨げになる。」 「【0009】 【作用】本発明の半導体記憶装置によれば、ビット線対は、書き込み用ビット線対WBL,WBLZおよび読み出し用ビット線対RBL,RBLZにより独立に構成される。さらに、書き込み用ビット線対WBL,WBLZおよび読み出し用ビット線対RBL,RBLZとセルMC;MCi,MCjとの間には、それぞれ専用の書き込み用アクセス手段Trw1,Trw2および読み出し用アクセス手段Trr1,Trr2,Trr3,Trr4が設けられている。」 「【0013】図2は図1の半導体記憶装置におけるセルの構造例を示す回路図である。同図に示されるように、セルMCは、2つの書き込み用トランジスタTrw1,Trw2を介して書き込み用ワード線WLWおよび書き込み用ビット線WBL,WBLZに接続されると共に、4つの読み出し用トランジスタTrr1,Trr2,Trr3,Trr4を介して読み出し用ワード線WLRおよび読み出し用ビット線対RBL,RBLZに接続されている。 【0014】各書き込み用トランジスタTrw1,Trw2のゲートは書き込み用ワード線WLWに接続され,ソースおよびドレインは書き込み用ビット線対WBL,WBLZおよびセルMCの2つのデータ保持ノードN1,N2にそれぞれ接続されている。さらに、読み出し用トランジスタTrr1,Trr2のゲートはデータ保持ノードN1,N2に接続され、ソースは低電位電源Vssに接続され,ドレインは読み出し用トランジスタTrr3,Trr4のソースに接続されている。また、読み出し用トランジスタTrr3,Trr4のゲートは読み出し用ワード線WLRに接続され,ドレインは読み出し用ビット線対RBL,RBLZに接続されている。」 ここにおいて、0014段落の「各書き込み用トランジスタTrw1,Trw2のゲートは書き込み用ワード線WLWに接続され,ソースおよびドレインは書き込み用ビット線対WBL,WBLZおよびセルMCの2つのデータ保持ノードN1,N2にそれぞれ接続されている。」との記載及び図2に注目すると、「セルMC」は、「書き込み用ワード線WLW」の信号に応じて、「書き込み用ビット線」「WBL」及び「書き込み用ビット線」「WBLZ」から入力したデータ信号を「保持」していることは明らかである。 また、0014段落の「読み出し用トランジスタTrr1,Trr2のゲートはデータ保持ノードN1,N2に接続され、ソースは低電位電源Vssに接続され,ドレインは読み出し用トランジスタTrr3,Trr4のソースに接続されている。また、読み出し用トランジスタTrr3,Trr4のゲートは読み出し用ワード線WLRに接続され,ドレインは読み出し用ビット線対RBL,RBLZに接続されている。」との記載及び図2に注目すると、「セルMC」に「保持」されたデータ信号を伝達する「読み出し用トランジスタTrr1」及び「読み出し用トランジスタ」「Trr2」が示されている。 同じ記載箇所から、「読み出し用トランジスタTrr3」及び「読み出し用トランジスタ」「Trr4」は、「読み出し用ワード線WLR」の信号に応じて、「読み出し用トランジスタTrr1」及び「読み出し用トランジスタ」「Trr2」から伝達される前記データ信号を「読み出し用ビット線RBL」及び「読み出し用ビット線」「RBLZ」にそれぞれ出力している。さらに、「読み出し用トランジスタTrr3」は、「読み出し用ワード線WLR」の信号が「ゲート」端子に印加され、「ドレイン」端子が「読み出し用ビット線RBL」に連結されており、「読み出し用トランジスタ」「Trr4」は、「読み出し用ワード線WLR」の信号が「ゲート」端子に印加され、「ドレイン」端子が「読み出し用ビット線」「RBLZ」に連結されており、「読み出し用トランジスタTrr3」及び「読み出し用トランジスタ」「Trr4」の入力端子が「読み出し用トランジスタTrr1」及び「読み出し用トランジスタ」「Trr2」に接続されている。 さらに、上記記載箇所から、「読み出し用トランジスタTrr1」及び「読み出し用トランジスタ」「Trr2」は、「ソース」端子に「低電位電源Vss」が印加され、「ドレイン」端子が「読み出し用トランジスタTrr3」の「ソース」端子に連結され、「書き込み用ビット線WBL」の信号に従属して駆動する、「読み出し用トランジスタTrr1」と、 「ソース」端子に「低電位電源Vss」が印加され、「ドレイン」端子が「読み出し用トランジスタ」「Trr4」の「ソース」端子に連結され、「書き込み用ビット線」「WBLZ」の信号に従属して駆動する、「読み出し用トランジスタ」「Trr2」から構成されている。 以上を総合すると、引用例1には、以下の発明(以下「引用例1発明」という。)が記載されているものと認められる。 「書き込み用ワード線WLWの信号に応じて、書き込み用ビット線WBL及び書き込み用ビット線WBLZから入力したデータ信号を保持するセルMCと、前記セルMCに保持されたデータ信号を伝達する読み出し用トランジスタTrr1及び読み出し用トランジスタTrr2と、 読み出し用ワード線WLRの信号に応じて、前記読み出し用トランジスタTrr1及び読み出し用トランジスタTrr2から伝達される前記データ信号を読み出し用ビット線RBL及び読み出し用ビット線RBLZにそれぞれ出力する読み出し用トランジスタTrr3及び読み出し用トランジスタTrr4と、 前記読み出し用トランジスタTrr3及び前記読み出し用トランジスタTrr4は、 前記読み出し用ワード線WLRの信号がゲート端子に印加され、ドレイン端子が読み出し用ビット線RBLに連結された前記読み出し用トランジスタTrr3と、 前記読み出し用ワード線WLRの信号がゲート端子に印加され、ドレイン端子が読み出し用ビット線RBLZに連結された前記読み出し用トランジスタTrr4と、から構成され、前記読み出し用トランジスタTrr3及び前記読み出し用トランジスタTrr4の入力端子が前記読み出し用トランジスタTrr1及び前記読み出し用トランジスタTrr2に接続され、 前記読み出し用トランジスタTrr1及び前記読み出し用トランジスタTrr2は、 ソース端子に低電位電源Vssが印加し、ドレイン端子が前記読み出し用トランジスタTrr3のソース端子に連結され、前記書き込み用ビット線WBLの信号に従属して駆動する読み出し用トランジスタTrr1と、 ソース端子に低電位電源Vssが印加し、ドレイン端子が前記読み出し用トランジスタTrr4のソース端子に連結され、前記書き込み用ビット線WBLZの信号に従属して駆動する、前記読み出し用トランジスタTrr2と、から構成されることを特徴とするSRAM。」 (4-2-2)引用刊行物2 本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である国際公開第97/12370号(以下「引用例2」という。)には、図2とともに、以下の事項が記載されている。 「背景技術 メモリへの並列アクセス、例えば、第1ポートを介する第1メモリ位置の読み出しと、第2ポートを介する第2メモリ位置の書き込みとを同時に行うことのできる、複数のポートを有するマルチポートメモリは周知である。」(第1ページ第4行?第7行の訳文) 「本発明の目的 前記複数の読取スイッチ、前記複数の書込スイッチ、前記複数の読取ビット線、複数の書込ビット線、複数の可能化線により、既知のセルの構成は半導体基板の面積を多く必要とするものになっている。この発明の目的は、同じ記憶容量を有する従来技術の装置よりも、大幅に少ない基板面積しか必要としない、所定の記憶容量を有する電子回路を提供することである。」(第1ページ第21行?第27行の訳文) 「図2は、メモリセル100のトランジスタ図で示すSRAMの実施例である。ここで、記憶素子102は、VDDとGNDとの間に直列にPFET240、242とNFET244、246とを各々有する2個の交差結合されたインバータを備えている。SRAM記憶素子102の対称性のために、スイッチ104?112及びビットライン114?122に加えて、スイッチ204、206、208、210、212と相補ビットライン214、216、218、220、222が設けられている。スイッチ104?112と204?212は各々NFETを有しかつ選択信号WL0?WL4によって対で制御される。また書込可能化素子128と読取可能化素子130とに加えて、対称配置された書込可能化素子228と読取可能化素子230とがある。書込可能化素子128は、スイッチ104?112とインバータ240/244の入力端子との間に接続された導電チャネルを有するNFETであって、書込可能化信号WRENを受け取るようになっているNFETを備える。書込可能化素子228は、スイッチ204?212とインバータ242/246の入力端子との間に接続された導電チャネルを有するNFETであって、書込可能化信号WRENを受け取るようになっているNFETを備える。読取可能化素子130は、導電チャネルがスイッチ104?112とGNDとの間に設けられたNFETであって、制御電極がインバータ240/244の出力端子へ接続されたNFETを備えている。読取可能化素子230は、導電チャネルがスイッチ204?212とGNDとの間に設けられたNFETであって、制御電極がインバータ242/246の出力端子へ接続されたNFETを備えている。ビットライン114?122(214?222)をプリチャージするための(図示されていない)プリチャージ機構は、インバータ240/244(242?246)の出力が論理値低である場合に、ビットライン114?122(214?222)のうちの選択された一つのビットラインに論理値高を生じるように作用する。」(第3ページ第12行?第32行の訳文) ここにおいて、上記記載及び図2に注目すると、「SRAM記憶素子102」にラッチされたデータ信号を伝達する「読取可能化素子130」及び「読取可能化素子230」が示されているのは明らかである。 同様に、「選択信号WL0?WL4」に応じて、「読取可能化素子130」及び「読取可能化素子230」から伝達されるデータ信号を「ビットライン114?122」及び「相補ビットライン」「214?222」にそれぞれ出力する「スイッチ104?112」及び「スイッチ204?212」とを備え、「スイッチ104?112」及び「スイッチ204?212」のそれぞれの入力端子が「読取可能化素子130」及び「読取可能化素子230」に共通に接続されていることは明らかである。 また、「SRAM記憶素子102」は、「ビットライン114?122」及び「相補ビットライン」「214?222」を有しているのだから、「マルチポートSRAM」であることも明白である。 以上を総合すると、引用例2には、以下の発明(以下「引用例2発明」という。)が記載されているものと認められる。 「SRAM記憶素子102にラッチされたデータ信号を伝達する読取可能化素子130及び読取可能化素子230と、 選択信号WL0?WL4に応じて、読取可能化素子130及び読取可能化素子230から伝達されるデータ信号をビットライン114?122及び相補ビットライン214?222にそれぞれ出力するスイッチ104?112及びスイッチ204?212とを備え、スイッチ104?112及びスイッチ204?212のそれぞれの入力端子が読取可能化素子130及び読取可能化素子230に共通に接続されることを特徴とするマルチポートSRAM。」 (4-3)対比 以下に補正後の発明と引用例1発明とを対比する。 引用例1発明の「書き込み用ワード線WLW」、「書き込み用ビット線WBLZ」、「書き込み用ビット線WBL」、「保持」、「セルMC」、「読み出し用トランジスタTrr1及び読み出し用トランジスタTrr2」、「読み出し用ワード線WLR」、「読み出し用ビット線RBL」、「読み出し用ビット線RBLZ」、「読み出し用トランジスタTrr3」、「読み出し用トランジスタTrr4」、「読み出し用トランジスタTrr3及び読み出し用トランジスタTrr4」は、それぞれ、補正後の発明の「ライトワードライン」、「ライトビットライン」、「ライトビットバーライン」、「ラッチ」、「データラッチ部」、「駆動部」、「リードワードライン」、「リードビットライン」、「リードビットバーライン」、「第5NMOS」、「第6NMOS」、「リードポート」に相当する。 さらに、引用例1発明の「読み出し用トランジスタTrr1」は、補正後の発明の「第1ドライバトランジスタ」及び「第1ドライバトランジスタとしての第7NMOSトランジスタ」に相当する。 同様に、引用例1発明の「読み出し用トランジスタTrr2」は、補正後の発明の「第2ドライバトランジスタ」及び「第2ドライバトランジスタとしての第8NMOSトランジスタ」に相当する。 また、引用例1発明の「低電位電源Vss」は、引用例1の図2に記載された「読み出し用トランジスタTrr1」及び「読み出し用トランジスタTrr2」のソース端子が接地記号と接続されていることから、補正後の発明の「接地電圧」に相当する。 さらに、引用例1発明の「書き込み用ワード線WLWの信号に応じて」は、補正後の発明の「外部のライトワードラインドライバーの出力信号に応じて」に対応しており、両者は、「ライトワードラインの信号に応じて」制御している点で共通する。 同様に、引用例1発明の「読み出し用ワード線WLRの信号に応じて」、「前記読み出し用ワード線WLRの信号がゲート端子に印加され」は、それぞれ、補正後の発明の「外部のリードワードラインドライバーの出力信号に応じて」、「外部の前記リードワードラインドライバーの出力信号がゲート端子に印加され」に対応しており、両者は、「リードワードラインの信号に応じて」制御している点、「リードワードラインの信号がゲート端子に印加され」ている点で共通する。 したがって、補正後の発明と引用例1発明とは、 「ライトワードラインの信号に応じて、ライトビットライン及びライトビットバーラインから入力したデータ信号をラッチするデータラッチ部と、 前記データラッチ部にラッチされた前記データ信号を伝達する第1ドライバトランジスタ及び第2ドライバトランジスタを有する駆動部と、 リードワードラインの信号に応じて、前記駆動部から伝達される前記データ信号をリードビットライン及びリードビットバーラインにそれぞれ出力するリードポートと、を備え、 前記リードポートは、 前記リードワードラインの信号がゲート端子に印加され、ドレイン端子が前記リードビットラインに連結された第5NMOSトランジスタと、 前記リードワードラインの信号がゲート端子に印加され、ドレイン端子が前記リードビットバーラインに連結された第6NMOSトランジスタと、から構成され、前記リードポートの入力端子が前記駆動部に接続され、 前記駆動部は、 ソース端子に接地電圧が印加し、ドレイン端子が前記リードポートの第5NMOSトランジスタのソース端子に連結され、前記ライトビットバーラインの信号に従属して駆動する、前記第1ドライバトランジスタとしての第7NMOSトランジスタと、 ソース端子に接地電圧が印加し、ドレイン端子が前記リードポートの第6NMOSトランジスタのソース端子に連結され、前記ライトビットラインの信号に従属して駆動する、前記第2ドライバトランジスタとしての第8NMOSトランジスタと、から構成されることを特徴とするSRAM。」 である点で一致し、以下の点で相違する。 (相違点1) 補正後の発明は、「ライトワードラインの信号」が「外部のライトワードラインドライバーの出力信号」であり、「リードワードラインの信号」が「外部のリードワードラインドライバーの出力信号」であるのに対して、引用例1発明では、そのような特定がされていない点。 (相違点2) 補正後の発明は、「少なくとも2つ以上のリードポート」を備え、「前記リードポートのそれぞれの入力端子が前記駆動部に共通に接続され」ているのに対して、引用例1発明は、一つのリードポートを有している点。 (4-4)判断 (4-4-1)相違点1について 引用例1発明において、「ライトワードラインの信号」及び「リードワードラインの信号」を発生するための回路が必要なことは明らかであり、その回路として、「ライトワードラインドライバー」及び「リードワードラインドライバー」を採用し、その「ドライバー」をSRAMの外部に設けることは当業者が適宜なし得る。 (4-4-2)相違点2について 引用例1発明と引用例2発明とはSRAMという同一の技術分野に属し、かつ、引用例2発明の「この発明の目的は、同じ記憶容量を有する従来技術の装置よりも、大幅に少ない基板面積しか必要としない、所定の記憶容量を有する電子回路を提供することである。」(引用例2の第1ページ第25行?第27行の訳文)という課題はメモリの技術分野における一般的なものであるから、引用例1発明に対して引用例2発明を適用することは当業者であれば容易に想到し得た事項である。 ここで、引用例1発明は引用例2発明と異なり、ライトビットラインとリードビットラインが別々に設けられているが、ライトビットラインとリードビットラインが別々に設けられているメモリにおいて、リードビットラインのみを複数設けてリードポートをマルチポート化することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平4-324189号公報には、図1とともに、「トランジスタG_(R)1?G_(R)4はそれぞれ、読み出し用ワ-ド線W_(R)1?W_(R)4の少なくとも1つが選択された時にオンすることにより、ビット線(読み出しポ-トP_(R)1?P_(R)4)とトランジスタ12または14とを互いに電気的に接続する。これにより、ラッチ回路10がラッチしているデ-タはビット線へ伝えられ、デ-タが読み出される。」(0014段落)と記載されており、また、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平7-161188号公報には、図7及び図8とともに、「一般に、この種のマルチポートメモリセル回路では、データ読み出し用ポートが複数存在しても、データ書き込み用ポートは1つの場合が多い。」(0019段落)と記載されているように周知技術である。 このように、リードビットラインのみを複数設けてリードポートをマルチポート化することは周知技術であることから、引用例1発明に対して引用例2発明の「スイッチ104?112及びスイッチ204?212(補正後の発明の「少なくとも2つ以上の」「ポート」に相当)のそれぞれの入力端子が読取可能化素子130及び読取可能化素子230(補正後の発明の「駆動部」に相当)に共通に接続される」構成を適用するに当たり、リードビットラインのみを複数設けてリードポートをマルチポート化する上記周知技術を適用して、補正後の発明のように、「少なくとも2つ以上のリードポート」を備え、「前記リードポートのそれぞれの入力端子が前記駆動部に共通に接続され」る構成とすることは当業者が容易に想到し得た事項である。 (4-4-3)判断についてのまとめ 以上検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例1及び2に記載された発明(引用例1発明及び引用例2発明)に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。 (4-5)独立特許要件についてのまとめ 本件補正は、補正後の特許請求の範囲により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第17条の2第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項をいう。以下同じ。)において準用する同法第126条第5項の規定に適合しないものである。 (5)補正却下の決定についてのむすび 以上のとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。 3.本願発明 本件補正は上記のとおり却下されたので、本願の請求項1?5に係る発明は、平成19年4月3日付けの明細書及び図面の記載からみて、その特許請求の範囲1?5に記載された事項により特定されるとおりのものであり、そのうちの請求項3に係る発明(以下「本願発明」という。)は、請求項3に記載された事項により特定される以下のとおりのものである。(なお、請求項3は請求項1を引用しているため、便宜上、請求項1も摘示した。) 「【請求項1】 外部のライトワードラインドライバーの出力信号に応じて、ライトビットライン及びライトビットバーラインから入力したデータ信号をラッチするデータラッチ部と、 前記データラッチ部にラッチされた前記データ信号を伝達する第1ドライバトランジスタ及び第2ドライバトランジスタを有する駆動部と、 外部のリードワードラインドライバーの出力信号に応じて、前記駆動部から伝達される前記データ信号を複数のリードビットライン及び複数のリードビットバーラインにそれぞれ出力する少なくとも2つ以上のリードポートと、を備え、 前記第1ドライバトランジスタが前記ライトビットバーラインの信号に従属して駆動し、前記第2ドライバトランジスタが前記ライトビットラインの信号に従属して駆動し、前記各リードポートのそれぞれの入力端子が前記駆動部に共通に接続されることを特徴とするマルチポートSRAM。 【請求項3】 前記各リードポートは、 外部の前記リードワードラインドライバーの出力信号がゲート端子に印加され、ドレイン端子が前記リードビットラインに連結された第5NMOSトランジスタと、 外部の前記リードワードラインドライバーの出力信号がゲート端子に印加され、ドレイン端子が前記リードビットバーラインに連結された第6NMOSトランジスタと、から構成されたことを特徴とする請求項1又は請求項2記載のマルチポートSRAM。」 4.引用刊行物1及び2に記載された発明 引用刊行物1及び2に記載された発明は、上記2.(4-2)において引用例1発明及び引用例2発明として認定したとおりのものである。 5.判断 本願発明は、補正後の発明から、上記2.(2)に記載した補正事項1についての補正によりなされた技術的限定を省いたものである。 そうすると、2.(4)において検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例1及び引用例2に記載された発明(引用例1発明及び引用例2発明)に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明についても、当然に、引用例1及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものである。 したがって、本願発明は特許法第29条第2項の規定により特許を受けることができない。 6.むすび 以上のとおり、本願の請求項3に係る発明は特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2010-05-11 |
| 結審通知日 | 2010-05-12 |
| 審決日 | 2010-05-27 |
| 出願番号 | 特願平10-365885 |
| 審決分類 |
P
1
8・
575-
Z
(G11C)
P 1 8・ 121- Z (G11C) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 加藤 俊哉 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
高橋 宣博 西脇 博志 |
| 発明の名称 | マルチポートSRAM |
| 代理人 | 松本 公雄 |
| 代理人 | 三枝 英二 |
| 代理人 | 眞下 晋一 |